JP2002366431A

JP2002366431A - 特定用途向け集積回路の埋め込まれたメモリにアクセスする装置

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Publication number: JP2002366431A
Application number: JP2002141410A
Authority: JP
Inventors: Laura Elisabeth Simmons; ローラ・エリザベス・サイモンズ; Chancellor Archie; チャンセラー・アーチー
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2001-05-29
Filing date: 2002-05-16
Publication date: 2002-12-20
Also published as: EP1262988A3; KR20020090907A; EP1262988A2; US6622203B2; US20020184452A1; TW550565B; KR100869938B1

Abstract

(57)【要約】【課題】現在のＡＳＩＣアーキテクチャに対する適用
可能性を損なうことなく埋め込まれたメモリによって与
えられる広いデータバスの利益を享受させる。【解決手段】第１のアドレス、第１のカラムアドレス
ストローブ信号および第１の読み取り／書き込み信号を
供給する第１の機能的なブロック（２１０）と、第２の
アドレス、第２のカラムアドレスストローブ信号および
第２の読み取り／書き込み信号を供給する第２の機能的
なブロック（２２０）と、第１の機能的なブロックと第
２の機能的なブロックに接続され、所定の条件が満足さ
れたとき、第１の機能的なブロックと第２の機能的なブ
ロックが同時に埋め込まれたメモリ（２４０）にアクセ
スし、所定の条件が満足されないとき、第１の機能的な
ブロックと第２の機能的なブロックが異なる時点におい
て埋め込まれたメモリにアクセスする、埋め込まれたメ
モリインターフェース（２６０）とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には特定用
途向け集積回路（ＡＳＩＣ）に関し、さらに詳しくは特
定用途向け集積回路（ＡＳＩＣ）の埋め込まれたメモリ
へのアクセス方法および装置に関する。

【０００２】

【従来の技術】過去において、メモリは、通常ディスク
リートなパッケージ（例えば、ディスクリートＤＲＡ
Ｍ）においてのみ見出された。ディスクリートＤＲＡＭ
は、ＤＲＡＭにアクセスするために他の集積回路（Ｉ
Ｃ）に使われるデータ、制御およびアドレスポートを提
供する。特定用途の集積回路（ＡＳＩＣ）の最近におけ
る発展と共に、ＤＲＡＭにアクセスする速度を改善する
ためにＤＲＡＭをＡＳＩＣに対して同じパッケージ内に
集積すること（以後、埋め込まれたＤＲＡＭアーキテク
チャと呼ぶ）に関心が集まっている。埋め込まれたＤＲ
ＡＭアーキテクチャは、パッケージ遅延とボード遅延が
もはや生じることがないので、より高速のアクセスを可
能にする。

【０００３】図１は、ディスクリートＤＲＡＭ６にアク
セスが必要な機能的なブロック（例えば、ブロック０と
ブロック１）を備えた装置１を示している。装置１は、
ディスクリートＤＲＡＭ６への読み取りと書き込みアク
セスを行なうための従来周知のＤＲＡＭコントローラ７
を用いている。チップ境界５は、ディスクリートＤＲＡ
Ｍ６とコントローラ７を分離している。ＤＲＡＭコント
ローラ７は、機能的なブロックから要請を受けるため、
および機能的なブロックの一つに対してＤＲＡＭ６への
アクセスを選択的に可能にするためのアービター９を備
えている。データおよび制御管理ユニット８が、機能的
なブロックのそれぞれからデータ、制御およびアドレス
信号の組を受けるとともにアービター９からの選択信号
を受けるために設けられている。これらの入力に基づい
て、データおよび制御管理ユニット８は、ディスクリー
トＤＲＡＭ６に信号の組の一つを発生するか供給する。
このようにして、データおよび制御管理ユニット８は、
機能的なブロックの一つに対して、ディスクリートＤＲ
ＡＭ６へいつでもアクセスできるようにする。

【０００４】残念ながら、この現在のアーキテクチャ
は、ディスクリートＤＲＡＭにアクセスするデータバス
の幅を制限する。通常、ディスクリートＤＲＡＭに対す
るデータバスは、４〜１６ビットである。この例におい
て、バス幅は、８ビットである。内部データバスの幅に
は関係なく、ＤＲＡＭバスは、データフローの帯域幅を
狭くする。

【０００５】換言すると、ＡＳＩＣに対して外部である
データバスの幅とＡＳＩＣに対して内部であるデータバ
スの幅に不一致がある。この不一致は、帯域幅という観
点から準最適のレベルにおいて装置を作動させる。

【０００６】

【発明が解決しようとする課題】この状況において、Ｄ
ＲＡＭコントローラは、通常大きなデータワードを受
け、マルチプルＤＲＡＭアクセスを用いて作動を行な
う。ＤＲＡＭコントローラは、多数のアクセスを実行し
ながら、データを記憶するためにある種のデータバッフ
ァを必要とする。

【０００７】広いデータバスを備えた、埋め込まれたＤ
ＲＡＭがＡＳＩＣと集積されるような状況において、Ｄ
ＲＡＭコントローラは、内部データバス幅がＤＲＡＭデ
ータバスよりも狭いので、ＤＲＡＭに書き込まれる内部
データをバッファする必要がある。同様に、ＤＲＡＭか
ら読み取られたデータは、バッファされ、小さなユニッ
トに分割されてＡＳＩＣ内の機能的なブロックに供給さ
れる必要がある。

【０００８】広いデータバスを使う利点を得るための一
つのアプローチは、内部ＡＳＩＣデータパスを再設計す
ることである。しかしながら、このアプローチは、コス
ト高と大きな設計努力を含むばかりでなく、埋め込まれ
たメモリの用途（すなわち、埋め込まれたメモリの特定
の使用）に対するこのようなＡＳＩＣの使用を制限す
る。従って、埋め込まれたＤＲＡＭアーキテクチャによ
って与えられる広いデータバスの利点を受けられ、しか
も、ディスクリートなＤＲＡＭ用途をサポートするのに
十分な柔軟性を持った機構が望まれていることは明らか
であろう。

【０００９】上記に基づいて、上述したような不利益を
克服できる、埋め込まれたメモリのためのメモリアクセ
ス方法および装置に対するニーズが存在する。

【００１０】

【課題を解決するための手段】本発明の一つの実施形態
によれば、メモリアクセスのための特定用途向け集積回
路（ＡＳＩＣ）アーキテクチャが、提供される。第１の
機能的なブロックが、第１のメモリアクセスに関連して
第１のアドレス、第１のカラムアドレスストローブ信
号、および、第１の読み取り／書き込み信号を供給す
る。第２の機能的なブロックが、第２のメモリアクセス
に関連して第２のアドレス、第２のカラムアドレススト
ローブ信号および第２の読み取り／書き込み信号を供給
する。

【００１１】ＡＳＩＣアーキテクチャは、第１の機能的
なブロックと第２の機能的なブロックに接続された、埋
め込まれたメモリインターフェースを備えている。埋め
込まれたメモリインターフェースは、第１の機能的なブ
ロックと第２の機能的なブロックが、埋め込まれたメモ
リに対して、同時（並行(concurrent)アクセスあるいは
同時(simultaneous)アクセスと呼ぶ）にも異なる時点
（連続アクセスあるいは非並行アクセスと呼ぶ）におい
てもアクセス可能にする。所定の条件が満足されると、
埋め込まれたメモリインターフェースは、第１の機能的
なブロックと第２の機能的なブロックが、埋め込まれた
メモリに対して並行アクセスを可能にする。所定の条件
が満足されないと、埋め込まれたメモリインターフェー
スは、埋め込まれたメモリに対して連続アクセスを可能
にする。

【００１２】一つの実施形態において、ＡＳＩＣアーキ
テクチャは、また第１の機能的なブロックと第２の機能
的なブロックに接続されるディスクリートなメモリイン
ターフェースを備えている。ディスクリートなメモリイ
ンターフェースは、異なる時点において（やはり、連続
的なアクセスあるいは非並行アクセスと呼ぶ）第１の機
能的なブロックと第２の機能的なブロックが、ディスク
リートなメモリに対してアクセス可能にする。ディスク
リートなメモリインターフェースと埋め込まれたメモリ
インターフェースは、レジスタトランスファランゲージ
によって共に特定されることが好ましい。合成中に、デ
ィスクリートなメモリインターフェースあるいは埋め込
まれたメモリインターフェースは、用途がディスクリー
トなメモリなのか埋め込まれたメモリなのかによって合
成される。

【００１３】本発明は、添付の図面の構成に従って同じ
部材には同じ参照符号を用いて具体的な例によって説明
されるが、これに限定されるものでは無い。

【００１４】

【発明の実施の形態】埋め込まれたメモリに対するアク
セス方法および装置が、説明される。以下の説明におい
て、説明の目的で、本発明を一貫して理解するために多
数の特定の詳細が、設定される。しかしながら、本発明
がこれらの特定の詳細を使わなくても実施できること
は、当業者には明らかなことであろう。他の場合におい
て、従来周知の構成および装置は、本発明を不必要にわ
かりにくくするのを避けるようにブロック図で示され
る。

【００１５】ＡＳＩＣアーキテクチャ２００図２は、本発明の一実施形態であるＡＳＩＣアーキテク
チャ２００を示している。ＡＳＩＣアーキテクチャ２０
０は、例えば、埋め込まれたメモリであることができる
メモリ２４０を備えている。以下に詳細に説明するよう
に、メモリ２４０は、ディスクリートなメモリインター
フェース（Ｉ／Ｆ）が実施されるときは、ディスクリー
トメモリであることができる。

【００１６】ＡＳＩＣアーキテクチャ２００は、メモリ
アクセスを必要とする、第１の機能的なブロック（ＦＢ
０）２１０、第２の機能的なブロック（ＦＢ２）２２
０、．．．、および、Ｎ番目の機能的なブロック（ＦＢ
Ｎ）２３０のような複数の機能的なブロックを備える。
機能的なブロックのそれぞれは、一つあるいはそれ以上
の機能を果たすことができる。機能的なブロックの例
は、例えば、これに限定されないが、直接メモリアクセ
ス（ＤＭＡ）、機能的なブロック、プロセッサ、ビデオ
プロセッサ、キャッシュコントローラ、復元ブロック、
および、データパスブロックであることができる。

【００１７】ＡＳＩＣアーキテクチャ２００は、また埋
め込まれたメモリ２４０（例えば、埋め込まれたダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ））を備える
ことができる。以下に詳述されるように、メモリ２４０
は、ディスクリートなメモリインターフェース（Ｉ／
Ｆ）が実施されるときは、ディスクリートメモリである
ことができる。

【００１８】ＡＳＩＣアーキテクチャ２００は、またデ
ィスクリートメモリとインターフェースするときはディ
スクリートメモリＩ／Ｆ２５０を、埋め込まれたメモリ
２４０とインターフェースするときは埋め込まれたメモ
リＩ／Ｆ２６０を備える。ディスクリートメモリＩ／Ｆ
２５０は、それぞれの機能的なブロックに接続されてメ
モリアクセス信号を受け（例えば、制御信号、アドレス
信号、および、データ信号）を受け、これらの入力に基
づいてディスクリートメモリを制御する信号を発生す
る。埋め込まれたメモリＩ／Ｆ２６０は、それぞれの機
能的なブロックに接続されてメモリアクセス信号を受け
（例えば、制御信号、アドレス信号、および、データ信
号）を受け、これらの入力に基づいて埋め込まれたメモ
リを制御する修正されたメモリアクセス信号を発生す
る。埋め込まれたメモリＩ／Ｆ２６０の作動は、図３を
参照して以下に詳細に説明される。

【００１９】設計を通じて、ディスクリートメモリＩ／
Ｆ２５０も埋め込まれたメモリＩ／Ｆ２６０も用途に応
じて実施できることを理解すべきである（すなわち、用
途が埋め込まれたメモリを備えているのかディスクリー
トメモリを使うのか）。

【００２０】埋め込まれたメモリインターフェース２６
０図３は、本発明の一つの実施形態による図２の埋め込ま
れたメモリインターフェース２６０を詳細に示すもので
ある。埋め込まれたメモリインターフェース２６０は、
多数の機能的なブロックから信号を受けるためにアクセ
スタイプの判断ユニット３１０を備えている。この実施
形態において、アドレス信号（例えば、Ｂ０＿ａｄｄ
ｒ、Ｂ１＿ａｄｄｒ、．．．、ＢＮ＿ａｄｄｒ）および
制御信号（例えば、Ｂ０＿ＲＷ、Ｂ１＿ＲＷ、．．．、
ＢＮ＿ＲＷ）が、受け取られる。

【００２１】アクセスタイプの判断ユニット３１０は、
アクセスが同一のメモリ位置に対してであるかどうかを
判断するために多数の機能的なブロックからアドレスを
受けるアドレス一致機能３２０を備えている。アクセス
タイプの判断ユニット３１０は、制御信号が同一である
かどうかを判断するために多数の機能的なブロックから
制御信号（例えば、ＲＷ信号）を受ける制御信号一致機
能３３０を備えている。制御信号一致機能３３０は、メ
モリ２４０が同一のロー(row)において異なるカラム(co
lumn)を連続的に読み取りおよび書き込み可能であると
き、省略することができる。

【００２２】アクセスが同一のメモリ位置に対して行な
われ、特定されたメモリ作動が同一である（すなわち、
すべて書き込み作動あるいは読み取り作動のいずれか）
ときは、同時アクセス機構（ＳＡＭ）３４０が、メモリ
２４０にアクセスするために使われる。アクセスが同一
のメモリ位置に対して行なわれず（すなわち、少なくと
も一方の機能的なブロックが異なるメモリ位置のメモリ
アクセスを必要とする）、あるいは、必要な作動が異な
るとき（例えば、一方の機能的なブロックが読み取りア
クセスを必要とし、他方の機能的なブロックが書き込み
アクセスを必要とする）、連続的なアクセス機構（ＣＡ
Ｍ）３５０が、メモリ２４０にアクセスするために使わ
れる。

【００２３】同時アクセス機構（ＳＡＭ）３４０図４は、本発明の一つの実施形態による図３の同時アク
セス機構（ＳＡＭ）３４０を詳細に説明するためのもの
である。同時アクセス機能（ＳＡＭ）３４０は、マルチ
ブロックデータＩ／Ｆマネジャ４１０、アドレス管理機
構４２０、マルチブロックカラムアドレスストローブ
（ＣＡＳ）マネージャ４３０、および、オプションとし
て、同時読み取りおよび書き込みマネージャ４４０を備
える。

【００２４】マルチブロックデータＩ／Ｆマネジャ４１
０は、少なくとも二つの異なる機能的なブロックからデ
ータを受け取る。一つの例として、マルチブロックデー
タＩ／Ｆマネジャ４１０は、１６の機能的なブロックか
ら８ビットのデータを受け取る。マルチブロックデータ
Ｉ／Ｆマネジャ４１０は、次いで異なる機能的なブロッ
クからのデータ信号を結合あるいは連結し、異なる機能
的なブロックからの１２８データ信号を備えた複合デー
タ信号を発生する。この複合データ信号は、次いでメモ
リ２４０に接続された広いデータバス（例えば、１２８
ビット）に送られる。

【００２５】ＳＡＭ３４０を用いて、データの１６ブロ
ックが１回のサイクルでアクセスされることに注目すべ
きである。本発明によるＳＡＭ３４０は、従来技術にお
いて同一のデータがそれぞれのサイクルがデータの８ビ
ットを検索する多数のアクセス（例えば、１６の引き続
くサイクル）を必要とするので、大きな時間を節約して
いることがわかる。

【００２６】アドレス管理機能４２０は、メモリアクセ
スのためのアドレスを受け取り、メモリ２４０に接続さ
れたアドレスバスにアドレスを提供する。

【００２７】マルチブロックカラムアドレスストローブ
（ＣＡＳ）マネージャ４３０は、少なくとも二つの異な
る機能的なブロックからカラムアドレスストローブ（Ｃ
ＡＳ）信号を受け取る。一つの例において、マルチブロ
ックＣＡＳマネージャ４３０は、それぞれの機能的なブ
ロックからＣＡＳ信号を受ける。マルチブロックＣＡＳ
マネージャ４３０は、次いでそれぞれの機能的なブロッ
クのための一つのＣＡＳ信号（例えば、ＣＡＳ＿Ｂ０、
ＣＡＳ＿Ｂ１、．．．、ＣＡＳ＿ＢＮ）を供給してそれ
ぞれの機能的なブロックがメモリ２４０中の特定のカラ
ムへのアクセスを別個に制御することを可能にする。異
なる機能的なブロックからのＣＡＳ信号を利用すること
により、データバスの増加した幅の利益を享受し、それ
ぞれの機能的なブロックがメモリ中のカラムへ個別アク
セスすることができるようになる。

【００２８】あるいは、それぞれの機能的なブロック
は、２以上のＣＡＳ信号を制御できる。例えば、２４ビ
ットのデータバスを使う第１の機能的なブロックと、そ
れぞれ８ビットのデータバスを構成する他の機能的なブ
ロックを有する用途において、第１の機能的なブロック
は、１回に３ＣＡＳ信号を制御できる。

【００２９】同時読み取りおよび書き込みマネージャ４
４０は、メモリ２４０が単一のロー中の異なるカラムの
同時読み取りおよび書き込み作動を可能にするように特
別に構成されるとき、オプションとして設けられる。

【００３０】単一のロー中の異なるカラムの同時読み取
りおよび書き込み作動を可能にするメモリの特定の実施
形態に関するそれ以上の詳細は、以下の出願係続中の米
国出願、出願日２００１年５月２９日、発明者Ｌａｕｒ
ａＥｌｉｓａｂｅｔｈＳｉｍｍｏｎｓ、発明の名称
「ＭＥＭＯＲＹＡＲＣＨＩＴＥＣＴＵＲＥＦＯＲＳ
ＵＰＰＯＲＴＩＮＧＣＯＮＣＵＲＲＥＮＴＡＣＣＥ
ＳＳＯＦＤＩＦＦＥＲＥＮＴＴＹＰＥＳ」に開示
されており、以後参照文献とされる。

【００３１】同時読み取りおよび書き込みマネージャ４
４０は、それぞれの機能的なブロックから読み取り／書
き込み（Ｒ／Ｗ,ＲＥＡＤ／ＷＲＩＴＥ）制御信号を受
け、メモリ２４０に制御信号を送る。このようにして、
同一のロー中の異なるカラムが、異なるメモリ作動につ
いてアクセスされることができる。例えば、一つのカラ
ムが、読み取りアクセスについて第１の機能的なブロッ
クによってアクセスされ、同一のロー中の他のカラム
が、書き込みアクセスについて第２の機能的なブロック
によってアクセスされることができる。

【００３２】図５は、本発明の一つの実施形態による埋
め込まれたメモリインターフェースを詳細に説明するた
めのものである。この実施形態において、アドレス／制
御発生および調停機能５１０は、機能的なブロック（例
えば、ブロック０とブロック１）から制御信号（例え
ば、読み取り／書き込み信号）を受け、単一のアドレス
と単一の制御信号を発生するように設けられている。

【００３３】アドレス／制御発生および調停機能５１０
は、受け取られたアドレスが一致しているか、制御信号
が共通のメモリ作動を特定しているかを判断する。これ
らの条件の両方が満足されると、アドレス／制御発生お
よび調停機能５１０は、共通のアドレスと共通の制御信
号をアクティブとする。機能的なブロックのそれぞれ
は、その個々のカラムアドレスストローブ（例えば、Ｃ
ＡＳ０とＣＡＳ１）をアクティブとする。機能的なブロ
ックのそれぞれは、またデータバスの一部分を受ける
（例えば、ブロック０は、データ[７：０]を受け、ブロ
ック１はデータ[１５：８]を受ける）。

【００３４】上述の条件のいずれかが満足されないと
き、埋め込まれたメモリの連続あるいは順次アクセス
が、機能的なブロックに与えられる。例えば、アドレス
／制御発生および調停機能５１０は、メモリ５２０の制
御を所定の調停スキームに従って異なる時点において機
能的なブロックに対して調停する。この実施形態におい
て、要請信号および対応する許可信号は、アドレス／制
御発生および調停機能５１０からメモリ５２０へのアク
セスを要請し、受け取るためにそれぞれの機能的なブロ
ックによって使われるように与えられる。

【００３５】ローアドレスストローブ（ＲＡＳ）信号
は、個々にそれぞれの機能的なブロックによって供給さ
れることができ、あるいは、アドレス／制御発生および
調停機能５１０によって発生されることができる。

【００３６】処理フロー図６は、本発明の一つの実施形態による図２の埋め込ま
れたメモリインターフェースによって実行される処理ス
テップを説明するフローチャートである。ステップ６１
０において、第１のメモリアクセス要請が、第１の機能
的なブロックから受け取られる。第１のメモリアクセス
要請は、アクセスに関連するアクセス信号および制御信
号（例えば、ローアドレスストローブ信号、カラムアド
レスストローブ信号、読み取り／書き込み信号）に対す
るメモリ中の位置を特定する第１のアドレスを有してい
る。ステップ６２０において、第２のメモリアクセス要
請が、第２の機能的なブロックから受け取られる。第２
のメモリアクセス要請は、アクセスに関連するアクセス
信号および制御信号（例えば、ローアドレスストローブ
信号、カラムアドレスストローブ信号、読み取り／書き
込み信号）に対するメモリ中の位置を特定する第２のア
ドレスを有している。

【００３７】ステップ６３０において、第１のアドレス
が、アドレスが一致しているかどうかを判断するために
第２のアドレスと比較される。一致していないときは、
ステップ６７０において、本発明の埋め込まれたメモリ
インターフェースは、異なる時点において（例えば、順
次にあるいは連続して）それぞれの機能的なブロックに
よるメモリへのアクセスを可能にする。連続アクセス
は、所定の調停スキームを用いることによって実施され
る。所定の調停スキームは当業者には周知であって、例
えば、ラウンドロビンスキーム、状態マシーンあるいは
プログラム可能なハードウェア構成要素によって実施で
きる優先ベースの調停スキームであることができる。

【００３８】一致が存在するときは、判断ブロック６４
０において、第１のアクセス要請のタイプが、第２のア
クセス要請のタイプと同一かどうかが判断される（例え
ば、両方のアクセスが、読み取り作動なのか、書き込み
作動なのか）。この判断を行なう一つのやり方は、それ
ぞれのアクセスの読み取り／書き込み制御信号を比較し
て信号が同一かどうかを判断することである。このチェ
ックは、同一のロー中の異なるカラムへの同時の読み取
りおよび書き込みをサポートしないメモリ２４０に対し
て必要となる。換言すれば、メモリがロー中のすべての
カラムに対するすべての読み取り作動あるいはすべての
書き込み作動のいずれかのみをサポートするとき、この
チェックは、異なる機能的なブロックからの読み取りお
よび書き込み制御信号が一致していることを保証する。

【００３９】しかしながら、この判断ブロックは、メモ
リ２４０が同一のローにおける異なるカラムに対して同
時の読み取りおよび書き込み作動をサポートするとき、
判断を緩和することができる。

【００４０】第１のアクセスのタイプと第２のアクセス
のタイプが同一であるとき、次いでステップ６６０にお
いて、メモリに対する同時あるいは並行アクセスが、第
１の機能的なブロックと第２の機能的なブロックの両方
に許可される。例えば、第１の機能的なブロックは、第
１のカラム（例えば、カラム０）中のすべてのバイトに
アクセスでき、第２の機能的なブロックは、第２のカラ
ム（例えば、カラム１）中のすべてのバイトにアクセス
できる、等。これに関して、それぞれの機能的なブロッ
クは、縦長のロー空間を備えるが、他のカラムには広が
らないデータを備える。処理は、次いで処理ステップ６
１０において続行される。第１のアクセスのタイプと第
２のアクセスのタイプが同一でないとき、次いで処理は
ステップ６７０に進み、ここで、メモリに対する連続的
なアクセスが、機能的なブロックに許可される。その
後、処理は、処理ステップ６１０において続行される。

【００４１】具体例としてのメモリ構造図７は、本発明の埋め込まれたメモリインターフェース
によって使われる具体例としてのメモリ構造を示す。機
能的なブロックのそれぞれは、メモリのカラムを備えた
メモリ空間を配分されている。それぞれのカラムは、関
連するカラムアドレスストローブ（ＣＡＳ）信号を用い
ることによって個々にアクセス可能にされている。この
具体例において、それぞれのカラムは、８ビット幅であ
り、１２８ビット幅であるデータバスを生じる１６の機
能的なブロックが存在する。それぞれの機能的なブロッ
クは、全体でＮ個（例えば、Ｎ＝１６）のＣＡＳ信号の
１または複数のＣＡＳ線を制御する。

【００４２】図２において、ディスクリートメモリＩ／
Ｆ２５０と埋め込まれたメモリＩ／Ｆ２６０は、ＡＳＩ
Ｃ（例えば、レジスタトランスファランゲージ（ＲＴ
Ｌ）に特定されて）におけるメモリ制御ブロック内に設
計されている。用途（例えば、埋め込まれたメモリある
いはディスクリートメモリ）に対応して、合成ステップ
中、ディスクリートメモリＩ／Ｆ２５０あるいは埋め込
まれたメモリＩ／Ｆ２６０のいずれかが、合成される。
このようにして、本発明によるＡＳＩＣ設計は、ディス
クリートメモリ製品と埋め込まれたメモリの両方に対し
て柔軟に対応できるメモリ制御アーキテクチャを提供す
る。結果的に、本発明によって用意されるＡＳＩＣアー
キテクチャは、アーキテクチャのディスクリートメモリ
あるいは現在の／続行中のＡＳＩＣアーキテクチャに対
する適用可能性を損なうことなく埋め込まれたメモリに
よって与えられる広いデータバスの利益を享受すること
ができる。本発明によるＡＳＩＣアーキテクチャは、デ
ィスクリートメモリＩ／Ｆと埋め込まれたメモリＩ／Ｆ
が共に設計に組み込まれており、従って、ＡＳＩＣデー
タパスの再設計が不要であるので、短いメモリアクセス
時間、省コスト、および、市場への提供時間の短縮とい
う意味で性能を高める。

【００４３】上述した明細書の記載において、本発明
は、特定の実施形態を参照して説明された。しかしなが
ら、本発明の広い要旨を逸脱すること無く種々の修正や
変更が可能であることは、明らかであろう。明細書と図
面は、従って限定するものとしてではなく、説明するも
のとして考えるべきである。

【００４４】本発明の態様を以下に例示する。

【００４５】１．ａ）第１のアドレス、第１のカラムア
ドレスストローブ信号および第１の読み取り／書き込み
信号を供給する第１の機能的なブロック（２１０）と、
ｂ）第２のアドレス、第２のカラムアドレスストローブ
信号および第２の読み取り／書き込み信号を供給する第
２の機能的なブロック（２２０）と、ｃ）前記第１の機
能的なブロック（２１０）と前記第２の機能的なブロッ
ク（２２０）に接続され、所定の条件が満足されたと
き、前記第１の機能的なブロックと前記第２の機能的な
ブロックが同時に埋め込まれたメモリ（２４０）にアク
セスし、所定の条件が満足されないとき、前記第１の機
能的なブロックと前記第２の機能的なブロックが異なる
時点において前記埋め込まれたメモリ（２４０）にアク
セスする、埋め込まれたメモリインターフェース（２６
０）とを有する特定用途向け集積回路。

【００４６】２．前記埋め込まれたメモリインターフェ
ースが、アクセスのタイプを判断するアクセスタイプ判
断ユニット（３１０）と、前記アクセスタイプ判断ユニ
ットに接続されて前記メモリに対する同時アクセス処理
を行なう同時アクセス機構（３４０）と、前記アクセス
タイプ判断ユニットに接続されて前記メモリに対する連
続アクセス処理を行なう連続アクセス機構（３５０）と
を有する上記１に記載の回路。

【００４７】３．前記連続アクセス機構が、前記第１お
よび第２の機能的なブロック間の前記メモリの制御を調
停するアービター（３７０）と、前記第１の機能的なブ
ロックからのデータおよび制御信号の第１の組と前記第
２の機能的なブロックからのデータおよび制御信号の第
２の組の一方を選択的に供給するために前記アービター
に接続されたデータおよび制御管理機能（３６０）とを
有する上記１に記載の回路。

【００４８】４．前記アービター（３７０）が、優先ベ
ースの調停スキームとラウンドロビン調停スキームの一
方を実施する上記３に記載の回路。

【００４９】５．前記同時アクセス機構が、前記第１お
よび第２の機能的なブロックからデータ信号を受け、前
記データ信号を複合データ信号に連結し、および、前記
データ信号を広いメモリデータバスに供給するマルチブ
ロックデータインターフェースマネジャ（４１０）と、
前記第１および第２の機能的なブロックからカラムアド
レスストローブ信号を受け、前記カラムアドレスストロ
ーブ信号を供給してメモリ中の異なるカラムの個々のア
クセスを可能にするマルチブロックカラムアドレススト
ローブマネジャ（４３０）とを有する上記１に記載の回
路。

【００５０】６．前記同時アクセス機構が、前記第１お
よび第２の機能的なブロックから前記アドレスを受け、
前記アドレスを前記メモリに供給するアドレス管理機能
（４２０）と、それぞれ前記第１および第２の機能的な
ブロックから第１および第２の読み取り／書き込み制御
信号を受け、前記第１および第２の読み取り／書き込み
制御信号を前記メモリに供給する読み取り／書き込み制
御信号管理機能（４４０）とをさらに含む上記５に記載
の回路。

【００５１】７．前記同時アクセス機構が、ローアドレ
スストローブ信号と読み取り／書き込み制御信号を受
け、前記ローアドレスストローブ信号と読み取り／書き
込み制御信号を前記メモリに供給する共通制御信号ジェ
ネレータ（４３４）をさらに含む上記５に記載の回路。

【００５２】８．アクセスのタイプを判断するアクセス
タイプ判断ユニットが、前記第１の機能的なブロックか
ら第１のアドレスを受け、前記第２の機能的なブロック
から第２のアドレスを受け、前記第１と第２のアドレス
を比較し、アドレスが一致しているかどうかを判断し、
前記アドレスが一致していないとき、前記埋め込まれた
メモリインターフェースが、連続的なアクセス機構を用
いて前記メモリアクセスを処理するアドレス一致ユニッ
ト（３２０）と、前記第１の機能的なブロックから第１
の読み取り／書き込み制御信号を受け、前記第２の機能
的なブロックから第２の読み取り／書き込み制御信号を
受け、前記第１と第２の読み取り／書き込み制御信号を
比較し、および、前記読み取り／書き込み制御信号が同
一であるかどうかを判断し、前記読み取り／書き込み制
御信号が同一であるとき、前記埋め込まれたメモリイン
ターフェースが、連続的なアクセス機構を用いて前記メ
モリアクセスを処理する読み取り／書き込み制御信号一
致ユニット（３３０）とをさらに含む上記２に記載の回
路。

【００５３】９．ｄ）前記第１の機能的なブロックと前
記第２の機能的なブロックに接続され、異なる時点にお
いて前記第１の機能的なブロックと前記第２の機能的な
ブロックを別々のメモリにアクセスさせるディスクリー
トメモリインターフェース（２５０）をさらに含み、デ
ィスクリートメモリインターフェースと埋め込まれたメ
モリインターフェースは、レジスタトランスファランゲ
ージによって共に特定され、ディスクリートメモリイン
ターフェースと埋め込まれたメモリインターフェースの
一方が、用途がディスクリートメモリを備えているか埋
め込まれたメモリを備えているかに応じて合成される上
記１に記載の回路。

【００５４】１０．データを記憶するために前記埋め込
まれたメモリインターフェースに接続されている、埋め
込まれたメモリ（２４０）をさらに備えている上記１に
記載の回路。

【図面の簡単な説明】

【図１】従来技術のＤＲＡＭコントローラを示す。

【図２】本発明の一実施形態によるＡＳＩＣアーキテク
チャを示す。

【図３】本発明の一実施形態による図２の埋め込まれた
メモリインターフェースを詳細に示す。

【図４】本発明の一実施形態による図３の同時アクセス
機構（ＳＡＭ）を詳細に示す。

【図５】本発明の一実施形態による埋め込まれたメモリ
インターフェースの詳細を示す。

【図６】本発明の一実施形態による図２の埋め込まれた
メモリインターフェースによって実行される処理ステッ
プを説明するフローチャートである。

【図７】本発明の埋め込まれたメモリインターフェース
によって使われる具体例としてのメモリ構造を示す。

【符号の説明】

２１０第１の機能的なブロック２２０第２の機能的なブロック２４０埋め込まれたメモリ２６０埋め込まれたメモリインターフェース

───────────────────────────────────────────────────── フロントページの続き (72)発明者ローラ・エリザベス・サイモンズアメリカ合衆国97330オレゴン州コーヴァリス、ノース・ウェスト・16 419 (72)発明者チャンセラー・アーチーアメリカ合衆国97211オレゴン州ポートランド、ノース・イースト・サラトガ 2434 Ｆターム(参考） 5B060 CA13

Claims

【特許請求の範囲】

【請求項１】ａ）第１のアドレス、第１のカラムアドレ
スストローブ信号および第１の読み取り／書き込み信号
を供給する第１の機能的なブロックと、ｂ）第２のアドレス、第２のカラムアドレスストローブ
信号および第２の読み取り／書き込み信号を供給する第
２の機能的なブロックと、ｃ）前記第１の機能的なブロックと前記第２の機能的な
ブロックに接続され、所定の条件が満足されたとき、前
記第１の機能的なブロックと前記第２の機能的なブロッ
クが同時に埋め込まれたメモリにアクセスし、および、
所定の条件が満足されないとき、前記第１の機能的なブ
ロックと前記第２の機能的なブロックが異なる時点にお
いて前記埋め込まれたメモリにアクセスする、埋め込ま
れたメモリインターフェースとを有する特定用途向け集
積回路。