JPH06324940A - メモリ制御方法および装置 - Google Patents
メモリ制御方法および装置Info
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- JPH06324940A JPH06324940A JP5109142A JP10914293A JPH06324940A JP H06324940 A JPH06324940 A JP H06324940A JP 5109142 A JP5109142 A JP 5109142A JP 10914293 A JP10914293 A JP 10914293A JP H06324940 A JPH06324940 A JP H06324940A
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Abstract
(57)【要約】
【目的】 メインメモリと高速アクセス可能なメモリと
が共通のメモリデ−タバスに接続されているシステムに
おいて、メモリアクセス時間を短縮し、中央処理装置の
性能向上を図る。 【構成】 メモリ制御装置に対して、メインメモリと高
速メモリとが共通のメモリデ−タバスを介して接続され
ている場合、メモリデ−タバスをメインメモリと高速メ
モリとで時分割に使用するように制御して、メインメモ
リアクセス実行中に高速メモリアクセスを実行する。
が共通のメモリデ−タバスに接続されているシステムに
おいて、メモリアクセス時間を短縮し、中央処理装置の
性能向上を図る。 【構成】 メモリ制御装置に対して、メインメモリと高
速メモリとが共通のメモリデ−タバスを介して接続され
ている場合、メモリデ−タバスをメインメモリと高速メ
モリとで時分割に使用するように制御して、メインメモ
リアクセス実行中に高速メモリアクセスを実行する。
Description
【０００１】
【産業上の利用分野】本発明は、メインメモリとキャッ
シュメモリを同一のデ−タバスに接続している場合に、
中央処理装置からデ−タバスにデ−タを出力するタイミ
ングと、メインメモリから読み出されたデ−タがバスに
出力されるタイミングにおける不定時間を利用して、キ
ャッシュメモリからのデ−タの高速読み出し書き込みを
行うメモリ制御方法および装置に関する。
シュメモリを同一のデ−タバスに接続している場合に、
中央処理装置からデ−タバスにデ−タを出力するタイミ
ングと、メインメモリから読み出されたデ−タがバスに
出力されるタイミングにおける不定時間を利用して、キ
ャッシュメモリからのデ−タの高速読み出し書き込みを
行うメモリ制御方法および装置に関する。
【０００２】
【従来の技術】従来、例えば特開昭６２−４０５６５号
公報に示すように、中央処理装置等のメモリアクセス元
が複数存在し、これらのメモリアクセス元から同一メモ
リバスに接続された複数のメモリの１つにアクセス要求
を行う場合、あるＣＰＵａがメモリＡからデ−タを読み
出し中に、アドレス送出後からリ−ドデ−タ送出開始ま
での間にメモリバスに空き時間が生じることを利用し
て、別のＣＰＵｂがメモリＢに対してライトアクセス要
求を行っている。すなわち、複数のメモリ制御装置と複
数のメモリアクセス元との間の共通化バスを、時分割制
御することにより高速アクセスを行っていた。そして、
この場合には、メモリに対する読み出しアクセス時の
み、そのアクセス中に次に連続する他のメモリ制御装置
に対する書き込みアクセスのみを可能にしていた。上記
の場合に類似したものとして、メモリ制御装置にメイン
メモリとこのメインメモリの内容の一部を保持するキャ
ッシュメモリとを同一のメモリデ−タバスを介して接続
したデ−タ処理システムがある。このデ−タ処理システ
ムにおいて、中央処理装置から連続してメモリアクセス
動作を行う場合について説明する。従来では、中央処理
装置からメモリにアクセスする場合、先ずキャッシュメ
モリをアクセスするが、キャッシュメモリ内にアクセス
アドレスと同一のアドレスのデ−タが保持されていない
とき（つまり、キャッシュミスヒットのとき）、メイン
メモリに対してアクセスを行う必要がある。メインメモ
リへのアクセスは、キャッシュメモリにアクセスする時
間に比較すると、一般に数倍の時間を要する。
公報に示すように、中央処理装置等のメモリアクセス元
が複数存在し、これらのメモリアクセス元から同一メモ
リバスに接続された複数のメモリの１つにアクセス要求
を行う場合、あるＣＰＵａがメモリＡからデ−タを読み
出し中に、アドレス送出後からリ−ドデ−タ送出開始ま
での間にメモリバスに空き時間が生じることを利用し
て、別のＣＰＵｂがメモリＢに対してライトアクセス要
求を行っている。すなわち、複数のメモリ制御装置と複
数のメモリアクセス元との間の共通化バスを、時分割制
御することにより高速アクセスを行っていた。そして、
この場合には、メモリに対する読み出しアクセス時の
み、そのアクセス中に次に連続する他のメモリ制御装置
に対する書き込みアクセスのみを可能にしていた。上記
の場合に類似したものとして、メモリ制御装置にメイン
メモリとこのメインメモリの内容の一部を保持するキャ
ッシュメモリとを同一のメモリデ−タバスを介して接続
したデ−タ処理システムがある。このデ−タ処理システ
ムにおいて、中央処理装置から連続してメモリアクセス
動作を行う場合について説明する。従来では、中央処理
装置からメモリにアクセスする場合、先ずキャッシュメ
モリをアクセスするが、キャッシュメモリ内にアクセス
アドレスと同一のアドレスのデ−タが保持されていない
とき（つまり、キャッシュミスヒットのとき）、メイン
メモリに対してアクセスを行う必要がある。メインメモ
リへのアクセスは、キャッシュメモリにアクセスする時
間に比較すると、一般に数倍の時間を要する。
【０００３】
【発明が解決しようとする課題】前述のように、共通の
メモリデ−タバスにメインメモリとキャッシュメモリと
が接続されている場合に、キャッシュミスヒットアクセ
スに連続した中央処理装置からの次のメモリアクセス要
求が、キャッシュメモリ内のアクセスアドレスと同一の
アドレスデ−タが保持されているとき（つまり、キャッ
シュヒットのとき）、従来では、メインメモリとキャッ
シュメモリとが共通のメモリデ−タバスを利用している
ため、前のメインメモリアクセスが終了するまでキャッ
シュメモリアクセスは待たされていた。これでは、中央
処理装置の性能を向上させることが不可能であると同時
に、メモリ制御装置の処理時間を短縮することができな
い。本発明の目的は、このような従来の課題を解決し、
メインメモリとキャッシュメモリとが共通のメモリデ−
タバスに接続されている場合に、メインメモリアクセス
実行中（キャッシュミスヒットのとき）、次のキャッシ
ュメモリに対するアクセス（キャッシュヒットのとき）
を待たせることなく、連続アクセスを可能にし、メモリ
制御装置の処理時間を短縮するとともに、中央処理装置
の性能向上を図ることが可能なメモリ制御方法および装
置を提供することにある。
メモリデ−タバスにメインメモリとキャッシュメモリと
が接続されている場合に、キャッシュミスヒットアクセ
スに連続した中央処理装置からの次のメモリアクセス要
求が、キャッシュメモリ内のアクセスアドレスと同一の
アドレスデ−タが保持されているとき（つまり、キャッ
シュヒットのとき）、従来では、メインメモリとキャッ
シュメモリとが共通のメモリデ−タバスを利用している
ため、前のメインメモリアクセスが終了するまでキャッ
シュメモリアクセスは待たされていた。これでは、中央
処理装置の性能を向上させることが不可能であると同時
に、メモリ制御装置の処理時間を短縮することができな
い。本発明の目的は、このような従来の課題を解決し、
メインメモリとキャッシュメモリとが共通のメモリデ−
タバスに接続されている場合に、メインメモリアクセス
実行中（キャッシュミスヒットのとき）、次のキャッシ
ュメモリに対するアクセス（キャッシュヒットのとき）
を待たせることなく、連続アクセスを可能にし、メモリ
制御装置の処理時間を短縮するとともに、中央処理装置
の性能向上を図ることが可能なメモリ制御方法および装
置を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリ制御方法は、（イ）メモリ制御装置
に対して、メインメモリとそのメインメモリに比べて高
速にアクセス可能な高速メモリとを同一のメモリデ−タ
バスを介して接続しているデ−タ処理システムにおい
て、メインメモリ用のデ−タと高速メモリ用のデ−タと
を時分割方式でメモリデ−タバスを使用することによ
り、メモリ制御装置からメインメモリに対してデ−タの
書き込みあるいは読み出しを行う期間中に、高速メモリ
に対する書き込みあるいは読み出しを実行することを特
徴としている。また、（ロ）メインメモリに対してデ−
タの書き込みあるいは読み出しを行う期間中に、複数回
の高速メモリへの書き込みあるいは読み出しを実行する
ことも特徴としている。さらに、（ハ）メモリ制御装置
に対して、同一のメモリデ−タバスを介して２種類以上
のメモリモジュ−ルが接続されている場合に、メモリア
クセスタイムが遅いメモリモジュ−ルに対するアクセス
処理時間内に、メモリモジュ−ルに比べてアクセスタイ
ムの速いメモリモジュ−ルへのアクセスを実行すること
も特徴としている。また、本発明のメモリ制御装置は、
（ニ）メモリ制御装置に対して、メインメモリとこのメ
インメモリに比べて高速にアクセス可能な１以上の高速
メモリとを同一のメモリデ−タバスを介して接続してい
るデ−タ処理システムにおいて、メモリ制御装置内に、
メインメモリ用書き込みレジスタと１以上の高速メモリ
用書き込みレジスタ、およびメインメモリ用読み出しレ
ジスタと１以上の高速メモリ用読み出しレジスタ、なら
びにメインメモリ用書き込みレジスタと高速メモリ用書
き込みレジスタとを選択してメモリデ−タバスに出力さ
せる書き込みセレクタ、およびメインメモリ用読み出し
レジスタと高速メモリ用読み出しレジスタとを選択して
上位装置に出力させる読み出しセレクタを具備したこと
を特徴としている。
め、本発明のメモリ制御方法は、（イ）メモリ制御装置
に対して、メインメモリとそのメインメモリに比べて高
速にアクセス可能な高速メモリとを同一のメモリデ−タ
バスを介して接続しているデ−タ処理システムにおい
て、メインメモリ用のデ−タと高速メモリ用のデ−タと
を時分割方式でメモリデ−タバスを使用することによ
り、メモリ制御装置からメインメモリに対してデ−タの
書き込みあるいは読み出しを行う期間中に、高速メモリ
に対する書き込みあるいは読み出しを実行することを特
徴としている。また、（ロ）メインメモリに対してデ−
タの書き込みあるいは読み出しを行う期間中に、複数回
の高速メモリへの書き込みあるいは読み出しを実行する
ことも特徴としている。さらに、（ハ）メモリ制御装置
に対して、同一のメモリデ−タバスを介して２種類以上
のメモリモジュ−ルが接続されている場合に、メモリア
クセスタイムが遅いメモリモジュ−ルに対するアクセス
処理時間内に、メモリモジュ−ルに比べてアクセスタイ
ムの速いメモリモジュ−ルへのアクセスを実行すること
も特徴としている。また、本発明のメモリ制御装置は、
（ニ）メモリ制御装置に対して、メインメモリとこのメ
インメモリに比べて高速にアクセス可能な１以上の高速
メモリとを同一のメモリデ−タバスを介して接続してい
るデ−タ処理システムにおいて、メモリ制御装置内に、
メインメモリ用書き込みレジスタと１以上の高速メモリ
用書き込みレジスタ、およびメインメモリ用読み出しレ
ジスタと１以上の高速メモリ用読み出しレジスタ、なら
びにメインメモリ用書き込みレジスタと高速メモリ用書
き込みレジスタとを選択してメモリデ−タバスに出力さ
せる書き込みセレクタ、およびメインメモリ用読み出し
レジスタと高速メモリ用読み出しレジスタとを選択して
上位装置に出力させる読み出しセレクタを具備したこと
を特徴としている。
【０００５】
【作用】本発明においては、１つのメモリ制御装置に共
通のメモリデ−タバスを介して２つの異なるアクセス速
度を有するメモリを接続している場合に、メモリデ−タ
バスに対して時分割方式で制御することにより、２つの
異なるアクセス速度を有するメモリに対して、同時アク
セスを可能にする。２つの異なるアクセス速度を有する
メモリとして、メインメモリとキャッシュメモリの場合
がある。この場合には、メモリ制御装置内に、メインメ
モリとキャッシュメモリ毎にそれぞれ、メモリから読み
込んだデ−タを保持するリ−ドデ−タレジスタと、メモ
リへの書き込みデ−タを保持するライトデ−タレジスタ
とを具備し、かつこれらデ−タレジスタをメモリデ−タ
バスに接続するため、メインメモリ側レジスタとキャッ
シュメモリ側レジスタとを選択するセレクタを具備す
る。これらのレジスタとセレクタを用いて、メインメモ
リ側デ−タとキャッシュメモリ側デ−タを共通のメモリ
デ−タバス上に時分割して入出力する。メモリデ−タバ
ス上の時分割制御方法は、次のように行われる。先ず、
メインメモリアクセス時（キャッシュミスヒット時）に
は、アクセス起動後、メモリ制御装置からメインメモリ
に対してモジュ−ルアドレス、ストレ−ジアドレス等の
アドレス出力を行うため、メモリデ−タバスを使用しな
いタイミングがある。従って、メインメモリアクセス時
にメモリデ−タバスが使用される前の上記タイミング中
に、先にキャッシュメモリアクセスのデ−タをメモリデ
−タバス上に通過させて、キャッシュメモリアクセスを
終了させる。この後に、メインメモリアクセスのデ−タ
をメモリデ−タバス上に通過させる。これにより、メイ
ンメモリアクセス中にキャッシュメモリに対する読み出
しおよび書き込みアクセスを実行することが可能とな
る。この結果、メモリ制御装置の処理時間をキャッシュ
メモリアクセスの時間分だけ短縮することが可能とな
り、かつ中央処理装置の性能を向上させることが可能と
なる。
通のメモリデ−タバスを介して２つの異なるアクセス速
度を有するメモリを接続している場合に、メモリデ−タ
バスに対して時分割方式で制御することにより、２つの
異なるアクセス速度を有するメモリに対して、同時アク
セスを可能にする。２つの異なるアクセス速度を有する
メモリとして、メインメモリとキャッシュメモリの場合
がある。この場合には、メモリ制御装置内に、メインメ
モリとキャッシュメモリ毎にそれぞれ、メモリから読み
込んだデ−タを保持するリ−ドデ−タレジスタと、メモ
リへの書き込みデ−タを保持するライトデ−タレジスタ
とを具備し、かつこれらデ−タレジスタをメモリデ−タ
バスに接続するため、メインメモリ側レジスタとキャッ
シュメモリ側レジスタとを選択するセレクタを具備す
る。これらのレジスタとセレクタを用いて、メインメモ
リ側デ−タとキャッシュメモリ側デ−タを共通のメモリ
デ−タバス上に時分割して入出力する。メモリデ−タバ
ス上の時分割制御方法は、次のように行われる。先ず、
メインメモリアクセス時（キャッシュミスヒット時）に
は、アクセス起動後、メモリ制御装置からメインメモリ
に対してモジュ−ルアドレス、ストレ−ジアドレス等の
アドレス出力を行うため、メモリデ−タバスを使用しな
いタイミングがある。従って、メインメモリアクセス時
にメモリデ−タバスが使用される前の上記タイミング中
に、先にキャッシュメモリアクセスのデ−タをメモリデ
−タバス上に通過させて、キャッシュメモリアクセスを
終了させる。この後に、メインメモリアクセスのデ−タ
をメモリデ−タバス上に通過させる。これにより、メイ
ンメモリアクセス中にキャッシュメモリに対する読み出
しおよび書き込みアクセスを実行することが可能とな
る。この結果、メモリ制御装置の処理時間をキャッシュ
メモリアクセスの時間分だけ短縮することが可能とな
り、かつ中央処理装置の性能を向上させることが可能と
なる。
【０００６】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明のメモリ制御方法を適用する
メモリ制御システムのブロック図である。図１におい
て、１はメモリ制御装置、２はメモリ制御装置１内の制
御部、３は中央処理装置、１１はメモリ制御装置１に共
通のデ−タバス（ＤＴ）１３を介して接続されたメイン
メモリ、１２は同じく共通のデ−タバス（ＤＴ）１３を
介して接続されたキャッシュメモリである。メモリ制御
装置１内には、メインメモリ用書き込みデ−タレジスタ
４、キャッシュメモリ用書き込みデ−タレジスタ５、メ
インメモリ用読み出しデ−タレジスタ６、およびキャッ
シュメモリ用読み出しデ−タレジスタ７が設けられ、ま
た読み出しデ−タセレクタ８、書き込みデ−タセレクタ
９および出力ドライバ１０が設けられる。なお、１４は
メインメモリ書き込みレジスタ４からキャッシュメモリ
書き込みレジスタ５への内部デ−タバス、出力ドライバ
１０に入力する制御信号ＥＮは、出力許可信号である。
メインメモリ１１とキャッシュメモリ１２に共用されて
いるのは、デ−タバス１３だけであって、アドレスバス
と制御バスは専用バスが使用される。すなわち、メモリ
アドレスバス（ＭＭＡＤ）１５、メインメモリ制御信号
群（ＲＡＳ，ＣＡＳ，ＷＥ）１７はメインメモリ１１に
接続され、ＢＳアドレスバス１６、キャッシュメモリ制
御信号群（ＯＥ，ＷＥ）はキャッシュメモリ１２に接続
されている。
説明する。図１は、本発明のメモリ制御方法を適用する
メモリ制御システムのブロック図である。図１におい
て、１はメモリ制御装置、２はメモリ制御装置１内の制
御部、３は中央処理装置、１１はメモリ制御装置１に共
通のデ−タバス（ＤＴ）１３を介して接続されたメイン
メモリ、１２は同じく共通のデ−タバス（ＤＴ）１３を
介して接続されたキャッシュメモリである。メモリ制御
装置１内には、メインメモリ用書き込みデ−タレジスタ
４、キャッシュメモリ用書き込みデ−タレジスタ５、メ
インメモリ用読み出しデ−タレジスタ６、およびキャッ
シュメモリ用読み出しデ−タレジスタ７が設けられ、ま
た読み出しデ−タセレクタ８、書き込みデ−タセレクタ
９および出力ドライバ１０が設けられる。なお、１４は
メインメモリ書き込みレジスタ４からキャッシュメモリ
書き込みレジスタ５への内部デ−タバス、出力ドライバ
１０に入力する制御信号ＥＮは、出力許可信号である。
メインメモリ１１とキャッシュメモリ１２に共用されて
いるのは、デ−タバス１３だけであって、アドレスバス
と制御バスは専用バスが使用される。すなわち、メモリ
アドレスバス（ＭＭＡＤ）１５、メインメモリ制御信号
群（ＲＡＳ，ＣＡＳ，ＷＥ）１７はメインメモリ１１に
接続され、ＢＳアドレスバス１６、キャッシュメモリ制
御信号群（ＯＥ，ＷＥ）はキャッシュメモリ１２に接続
されている。
【０００７】メモリ制御装置１においては、キャッシュ
メモリ１２がヒットであるか、あるいはミスヒットであ
るか、またメモリに対するアクセスが書き込みである
か、あるいは読み出しであるか、さらにメモリアクセス
がどのように連続しているか、等に応じて、制御部２か
ら以下に述べるような制御信号が出力される。メモリ制
御装置１では、中央処理装置３から送られてきたメモリ
アクセスがどのように連続しているかは、順次送られて
くるアクセスデ−タを見ることにより判別できる。 （ａ）メインメモリ用書き込みデ−タレジスタ４、キャ
ッシュメモリ用書き込みデ−タレジスタ５、メインメモ
リ用読み出しデ−タレジスタ６、キャッシュメモリ用読
み出しデ−タレジスタ７のクロック信号（ＣＫ）、
（ｂ）読み出しデ−タセレクタ８および書き込みデ−タ
セレクタ９のセレクト信号（ＳＥＬ）、（ｃ）出力ドラ
イバ１０の出力許可信号（ＥＮ）、
メモリ１２がヒットであるか、あるいはミスヒットであ
るか、またメモリに対するアクセスが書き込みである
か、あるいは読み出しであるか、さらにメモリアクセス
がどのように連続しているか、等に応じて、制御部２か
ら以下に述べるような制御信号が出力される。メモリ制
御装置１では、中央処理装置３から送られてきたメモリ
アクセスがどのように連続しているかは、順次送られて
くるアクセスデ−タを見ることにより判別できる。 （ａ）メインメモリ用書き込みデ−タレジスタ４、キャ
ッシュメモリ用書き込みデ−タレジスタ５、メインメモ
リ用読み出しデ−タレジスタ６、キャッシュメモリ用読
み出しデ−タレジスタ７のクロック信号（ＣＫ）、
（ｂ）読み出しデ−タセレクタ８および書き込みデ−タ
セレクタ９のセレクト信号（ＳＥＬ）、（ｃ）出力ドラ
イバ１０の出力許可信号（ＥＮ）、
【０００８】図２は、本発明のメモリ制御方法の動作タ
イムチャ−トである。いま、メインメモリ書き込みアク
セス（キャッシュミスヒット）とキャッシュメモリ読み
出しアクセス（キャッシュヒット）が、この順序で連続
して起動された場合の本発明の動作を説明する。なお、
キャッシュミスヒットのアクセスの次にキャッシュヒッ
トのアクセスが続く場合にのみ、本発明が適用できるこ
とは勿論である。図２では、タイミングＡの頭でメモリ
書き込みアクセス（アクセス〈１〉）が起動され、図１
に示すキャッシュメモリ用書き込みデ−タレジスタ４に
書き込みデ−タを取り込む。キャッシュメモリ１２のア
ドレスアレイを参照することにより、タイミングＡの途
中でキャッシュヒットか否かが制御部２で判定される。
キャッシュミスヒットが判明した時点（タイミングＡの
途中）で、キャッシュメモリ用書き込みデ−タレジスタ
５に書き込んだデ−タを、内部デ−タバス１４を通して
メインメモリ用書き込みデ−タレジスタ４に取り込む。
次に、メインメモリ１１に対して、メモリアドレスバス
１５からモジュ−ルアドレス、ストレ−ジアドレス（ロ
−アドレス、カラムアドレス）の順に出力する。メイン
メモリアクセスのうちタイミングＡ，Ｂではデ−タバス
を使用しないことに着目して、タイミングＢで先に次の
アクセス要求であるキャッシュメモリ１２に対する読み
出しアクセスを行ってしまう。
イムチャ−トである。いま、メインメモリ書き込みアク
セス（キャッシュミスヒット）とキャッシュメモリ読み
出しアクセス（キャッシュヒット）が、この順序で連続
して起動された場合の本発明の動作を説明する。なお、
キャッシュミスヒットのアクセスの次にキャッシュヒッ
トのアクセスが続く場合にのみ、本発明が適用できるこ
とは勿論である。図２では、タイミングＡの頭でメモリ
書き込みアクセス（アクセス〈１〉）が起動され、図１
に示すキャッシュメモリ用書き込みデ−タレジスタ４に
書き込みデ−タを取り込む。キャッシュメモリ１２のア
ドレスアレイを参照することにより、タイミングＡの途
中でキャッシュヒットか否かが制御部２で判定される。
キャッシュミスヒットが判明した時点（タイミングＡの
途中）で、キャッシュメモリ用書き込みデ−タレジスタ
５に書き込んだデ−タを、内部デ−タバス１４を通して
メインメモリ用書き込みデ−タレジスタ４に取り込む。
次に、メインメモリ１１に対して、メモリアドレスバス
１５からモジュ−ルアドレス、ストレ−ジアドレス（ロ
−アドレス、カラムアドレス）の順に出力する。メイン
メモリアクセスのうちタイミングＡ，Ｂではデ−タバス
を使用しないことに着目して、タイミングＢで先に次の
アクセス要求であるキャッシュメモリ１２に対する読み
出しアクセスを行ってしまう。
【０００９】すなわち、タイミングＢの頭でメモリ読み
出しアクセス（アクセス〈２〉）が起動される。ここで
は、ＢＳアドレス１６にキャッシュアドレスを出力する
とともに、キャッシュメモリ制御信号群１８にＯＥ，Ｗ
Ｅの各信号（負極性信号）を出力する。アクセス〈２〉
がキャッシュヒットした時、アクセス〈１〉では未だメ
モリデ−タバス１３を使用していないので、先にアクセ
ス〈２〉によるキャッシュメモリ１２からの読み出し
に、このメモリデ−タバス１３を使用する。そして、図
１に示すキャッシュメモリ用読み出しデ−タレジスタ７
にキャッシュメモリ１２から読み出されたデ−タを、メ
モリデ−タバス１３を介して取り込む。次に、読み出し
デ−タセレクタ８をキャッシュメモリ用読み出しデ−タ
レジスタ７側に倒して、デ−タレジスタ７に格納されて
いる読み出しデ−タを中央処理装置３に送出し、アクセ
ス〈２〉を終了する。タイミングＣの頭で、アクセス
〈１〉がメモリデ−タバス１３を使用する準備が完了し
たので、書き込みデ−タセレクタ９をメインメモリ用書
き込みデ−タレジスタ４側に倒し、出力ドライバ１０の
出力許可信号（ＥＮ）を有効にして、メモリデ−タバス
１３にアクセス〈１〉の書き込みデ−タを出力すること
により、メインメモリ１１への書き込みを実行し、アク
セス〈１〉を終了する。なお、図２に示すＲＡＳＴＩＭ
−Ｎ、ＣＡＳＴＩＭ−Ｎ、ＷＥＴＩＭ−Ｎは、いずれも
メインメモリ制御信号群であって、タイミングＢ〜Ｃの
期間に負極性の信号が出力される。
出しアクセス（アクセス〈２〉）が起動される。ここで
は、ＢＳアドレス１６にキャッシュアドレスを出力する
とともに、キャッシュメモリ制御信号群１８にＯＥ，Ｗ
Ｅの各信号（負極性信号）を出力する。アクセス〈２〉
がキャッシュヒットした時、アクセス〈１〉では未だメ
モリデ−タバス１３を使用していないので、先にアクセ
ス〈２〉によるキャッシュメモリ１２からの読み出し
に、このメモリデ−タバス１３を使用する。そして、図
１に示すキャッシュメモリ用読み出しデ−タレジスタ７
にキャッシュメモリ１２から読み出されたデ−タを、メ
モリデ−タバス１３を介して取り込む。次に、読み出し
デ−タセレクタ８をキャッシュメモリ用読み出しデ−タ
レジスタ７側に倒して、デ−タレジスタ７に格納されて
いる読み出しデ−タを中央処理装置３に送出し、アクセ
ス〈２〉を終了する。タイミングＣの頭で、アクセス
〈１〉がメモリデ−タバス１３を使用する準備が完了し
たので、書き込みデ−タセレクタ９をメインメモリ用書
き込みデ−タレジスタ４側に倒し、出力ドライバ１０の
出力許可信号（ＥＮ）を有効にして、メモリデ−タバス
１３にアクセス〈１〉の書き込みデ−タを出力すること
により、メインメモリ１１への書き込みを実行し、アク
セス〈１〉を終了する。なお、図２に示すＲＡＳＴＩＭ
−Ｎ、ＣＡＳＴＩＭ−Ｎ、ＷＥＴＩＭ−Ｎは、いずれも
メインメモリ制御信号群であって、タイミングＢ〜Ｃの
期間に負極性の信号が出力される。
【００１０】次に、本発明の応用例を説明する。本発明
の実施例では、図２に示すように、１回のメインメモリ
１１のアクセス実行中に、１回だけの高速メモリアクセ
ス、つまりキャッシュメモリ１２へのアクセスを実行し
ていたが、これを２回以上に増加することも可能であ
る。すなわち、１回のメインメモリアクセス実行中に、
複数回の高速メモリアクセスを実行することができるよ
うにする。例えば、キャッシュミスヒット（アクセス
〈１〉）の次に、キャッシュヒット（アクセス
〈２〉）、キャッシュヒット（アクセス〈３〉）、キャ
ッシュヒット（アクセス〈４〉）、キャッシュミスヒッ
ト（アクセス〈５〉）のように、キャッシュミスヒット
の後に、連続して３回のキャッシュヒットが続いた場合
に、アクセス〈１〉の実行中に、３回のキャッシュメモ
リアクセス〈２〉〈３〉〈４〉を実行する。この場合に
は、図２に示すタイミングＢの期間内に、メモリデ−タ
バス１３に書き込みデ−タ、読み出しデ−タ等の３回分
のデ−タを出力するとともに、同じくタイミングＢの期
間内に、ＢＳアドレス１６にキャッシュアドレスを３つ
分連続して出力する必要がある。また、図１では、メモ
リ制御装置１内の書き込みレジスタ４，５および読み出
しレジスタ６，７を２個ずつ設けているが、３回まで連
続して高速アクセスする場合には、書き込みおよび読み
出しレジスタを４個ずつ設ける必要がある。そして、書
き込み用セレクタ９および読み出し用セレクタ８は、高
速制御信号ＳＥＬで４個のレジスタを切り換える必要が
ある。
の実施例では、図２に示すように、１回のメインメモリ
１１のアクセス実行中に、１回だけの高速メモリアクセ
ス、つまりキャッシュメモリ１２へのアクセスを実行し
ていたが、これを２回以上に増加することも可能であ
る。すなわち、１回のメインメモリアクセス実行中に、
複数回の高速メモリアクセスを実行することができるよ
うにする。例えば、キャッシュミスヒット（アクセス
〈１〉）の次に、キャッシュヒット（アクセス
〈２〉）、キャッシュヒット（アクセス〈３〉）、キャ
ッシュヒット（アクセス〈４〉）、キャッシュミスヒッ
ト（アクセス〈５〉）のように、キャッシュミスヒット
の後に、連続して３回のキャッシュヒットが続いた場合
に、アクセス〈１〉の実行中に、３回のキャッシュメモ
リアクセス〈２〉〈３〉〈４〉を実行する。この場合に
は、図２に示すタイミングＢの期間内に、メモリデ−タ
バス１３に書き込みデ−タ、読み出しデ−タ等の３回分
のデ−タを出力するとともに、同じくタイミングＢの期
間内に、ＢＳアドレス１６にキャッシュアドレスを３つ
分連続して出力する必要がある。また、図１では、メモ
リ制御装置１内の書き込みレジスタ４，５および読み出
しレジスタ６，７を２個ずつ設けているが、３回まで連
続して高速アクセスする場合には、書き込みおよび読み
出しレジスタを４個ずつ設ける必要がある。そして、書
き込み用セレクタ９および読み出し用セレクタ８は、高
速制御信号ＳＥＬで４個のレジスタを切り換える必要が
ある。
【００１１】また、本発明の他の応用例を説明する。同
一のメモリデ−タバスに接続された２種類以上のメモリ
モジュ−ルがある場合に、アクセスタイムが遅いメモリ
モジュ−ルに対するアクセス処理時間内に、高速アクセ
スタイムのメモリモジュ−ルのアクセスを実行すること
ができる。すなわち、この場合には、図１に示すメイン
メモリ１１が複数個、キャッシュメモリ１２が複数個接
続されていることになる。アクセスタイムが長いメモリ
モジュ−ルに対するアクセス処理期間中に、１回の高速
メモリモジュ−ルをアクセスするか、２回以上の高速メ
モリモジュ−ルをアクセスするかで、メモリ制御装置１
内の構成が異なってくる。すなわち、図１では、メモリ
制御装置１内の書き込みレジスタ４，５および読み出し
レジスタ６，７を２個ずつ設けているが、３回まで連続
して高速アクセスする場合には、書き込みおよび読み出
しレジスタを４個ずつ設ける必要がある。そして、書き
込み用セレクタ９および読み出し用セレクタ８は、高速
制御信号ＳＥＬで４個のレジスタを切り換える必要があ
る。
一のメモリデ−タバスに接続された２種類以上のメモリ
モジュ−ルがある場合に、アクセスタイムが遅いメモリ
モジュ−ルに対するアクセス処理時間内に、高速アクセ
スタイムのメモリモジュ−ルのアクセスを実行すること
ができる。すなわち、この場合には、図１に示すメイン
メモリ１１が複数個、キャッシュメモリ１２が複数個接
続されていることになる。アクセスタイムが長いメモリ
モジュ−ルに対するアクセス処理期間中に、１回の高速
メモリモジュ−ルをアクセスするか、２回以上の高速メ
モリモジュ−ルをアクセスするかで、メモリ制御装置１
内の構成が異なってくる。すなわち、図１では、メモリ
制御装置１内の書き込みレジスタ４，５および読み出し
レジスタ６，７を２個ずつ設けているが、３回まで連続
して高速アクセスする場合には、書き込みおよび読み出
しレジスタを４個ずつ設ける必要がある。そして、書き
込み用セレクタ９および読み出し用セレクタ８は、高速
制御信号ＳＥＬで４個のレジスタを切り換える必要があ
る。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
メモリ制御装置に１つの共通のメモリデ−タバスを介し
て接続されたメインメモリとキャッシュメモリを備えて
いる場合、キャッシュミスヒットのアクセスとキャッシ
ュヒットのアクセスがこの順序で連続して発生したと
き、メインメモリアクセス中にアクセス時間を延長する
ことなく、キャッシュメモリのアクセスを終了すること
ができるので、メモリ制御装置の処理時間を短縮するこ
とが可能であり、かつ中央処理装置の性能向上を図るこ
とが可能になる。
メモリ制御装置に１つの共通のメモリデ−タバスを介し
て接続されたメインメモリとキャッシュメモリを備えて
いる場合、キャッシュミスヒットのアクセスとキャッシ
ュヒットのアクセスがこの順序で連続して発生したと
き、メインメモリアクセス中にアクセス時間を延長する
ことなく、キャッシュメモリのアクセスを終了すること
ができるので、メモリ制御装置の処理時間を短縮するこ
とが可能であり、かつ中央処理装置の性能向上を図るこ
とが可能になる。
【図１】本発明の一実施例を示すメモリ制御方法を適用
したメモリシステムのブロック図である。
したメモリシステムのブロック図である。
【図２】本発明のメモリ制御方法の動作タイムチャ−ト
である。
である。
１ メモリ制御装置 ２ 制御部 ３ 中央処理装置 ４ メインメモリ用書き込みデ−タレジスタ ５ キャッシュメモリ用書き込みデ−タレジスタ ６ メインメモリ用読み出しデ−タレジスタ ７ キャッシュメモリ用書き込みデ−タレジスタ ８ 読み出しデ−タセレクタ ９ 書き込みデ−タセレクタ １０ 出力ドライバ １１ メインメモリ １２ キャッシュメモリ １３ メモリデ−タバス １４ 内部デ−タバス １５ メモリアドレスバス １６ ＢＳアドレスバス １７ メインメモリ制御信号群 １８ キャッシュメモリ制御信号群
Claims (4)
- 【請求項１】 メモリ制御装置に対して、メインメモリ
と該メインメモリに比べて高速にアクセス可能な高速メ
モリとを同一のメモリデ−タバスを介して接続している
デ−タ処理システムにおいて、上記メインメモリ用のデ
−タと上記高速メモリ用のデ−タとを時分割方式で上記
メモリデ−タバスを使用することにより、上記メモリ制
御装置から上記メインメモリに対してデ−タの書き込み
あるいは読み出しを行う期間中に、上記高速メモリに対
する書き込みあるいは読み出しを実行することを特徴と
するメモリ制御方法。 - 【請求項２】 請求項１に記載のメモリ制御方法におい
て、上記メインメモリに対してデ−タの書き込みあるい
は読み出しを行う期間中に、複数回の高速メモリへの書
き込みあるいは読み出しを実行することを特徴とするメ
モリ制御方法。 - 【請求項３】 請求項１に記載のメモリ制御方法におい
て、上記メモリ制御装置に対して、同一のメモリデ−タ
バスを介して２種類以上のメモリモジュ−ルが接続され
ている場合に、メモリアクセスタイムが遅いメモリモジ
ュ−ルに対するアクセス処理時間内に、該メモリモジュ
−ルに比べてアクセスタイムの速いメモリモジュ−ルへ
のアクセスを実行することを特徴とするメモリ制御方
法。 - 【請求項４】 メモリ制御装置に対して、メインメモリ
と該メインメモリに比べて高速にアクセス可能な１以上
の高速メモリとを同一のメモリデ−タバスを介して接続
しているデ−タ処理システムにおいて、上記メモリ制御
装置内に、メインメモリ用書き込みレジスタと１以上の
高速メモリ用書き込みレジスタ、およびメインメモリ用
読み出しレジスタと１以上の高速メモリ用読み出しレジ
スタ、ならびに上記メインメモリ用書き込みレジスタと
高速メモリ用書き込みレジスタとを選択して上記メモリ
デ−タバスに出力させる書き込みセレクタ、および上記
メインメモリ用読み出しレジスタと高速メモリ用読み出
しレジスタとを選択して上位装置に出力させる読み出し
セレクタを具備したことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5109142A JPH06324940A (ja) | 1993-05-11 | 1993-05-11 | メモリ制御方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5109142A JPH06324940A (ja) | 1993-05-11 | 1993-05-11 | メモリ制御方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324940A true JPH06324940A (ja) | 1994-11-25 |
Family
ID=14502670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5109142A Pending JPH06324940A (ja) | 1993-05-11 | 1993-05-11 | メモリ制御方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334173B1 (en) | 1997-11-17 | 2001-12-25 | Hyundai Electronics Industries Co. Ltd. | Combined cache with main memory and a control method thereof |
-
1993
- 1993-05-11 JP JP5109142A patent/JPH06324940A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334173B1 (en) | 1997-11-17 | 2001-12-25 | Hyundai Electronics Industries Co. Ltd. | Combined cache with main memory and a control method thereof |
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