JPH03250488A - メモリバス制御方法 - Google Patents
メモリバス制御方法Info
- Publication number
- JPH03250488A JPH03250488A JP2045444A JP4544490A JPH03250488A JP H03250488 A JPH03250488 A JP H03250488A JP 2045444 A JP2045444 A JP 2045444A JP 4544490 A JP4544490 A JP 4544490A JP H03250488 A JPH03250488 A JP H03250488A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- refresh
- circuit
- access
- request signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイナミックＲＡＭを使用したメモリバスの
制御方法に関する。
制御方法に関する。
従来、ダイナミックＲＡＭを使用したメモリバスの制御
を行うときには、例えば「マイクロコンピュータのハー
ドウェア」 （森下巌著 岩波書店１９８４年り１月出
版）の第１５９頁〜第１６２頁に記載のように、メモリ
のリフレッシュを各行（ロウアドレス）で等間隔に行う
方式としてあり、リフレッシュ実行中にメモリアクセス
要求があった場合には、リフレッシュの完了までメモリ
アクセスの実行を待機させていた。
を行うときには、例えば「マイクロコンピュータのハー
ドウェア」 （森下巌著 岩波書店１９８４年り１月出
版）の第１５９頁〜第１６２頁に記載のように、メモリ
のリフレッシュを各行（ロウアドレス）で等間隔に行う
方式としてあり、リフレッシュ実行中にメモリアクセス
要求があった場合には、リフレッシュの完了までメモリ
アクセスの実行を待機させていた。
ところが、このようにリフレッシュのタイミングを等間
隔に固定させると、リフレッシュとメモリアクセス要求
とが重なった場合、メモリアクセスをリフレッシュが完
了した時点で行うので、メモリアクセス時間が通常より
長くなる欠点があった。
隔に固定させると、リフレッシュとメモリアクセス要求
とが重なった場合、メモリアクセスをリフレッシュが完
了した時点で行うので、メモリアクセス時間が通常より
長くなる欠点があった。
本発明の目的は、メモリのリフレッシュとメモリアクセ
スが競合する確率を低減させ、メモリアクセス時間が極
力長くならないようにすることにある。
スが競合する確率を低減させ、メモリアクセス時間が極
力長くならないようにすることにある。
上記目的を達成するため、１つのメモリバス上に接続さ
れたダイナミックＲＡＭ、メモリ制御回路及び配下装置
より成るシステムにおいて、メモリ制御回路内のリフレ
ッシュ起動タイマに２段階のタイムアウトレベルを設け
る。
れたダイナミックＲＡＭ、メモリ制御回路及び配下装置
より成るシステムにおいて、メモリ制御回路内のリフレ
ッシュ起動タイマに２段階のタイムアウトレベルを設け
る。
またメモリ制御回路がメモリリフレッシュを行なうのに
必要な信号線と、メモリ制御回路が配下装置をアクセス
するのに必要な信号線は、それぞれ区別され、メモリリ
フレッシュと配下装置アクセスが同時に行なえる様にし
ておく。
必要な信号線と、メモリ制御回路が配下装置をアクセス
するのに必要な信号線は、それぞれ区別され、メモリリ
フレッシュと配下装置アクセスが同時に行なえる様にし
ておく。
〔作用〕
メモリリフレッシュ起動タイマがタイムアウトした場合
（レベル１リフレツシユ要求）、直ちにメモリリフレッ
シュは行なわず、メモリバス配下装置へのアクセスが発
生するのを待つ。メモリバス配下装置へのアクセスが発
生したならば、メモリ制御回路は、配下装置へのアクセ
スを行なうと共にダイナミックＲＡＭに対しメモリリフ
レッシュの起動を行なう。これら２つの動作は、同時に
実行出来る様に信号線を設ける。
（レベル１リフレツシユ要求）、直ちにメモリリフレッ
シュは行なわず、メモリバス配下装置へのアクセスが発
生するのを待つ。メモリバス配下装置へのアクセスが発
生したならば、メモリ制御回路は、配下装置へのアクセ
スを行なうと共にダイナミックＲＡＭに対しメモリリフ
レッシュの起動を行なう。これら２つの動作は、同時に
実行出来る様に信号線を設ける。
又、メモリバス配下装置へのアクセスがなく、レベル２
リフレツシユ要求が発生したならば、今度は直ちにメモ
リリフレッシュの起動を行なう。
リフレツシユ要求が発生したならば、今度は直ちにメモ
リリフレッシュの起動を行なう。
レベル２リフレツシユ要求はレベル１リフレツシユ要求
アサート中にメモリリフレッシュ起動タイマがタイムア
ウトした時に発生する。これによって、レベル１からレ
ベル２の間にメモリバス配下装置へのアクセスが発生し
たならば、メモリバス配下装置へのアクセスとオーバラ
ップしてリフレッシュを行なう事が出来るため、固定的
にリフレッシュ間隔を決めた場合に比べ、メモリアクセ
スとメモリリフレッシュとの競合が発生する確率が低く
なる。
アサート中にメモリリフレッシュ起動タイマがタイムア
ウトした時に発生する。これによって、レベル１からレ
ベル２の間にメモリバス配下装置へのアクセスが発生し
たならば、メモリバス配下装置へのアクセスとオーバラ
ップしてリフレッシュを行なう事が出来るため、固定的
にリフレッシュ間隔を決めた場合に比べ、メモリアクセ
スとメモリリフレッシュとの競合が発生する確率が低く
なる。
以下、本発明のメモリバス制御方法の一実施例を、添付
図面を参照して説明する。
図面を参照して説明する。
第１図は全体のシステム構成を示す図で、図中１はメモ
リ制御回路、２はダイナミックＲＡＭ、３はメモリバス
配下装置を示し、それぞれがメモリバス４に接続されて
いる。そして、メモリ制御回路１は、メモリアクセス回
路５とメモリリフレッシュ回路６とメモリバス配下装置
アクセス回路７と競合回路８とバスドライバ８ａとを備
える。
リ制御回路、２はダイナミックＲＡＭ、３はメモリバス
配下装置を示し、それぞれがメモリバス４に接続されて
いる。そして、メモリ制御回路１は、メモリアクセス回
路５とメモリリフレッシュ回路６とメモリバス配下装置
アクセス回路７と競合回路８とバスドライバ８ａとを備
える。
そして、メモリ制御回路１がメモリアクセスを行う場合
にはメモリアクセス回路５が作動し、メモリリフレッシ
ュを行う場合にはメモリリフレッシュ回路６が作動し、
メモリバス配下装置をアクセスする場合にはメモリバス
配下装置アクセス回路７が作動するようにしである。こ
の場合、メモリ制御回路１がメモリリフレッシュを行う
に必要な信号線と、メモリ制御回路１が配下装置をアク
セスするのに必要な信号線は、それぞれ区別され、メモ
リリフレッシュと配下装置アクセスとは同時に行えるよ
うな構成する。
にはメモリアクセス回路５が作動し、メモリリフレッシ
ュを行う場合にはメモリリフレッシュ回路６が作動し、
メモリバス配下装置をアクセスする場合にはメモリバス
配下装置アクセス回路７が作動するようにしである。こ
の場合、メモリ制御回路１がメモリリフレッシュを行う
に必要な信号線と、メモリ制御回路１が配下装置をアク
セスするのに必要な信号線は、それぞれ区別され、メモ
リリフレッシュと配下装置アクセスとは同時に行えるよ
うな構成する。
そして、通常はメモリアクセス、メモリリフレッシュ及
びメモリバス配下装置アクセスの内、２つ以上の要求が
同時に発生したときには、競合回路８により１つの要求
だけが選択さ九、メモリバス４上に選択された要求に基
づいた所定の信号を出力する。
びメモリバス配下装置アクセスの内、２つ以上の要求が
同時に発生したときには、競合回路８により１つの要求
だけが選択さ九、メモリバス４上に選択された要求に基
づいた所定の信号を出力する。
ここで、メモリ制御回路１の詳細を第２図に示すと、メ
モリアクセス回路５及びメモリバス配下装置アクセス回
路７からは、それぞれメモリアクセス要求信号及びメモ
リバス配下装置アクセス要求信号が、信号供給ライン９
及び１０により競合回路８に供給されるようにしである
。また、メモリリフレッシュ回路６からは、２本のリフ
レッシュ要求信号供給ライン１１及び１２によりレベル
１及びレベル２のリフレッシュ要求信号が出力されるよ
うにしてあり、レベル１リフレッシュ要求信号が信号供
給ライン１１により競合回路８に供給され、レベル２リ
フレッシュ要求信号が信号供給ライン１２により競合回
路８に供給される。この場合、信号供給ライン１１によ
るレベル１リフレッシュ要求信号は、ゲート回路１１ａ
を介して競合回路８に供給され１Ｍ合回路８でメモリバ
ス配下装置アクセス要求信号が選択されているタイミン
グを待って、競合回路８にレベル１リフレッシュ要求信
号が供給されるようにしである。即ち、レベル１リフレ
ッシュ要求信号は、配下装置アクセス要求信号との論理
積として競合回路８に供給される。また、レベル１リフ
レッシュ要求信号はメモリリフレッシュ起動タイマがタ
イムアウトすることによりアサートされ、レベル１リフ
レッシュ要求信号アサート中にメモリリフレッシュ起動
タイマがタイムアウトするとレベル２リフレッシュ要求
信号がアサートされる。
モリアクセス回路５及びメモリバス配下装置アクセス回
路７からは、それぞれメモリアクセス要求信号及びメモ
リバス配下装置アクセス要求信号が、信号供給ライン９
及び１０により競合回路８に供給されるようにしである
。また、メモリリフレッシュ回路６からは、２本のリフ
レッシュ要求信号供給ライン１１及び１２によりレベル
１及びレベル２のリフレッシュ要求信号が出力されるよ
うにしてあり、レベル１リフレッシュ要求信号が信号供
給ライン１１により競合回路８に供給され、レベル２リ
フレッシュ要求信号が信号供給ライン１２により競合回
路８に供給される。この場合、信号供給ライン１１によ
るレベル１リフレッシュ要求信号は、ゲート回路１１ａ
を介して競合回路８に供給され１Ｍ合回路８でメモリバ
ス配下装置アクセス要求信号が選択されているタイミン
グを待って、競合回路８にレベル１リフレッシュ要求信
号が供給されるようにしである。即ち、レベル１リフレ
ッシュ要求信号は、配下装置アクセス要求信号との論理
積として競合回路８に供給される。また、レベル１リフ
レッシュ要求信号はメモリリフレッシュ起動タイマがタ
イムアウトすることによりアサートされ、レベル１リフ
レッシュ要求信号アサート中にメモリリフレッシュ起動
タイマがタイムアウトするとレベル２リフレッシュ要求
信号がアサートされる。
そして、レベル１リフレッシュ要求信号が競合回路８に
供給されたときには、メモリリフレッシュと配下装置ア
クセスとを、メモリバス４に用意された別の信号ライン
を介して同時に処理する。
供給されたときには、メモリリフレッシュと配下装置ア
クセスとを、メモリバス４に用意された別の信号ライン
を介して同時に処理する。
マタ、レベル１リフレッシュ要求信号がメモリリフレッ
シュ回路６から出力されても、レベル２リフレッシュ要
求信号が出力されるまでの間に。
シュ回路６から出力されても、レベル２リフレッシュ要
求信号が出力されるまでの間に。
メモリバス配下装置アクセス要求信号が発生していない
とき、或いは発生しても競合回路８で配下装置アクセス
が選択されないときには、レベル２リフレッシュ要求信
号の出力によりメモリリフレッシュだけを行う。
とき、或いは発生しても競合回路８で配下装置アクセス
が選択されないときには、レベル２リフレッシュ要求信
号の出力によりメモリリフレッシュだけを行う。
ここで、メモリバス上の各信号線の信号例を第３図〜第
５図に示すと、メモリバス配下装置３を単独でアクセス
するときには、第３図に示す如く、このアクセス用のア
ドレス線２１．アドレスストローブ２２．ライトイネー
ブル２３．データｌ１Ａ２４及びデータコンプリート２
５は、配下装置３をアクセスさせるために変化し、ロウ
アドレスストローブ２６とカラムアドレスストローブ２
７とはハイレベル゛′１″に維持され続ける。なお、ハ
ンチング部分２８は、信号状態の不定部分である。
５図に示すと、メモリバス配下装置３を単独でアクセス
するときには、第３図に示す如く、このアクセス用のア
ドレス線２１．アドレスストローブ２２．ライトイネー
ブル２３．データｌ１Ａ２４及びデータコンプリート２
５は、配下装置３をアクセスさせるために変化し、ロウ
アドレスストローブ２６とカラムアドレスストローブ２
７とはハイレベル゛′１″に維持され続ける。なお、ハ
ンチング部分２８は、信号状態の不定部分である。
これに対し１本例においてはメモリ制御回路１がメモリ
リフレッシュを行うときには、第４図に示す如く、アド
レス線２１〜データコンプリードグでローレベル＃ Ｏ
Ｎになることで、メモリリフレッシュが行われる。
リフレッシュを行うときには、第４図に示す如く、アド
レス線２１〜データコンプリードグでローレベル＃ Ｏ
Ｎになることで、メモリリフレッシュが行われる。
このため、第５図に示す如く、アドレス線２１〜データ
コンプリート２５によるメモリバス配下装置３のアクセ
ス−と、ロウアドレスストローブ２６とカラムアドレス
ストローブ２７とによるメモリリフレッシュとを、同時
に処理することができる。この第５図例は、レベル１リ
フレッシュ要求信号により同時処理を行う場合である。
コンプリート２５によるメモリバス配下装置３のアクセ
ス−と、ロウアドレスストローブ２６とカラムアドレス
ストローブ２７とによるメモリリフレッシュとを、同時
に処理することができる。この第５図例は、レベル１リ
フレッシュ要求信号により同時処理を行う場合である。
〔発明の効果〕
本発明によると、レベル１リフレッシュ要求信号により
メモリリフレッシュとメモリバス配下装置のアクセスと
を同時に行うようにしたので、このレベル１リフレッシ
ュ要求信号によりメモリリフレッシュを行ったときには
、メモリバス配下装置のアクセスにメモリリフレッシュ
時間を隠ぺい化できる。また、レベル１リフレッシュ要
求信号によりメモリリフレッシュが行われないときには
、レベル２リフレッシュ要求信号により最大リフレッシ
ュサイクル以内にリフレッシュが行われ、メモリ内容の
消去が阻止される。但し、このレベル２リフレッシュ要
求信号によりリフレッシュが行われるときには、メモリ
アクセスと競合する虞れがあるが、レベル２リフレッシ
ュ要求信号によりリフレッシュが行われるのはレベル１
リフレツシユ要求によりリフレッシュが行われなかった
ときだけであり、競合する確率は従来より低くなり、メ
モリアクセスがリフレッシュと競合してメモリアクセス
が待たされる可能性が低くなり、メモリアクセス時間が
長びく現象が減少する。
メモリリフレッシュとメモリバス配下装置のアクセスと
を同時に行うようにしたので、このレベル１リフレッシ
ュ要求信号によりメモリリフレッシュを行ったときには
、メモリバス配下装置のアクセスにメモリリフレッシュ
時間を隠ぺい化できる。また、レベル１リフレッシュ要
求信号によりメモリリフレッシュが行われないときには
、レベル２リフレッシュ要求信号により最大リフレッシ
ュサイクル以内にリフレッシュが行われ、メモリ内容の
消去が阻止される。但し、このレベル２リフレッシュ要
求信号によりリフレッシュが行われるときには、メモリ
アクセスと競合する虞れがあるが、レベル２リフレッシ
ュ要求信号によりリフレッシュが行われるのはレベル１
リフレツシユ要求によりリフレッシュが行われなかった
ときだけであり、競合する確率は従来より低くなり、メ
モリアクセスがリフレッシュと競合してメモリアクセス
が待たされる可能性が低くなり、メモリアクセス時間が
長びく現象が減少する。
第１図は本発明の一実施例を示す構成図、第２図は一実
施例のメモリ制御回路を示す構成図、第３図はメモリ制
御回路がメモリバス配下装置をアクセスするときのタイ
ミング図、第４図はメモリ制御回路がメモリリフレッシ
ュを行うときのタイミング図、第５図はメモリバス配下
装置のアクセスとメモリリフレッシュとを同時に行うと
きのりイミング図である。 １・・・メモリ制御回路、３・・・メモリバス配下装置
、６・・・メモリリフレッシュ回路、 １１・・・レベル１リフレッシュ要求信号供給ライン、
１２・・レベル２リフレッシュ要求信号供給ライン。 稟 図 晃 ＭＤＣＬ 〜２５− Ｈ〜
２６ ＡＳ Ｌ 了 Ｌ 〜２７ｚＳ−テ゛−
９］ンブリ−ト ２６−０つ７ドＬスストローフ ２７−７１’Ｍ、”ＦトＬ２２Ｌ１１−７２８−坏匙磨
しヂ１ 第 ４ 図 ＡＳ Ｈ〜２７
施例のメモリ制御回路を示す構成図、第３図はメモリ制
御回路がメモリバス配下装置をアクセスするときのタイ
ミング図、第４図はメモリ制御回路がメモリリフレッシ
ュを行うときのタイミング図、第５図はメモリバス配下
装置のアクセスとメモリリフレッシュとを同時に行うと
きのりイミング図である。 １・・・メモリ制御回路、３・・・メモリバス配下装置
、６・・・メモリリフレッシュ回路、 １１・・・レベル１リフレッシュ要求信号供給ライン、
１２・・レベル２リフレッシュ要求信号供給ライン。 稟 図 晃 ＭＤＣＬ 〜２５− Ｈ〜
２６ ＡＳ Ｌ 了 Ｌ 〜２７ｚＳ−テ゛−
９］ンブリ−ト ２６−０つ７ドＬスストローフ ２７−７１’Ｍ、”ＦトＬ２２Ｌ１１−７２８−坏匙磨
しヂ１ 第 ４ 図 ＡＳ Ｈ〜２７
Claims (1)
- 【特許請求の範囲】 １、メモリバスに接続されるダイナミックＲＡＭと、前
記メモリバスに接続される配下装置と、前記メモリバス
に接続され前記ダイナミックＲＡＭに対してリフレッシ
ュを行うと共に前記配下装置にアクセスさせるメモリ制
御回路とを有するシステムに適用されるメモリバス制御
方法において、前記メモリ制御回路が前記ダイナミック
ＲＡＭのリフレッシュを行う際、前記配下装置に対する
アクセスが発生したとき、またはアクセス中のとき、こ
のアクセスと並列にメモリリフレッシュを行うようにし
たことを特徴とするメモリバス制御方法。 ２、ダイナミックＲＡＭのリフレッシュを行うタイミン
グを可変にし、配下装置に対するアクセスが所定範囲の
時間内に発生したとき、このタイミングを契機として前
記ダイナミックＲＡＭのリフレッシュを行うようにした
ことを特徴とする請求項１記載のメモリバス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045444A JPH03250488A (ja) | 1990-02-28 | 1990-02-28 | メモリバス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045444A JPH03250488A (ja) | 1990-02-28 | 1990-02-28 | メモリバス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250488A true JPH03250488A (ja) | 1991-11-08 |
Family
ID=12719504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2045444A Pending JPH03250488A (ja) | 1990-02-28 | 1990-02-28 | メモリバス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250488A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9458612B2 (en) | 2013-03-15 | 2016-10-04 | Delta Faucet Company | Integrated solenoid valve for an electronic faucet |
| US11761184B2 (en) | 2017-11-21 | 2023-09-19 | Delta Faucet Company | Faucet including a wireless control module |
-
1990
- 1990-02-28 JP JP2045444A patent/JPH03250488A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9458612B2 (en) | 2013-03-15 | 2016-10-04 | Delta Faucet Company | Integrated solenoid valve for an electronic faucet |
| US11761184B2 (en) | 2017-11-21 | 2023-09-19 | Delta Faucet Company | Faucet including a wireless control module |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0919029B1 (en) | Memory control unit providing optimal timing of memory control sequences between different memory segments | |
| JPH03254497A (ja) | マイクロコンピュータ | |
| JPH07160249A (ja) | データプロセッサ及びデータ処理システム | |
| US5802581A (en) | SDRAM memory controller with multiple arbitration points during a memory cycle | |
| JP2002366431A (ja) | 特定用途向け集積回路の埋め込まれたメモリにアクセスする装置 | |
| KR101022473B1 (ko) | 다층 버스 시스템에서의 메모리 뱅크 인터리빙 방법 및장치 | |
| US5802597A (en) | SDRAM memory controller while in burst four mode supporting single data accesses | |
| JPH03250488A (ja) | メモリバス制御方法 | |
| JPH08129881A (ja) | Ｓｄｒａｍ制御装置 | |
| JPS63298796A (ja) | メモリ装置 | |
| KR100217743B1 (ko) | 공유메모리 접속장치 및 그 접속방법 | |
| JPH06324940A (ja) | メモリ制御方法および装置 | |
| KR940008182B1 (ko) | 디램(dram) 액세스 제어장치 | |
| JPH08249289A (ja) | メモリ制御装置およびその制御方法 | |
| JP2903413B2 (ja) | Ｄｒａｍのリフレッシュ制御方法 | |
| KR930014000A (ko) | 다중 프로세서 시스템의 메모리 액세스 제어장치와 방법 | |
| KR19990076182A (ko) | 동기 동적 램 제어기 장치 및 이의 접속 방법 | |
| JPH0237592A (ja) | メモリ制御装置 | |
| JPH0561762A (ja) | メモリ制御装置 | |
| JPH03144747A (ja) | メモリコントローラ | |
| JPH03296846A (ja) | メモリコントローラ | |
| JPH06332788A (ja) | メモリアクセス方法およびその装置 | |
| JPH04267455A (ja) | マイクロコンピュータシステム | |
| JPH06149652A (ja) | メモリ制御装置 | |
| JPH02179993A (ja) | コンピュータシステム |