KR940008182B1

KR940008182B1 - 디램(dram) 액세스 제어장치

Info

Publication number: KR940008182B1
Application number: KR1019910024180A
Authority: KR
Inventors: 임종승; 조문형
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1991-12-24
Filing date: 1991-12-24
Publication date: 1994-09-07
Also published as: KR930014572A

Abstract

내용 없음.

Description

디램(DRAM) 액세스 제어장치

제1도는 종래의 디램 액세스 제어장치의 블록구성도.

제2도는 본 발명의 디램 액세스 제어장치의 블록구성도.

제3도는 본 발명 장치에 팔2의 스테이트 다이어그램.

제4도는 본 발명 장치의 동작관계를 나타낸 신호 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 프로세서 6 : 팔1

7 : 데이타 버퍼 8 : 팔2

9 : 디플립플롭 10 : 로직게이트

15 : 지연부 16 : 셀렉터

본 발명은 디램(DRAM : Dynamic Random Access Memory)을 기억장치로 사용한 컴퓨터 시스템에서 디램의 데이타 리드/라이트 및 리프레시를 제어하는 장치에 관한 것으로, 전용 제어 직접회로(IC : Integrated Circait)를 사용하지 않고 프로세서의 출력신호를 디램 액세스에 적합한 제어신호로 로직화하는 팔(PAL : Programmable Array Logic) 및 어드레스 셀렉터를 사용하여 디램의 고속 액세스가 가능하도록 한 디램(DRAM) 액세스 제어장치에 관한 것이다.

종래의 디램 액세스 장치는 제1도에 도시된 바와같이 프로세서(1)에서 디램(2)의 리드/라이트 및 리프레시를 제어하기 위한 제반 신호들을 입력받아 디램(2)의 액세스를 수행하는 전용제어기(IC)(2)를 구비하고, 상기 제어기(3)에 디램 액세스 및 리프레시에 필요한 제어신호들을 발생시켜 출력하는 팔(4), 데이타 전송을 담당하는 버퍼(5)로 구성되며 그 동작은 다음과 같다.

프로세서(1)에서 디램(2)에 데이타를 리드/라이트하는 경우 데이타 전송은 버퍼(5)를 통해 이루어지고, 이때 리드/라이트 제어 및 어드레스 지점은 프로세서(1)에서 전용제어기(3)에 어드레스(A0-An)를 공급함과 함께 팔(4)에 리드/라이트신호(R/W), 스트로브 신호(/STRB)를 공급하면 팔(4)에서는 입력된 신호들을 논리 조합하여 전용제어기(3)의 로우어드레스 스트로브입력단(/RASIN), 라이트 입력단(WIN)에 공급한다.

전용제어기(3)은 입력된 신호에 따라 디램(2)의 로우 어드레스 스트로브 신호(/RAS) (RAS0-RASn), 컬럼어드레스 스트로브신호(/CAS), 라이트 인에이블신호(/WE), 로우 및 컬럼어드레스(A0-Am)(ADDR)를 공급하여 디램(2)에 데이타(DATA)의 리드/라이트를 수행하는 것이다.

디램(2)의 리프레시 동작 또한 리프레시 요구신호(REFREQ)가 팔(4)를 통해 전용제어기(3)의 리프레시입력단(/RFSH)에 공급됨에 따라 전용제어기(3)에 의한 디램(2)의 리프레시가 이루어진다.

그러나 이와같은 종래의 디램 액세스 장치에 의하면 전용제어기(IC)를 사용하므로 이를 정확하게 제어하기 위한 다수의 주변 로직회로가 요구되고 전용제어기내에 구비된 여러가지 기능의 칩중에서 실제로 사용자가 사용하는 칩의 기능이 제한적으로 비효율적이고 고가의 전용제어기를 구비해야 되는 등의 문제점이 있었다.

본 발명은 디램을 액세스함에 있어 고가의 전용 집적회로(IC)를 사용하지 않고 팔을 이용하여 디램에 필요한 제어모드를 사용자가 간편하게 로직화하고 고속의 액세스 타임을 갖는 디램 제어기를 용이하게 설계하여 효율적인 회로운용과 기기구성의 간소화 및 비용절감을 기할 수 있도록 한 디램 액세스 제어장치를 제공함을 목적으로 하며 이하 첨부된 도면을 참조하여 본 발명 장치의 구성 및 적용효과를 설명한다.

먼저, 제2도를 참조하면 본 발명의 디램 액세스 장치는 프로세서(1)의 출력신호(R/W,/STRB,ADDR)로부터 디램제어신호 출력을 담당하는 팔(8)의 칩인에이블 신호(/DRAM)와 데이타 버퍼(7)의 데이타 전송방향을 제어하는 방향선택신호(DIR)를 발생시키는 팔1(6)과, 방향선택신호(DIR)에 따라 프로세서(1)에서 디램(2) 또는 디램(2)에서 프로세서(1)로 데이타(DATA)를 전송하는 데이타 버퍼(7)와, 프로세서(1)의 출력신호(R/W,/STRB,ADDR,CLOCK1,REFREQ)로부터 디램(2)의 제어신호(/CAS,/RAS)와 로우 또는 칼럼어드레스를 선택하는 어드레스 선택신호(SEL)를 출력하는 팔2(8) 및 팔2(8)의 출력신호를 논리 조합하여 디램(2)의 어드레서 제어신호(/RAS0-RAS3)를 출력하는 로직게이트(11,12,13,14)와, 어드레스 제어신호(/CAS)의 타이밍을 조절하기 위한 디플립플릅(9) 및 그 출력신호의 로직게이트(10)와, 어드레서 선택신호(SEL)를 타이밍 조절하여 어드레스 셀렉터(16)에 공급하는 지연부(15)와, 어드레스 선택신호(SEL)에 따라서 디램(2)의 로우어드레스 또는 칼럼 어드레스를 선택하는 어드레스 셀렉터(16)로 구성된 것으로서 그동작을 제2도 내지 제4도를 참조하여 설명하면 다음과 같다.

먼저, 프로세서(1)에서 디램(2)에 데이타를 리드/라이트하는 경우에는 프로세서(1)에서 출려된 리드/라이트신호(R/W)및 스트로브신호(/STRB)와 디램(2)영역의 어드레스(ADDR)가 팔1(6)에 공급되고, 팔1(6)은 입력된 신호들을 로직 조합하여 리드/라이트에 적합한 방향으로 데이타 버퍼(7)를 제어하고(방향선택신호(DIR)=하이/로우) 제4도와 같이 팔(8)의 칩인에이블 신호(/DRAM)를 출력한다.

이에따라 팔2(8)는 칩인에이블되어 프로세서(1)에서 출력된 리드/라이트신호(R/W), 스트로브신호(/STRB), 어드레스(ADDR) 및 클록(CLOCK1)을 입력받아 입력된 신호를 로직 조합하여 디램(2)의 제4도와 같이 리드/라이트를 위한 제반신호(/CASEN,/MWEN,/RASEN, R0-R3)들을 출력함과 함께 프로세서(1)의 실행대기를 위한 대기신호(/RDY)를 출력한다.

먼저, 로우어드레스 스트로브 인에이블신호(/RASEN)를 출력하며 이 신호는 디램(2)의 각 뱅크(메모리영역)에 해당하는 로우어드레스 스트로브 신호(R0-R3)중에서 1개의 신호와 논리합되어 로직게이트(11,12,13,14)를 통해 로우어드레스 스트로브 신호(/RAS0-RAS3)로서 액티브되어 디램(2)의 로우어드레스 스트로브 입력단(/ras)에 인가된다.

또한, 로우어드레스 스트로브 인에이블 신호(/RASEN)는 지연부(15)를 거쳐 소정시간(디램 스트로브후 한정된 어드레스 지정이 이루어지는데 요구되는 시간)동안 지연된후 어드레스 셀렉터(16)에 로우 또는 칼럼어드레스 선태신호(SEL)로 입력된다.

이에따라 어드레스 셀렉터(16)는 프로세서(1)에서 지정하는 디램(2)의 어드레스(ADDR)에 대하여 입력단(a1-an) 또는 입력단(b1-bn)의 어드레스를 출력단(y1-yn)을 통해 로우 또는 칼럼어드레스(ROW/COLUMN ADDRESS)로 디램(2)의 어드레스 입력단(addr)에 공급한다.

이 경우에 어드레스 셀렉터(16)는 로우어드레스 스트로브 신호(/RAS0-/RAS3)가 액티브될때까지 로우어드레스를 출력하고 칼럼어드레스를 출력하는 어드레스 선택동작을 수행한다.

이와같은 어드레스 선택 출력동작은 디램(2)이 어드레스(ADDR)를 충분히 인지 가능한 시간까지 유지한다.

한편, 상기 팔1(8)에서 출력된 칼럼어드레스 스트로브 인에이블 신호(/CASEN)는 디플립플릅(9)을 통해 1클록(CLOCK2)씩 지연/래치되고 그 출력이 로직게이트(10)를 통해 칼럼어드레스 스트로브신호(/CAS)로 디램(2)의 입력단(/cas)에 공급되어 칼럼어드레스의 스트로브 제어가 이루어진다.

또한 메모리 라이트 인에이블신호(/MWEN)는 디램(2)의 라이트 인에이블단(/we)에 공급되어 디램(2)의 라이트 인에이블 제어가 이루어진다.

그리고 프로세서(1)에서 연속하여 디램(2)을 리드/라이트하는 경우에는 리드/라이트신호(R/W) 및 스트로브 신호(/STRB)가 동일한 로우 어드레스에서 항상 액티브되어 있고 칼럼 어드레스에 해당하는 값만 연속적으로 변화되고, 이때 팔1(6)의 출력신호(DIR,/DRAM)는 일정한 상태를 유지하여 데이타 버퍼(7)의 방향선택신호(DIR) 또는 팔2(8)의 칩인에이블 신호(/DRAM)를 공급한다.

이 경우에 팔2(8)는 페이지 모드로 이행하여 동작하며 로우 어드레스 스트로브 인에이블신호(/RASEN)는 동일한 로우 어드레스에서 계속 액티브되어 있고, 로우어드레스 스트로브신호(R0-R3)중에서 디램(2)의 뱅크에 해당되는 값 또는 액티브 상태를 유지한다.

그리고 로우어드레스 스트로브 인에이블신호(/RASEN)는 지연부(15)를 거쳐 셀렉터(16)의 어드레스 선택신호(SEL)로 공급되므로서 처음 액세스가 시작될때 로우어드레스를, 다음은 연속하여 칼럼어드레스를 출력시켜 페이지 모드 액세스가 이루어지는 것이다.

한편, 상기 과정에서 칼럼어드레스 스트로브 인에이블신호(/CASEN) 및 대기신호(/RDY)는 제4도와 같이 액세스 타임에 동기되어 하이/로우를 반복한다.

다음은 디램(2)의 리프레시가 수행되는 동작을 설명하며, 리프레시 요구신호(REFREQ)가 발생되면 팔1(6)의 모든 출력신호들은 디스에이블되고 팔2(8)는 리프레시 모드로 이행하여 제4도와 같이 대기신호(/RDY(를 프로세서(1)에 공급함에 따라 프로세서(1)는 외부 메모리의 액세스 동작을 잠시 중단하게 된다.

이어서 팔2(8)는 칼럼어드레스 스트로브 신호(/CAS)를 로우신호로 만들고 다음 스테이트에서 로우어드레서 스트로브 신호(/RAS)를 로우신호를 만들어 출력시키며, 이와같이 칼럼/로우 어드레스 스트로브 신호(/CAS,/RAS)가 디램(2)에 입력되면 디램(2)은 내장된 리프레시 카운터에 의하여 자동적으로 리프레시를 수행하는 것이다.

제3도는 상기한 바와같이 동작되는 팔2(8)의 스테이트 다이어그램으로서, 최초 시작단계에서 출력신호(/RASEN,/CASEN./RDY)는 모두 하이(=1)이고 이어서 입력신호(/DRAM,REFREQ,/STRB)가 /DRAM=0(로우), REFREQ=1, /STRB=0이면 디램(2)의 액세스 모드로 이행되어 출력신호가 011, 000, 011로 변화되며, 입력중 스트로브신호(/STRB)가 로우(=0)이면 연속 액세스 모드로 이행되어 페이지 모드가 수행되고, 나머지 경우는 출력신호가 모두 하이가 되어 시작단계로 리턴한다.

한편, 입력신호(REFREQ)가 로우(=0)이면 리프레시 모드로 이행되어 출력신호는 101,001,011,111로 변화되며 상기한 바와같이 동작은 리프레시가 수행되는 것이다.

이상에서 설명한 바와같이 본 발명에 의하면 간단한 로직게이트들과 팔 회로를 이용하여 디램 제어기를 구성할 수 있으며 고속 액세스를 필요로 하는 시스템에서 팔 내부의 스테이트 머신(State Machine)의 프로그램에 의해 용이하게 제어로직을 구현할수 있는 효과가 있다.

Claims

프로세서(1)의 출력신호(R/W,/STRB,ADDR)로부터 디램제어신호 출력을 담당하는 팔2(8)의 칩인에이블 신호(/DRAM)와 데이타 버퍼(7)의 데이타 전송방향을 제어하는 방향선택신호(DIR)를 발생시키는 팔1(6)과, 방향선택신호(DIR)에 따라 프로세서(1)에서 디램(2) 또는 디램(2)에서 프로세서(1)로 데이타(DATA)를 전송하는 데이타 버퍼(7)와, 프로세서(1)의 출력신호(R/W,/STRB,ADDR,CLOCK1,REFREQ)로부터 디램(2)의 제어신호(/CAS,/RAS)와 로우 또는 칼럼어드레스를 선택하는 어드레스 선택신호(SEL)를 출력하는 팔2(8) 및 팔2(8)의 출력신호를 논리 조합하여 디램(2)의 어드레스 제어신호(/RAS0-/RAS3)를 출력하는 로직게이트(11,12,13,14)와, 어드레스 제어신호(/CAS)의 타이밍을 조절하기 위한 디플립플롭(9) 및 그 출력신호의 로직게이트(10)와, 어드레스 선택신호(SEL)를 타이밍 조절하여 어드레스 셀렉터(16)에 공급하는 지연부(15)와, 어드레스 선택신호(SEL)에 따라 디램(2)의 로우어드레스 또는 칼럼 어드레스를 선택하는 어드레스 셀렉터(16)로 구성된 디램(DRAM) 액세스 제어장치.