KR100237986B1

KR100237986B1 - Ras 신호를 어드레스선으로 사용하는 메모리 카드에 의해 수신된 신호를 수정하는 방법

Info

Publication number: KR100237986B1
Application number: KR1019960047596A
Authority: KR
Inventors: 티모씨 제이 델; 마크 윌리엄 켈로그
Original assignee: 포만 제프리 엘.; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1996-01-02
Filing date: 1996-10-23
Publication date: 2000-01-15
Also published as: JPH09231747A; KR970059937A; US6035370A

Abstract

메모리 카드에 의해 수신된 신호를 수정하는 방법 및 장치

본 발명에 따르면, 컴퓨터 시스템 및 시스템의 작동 방법이 제공되며, 본 컴퓨터 시스템은 메모리에서 제1 및 제2 RAS 신호 및 Y 행의 어드레스를 발생하는 메모리 제어기를 가지고 있으며, 본 시스템의 메모리는 플레이너 또는 애드-온 메모리(planer or add-on memory) 중 어느 하나로서 단일 RAS에 의해 작동 가능한 Y+1 행의 어드레스로 구성(configure)되어 있다. 본 시스템은 메모리 제어기로부터의 RAS 신호들중 하나를 메모리 행(memory row)에 대한 상위 어드레스 비트(higher order address bit)로 변환하기 위한 양호하게는 ASIC 칩상에 있는 로직(logic)을 포함하고 있다. 이 로직은 또한 메모리 제어기에 의해 발생된 어느 한 RAS가 활성으로 될 때 마스터 RAS 신호(master RAS signal)를 발생한다. 이것은 양호하게는 양 RAS 모두가 리프레쉬 사이클(refresh cycle)에 대해 LOW로 될 때 각각의 행이 순서대로 리프레쉬되도록 하는 로직 회로내의 카운터에 의해 제어된다.

Description

RAS 신호를 어드레스선으로 사용하는 메모리 카드에 의해 수신된 신호를 수정하는 방법

본 발명은 일반적으로 메모리용 SIMM을 이용하는 퍼스널 컴퓨터 시스템에 관한 것으로서, 보다 상세하게는 SIMM이 DRAM을 어드레싱하기 위해 메모리 제어기로부터의 행 어드레스 신호(row address signal)보다 더 많은 행 어드레스 공간을 갖는 DRAM을 이용하도록 구성된 퍼스널 컴퓨터 시스템 및 그에 사용하기 위한 SIMM에 관한 것이다.

탑재형 메모리(on-board memory)로서 싱글 인라인 메모리 모듈(Single Inline Memory Module, SIMM)를 사용하는데 적합하도록 되어 있는 퍼스널 컴퓨터가 설계되어 왔다. SIMM은 동적 랜덤 억세스 메모리(DRAM) 또는 정적 랜덤 억세스 메모리(SRAM) 중 어느 하나일 수 있는 랜덤 억세스 메모리(RAM)을 이용한다. 컴퓨터 시스템은 메모리에 데이터를 기록하거나 또는 그로부터 데이터를 판독하기 위해 중앙 처리 장치(CPU)로부터 메모리로 보내지는 여러 가지 신호들을 제어하는 집적 회로(IC) 칩의 형태인 메모리 제어기를 이용한다. 메모리 제어기는 소정의 구성의 DRAM 칩 및 SIMM을 수용하도록 설계되어 있다. 예를 들어, 통상의 SIMM으로서 8 메가바이트의 메모리를 제공하기 위해 16개의 1Mx4 DRAM 칩들을 이용하는 72-핀 SIMM이 사용되어 왔다. 이 구성은 메모리 장소들을 어드레싱하기 위해 몇 개의 핀들을 할당하며 판독 또는 기록 사이클 시에 DRAM을 활성화시키기 위해 2개의 행 활성화 신호(row activation signal, RAS)를 제공한다. DRAM은 기능상 각각 2개의 세트로 된 8개의 칩으로 정렬되어 있고, 각 세트는 10 행 어드레스와 10 열 어드레스(column address)를 갖는다. 이러한 어드레스 구성은 10x10 이라고 한다. 이와 같이, 2개의 RAS가 필요하게 되며, 한 RAS는 8개의 칩들의 세트중 하나에 대한 것이고, 나머지 하나는 8개의 칩들의 나머지 한 세트에 대한 것이다. 그러므로, 이러한 방식을 2 세트의 어드레스가능한 칩들을 갖는 10x10 어드레싱(addressing)이라고 한다. DRAM 칩들이 한 세트를 어드레싱하기 위해, RAS 신호들 중 하나가 활성으로 구동되며, DRAM 칩들의 다른 세트를 어드레싱하기 위해, 나머지 RAS 신호가 활성으로 구동된다.

칩 기술이 진보하고 더 큰 사이즈의 칩들이 더 저렴해짐에 따라, 여러개의 칩들을 단일 칩으로 교체하는 것이 경제적이다. 매력적인 가격으로 즉시로 구입가능한 한 특정 구성의 칩은 2Mx8 칩이며, 이는 1Mx4의 4배의 데이터량을 포함하고 있다. 그리하여 4개의 2Mx8 칩은 16개의 1Mx4 칩과 동일한 양의 데이터를 저장할수 있다. 이와 같이, 비용상 이들 칩을 SIMM에 사용하는 것이 바람직하다. 이러한 가격 효율적인 칩들이 1Mx4 칩들에 대해 설계된 기존의 메모리 제어기를 갖는 시스템에서 제공되고 이용될 수 있도록 하는 것이 바람직하나, 그렇게 하기 위해서는 기술적 문제점이 있다. 2Mx8 SIMM은 1Mx4에 의해 요구되는 10이 아닌 11 행 어드레스를 필요로 하며, 따라서 또 다른 핀의 부가 및 상당한 재설계없이 이용가능한 행 어드레스가 얻어질 수 없으며 설계의 변경도 통상 72핀 모두가 이용되기 때문에 용이하지 않다. 그러나, 4개의 칩들의 판독 또는 기록 기능을 활성화하기 위해서는 오직 하나의 RAS 신호만이 필요하다. 이와 같이, 11 행 한계를 극복하는 하나의 기법이 하나의 RAS 라인상의 신호를 11번째 행 어드레스 공간에 대한 어드레스 비트로서 이용하는 것이다. 이렇게 구성해도 동작은 되지만, 이러한 구성은 몇가지 단점을 가진다. 그러한 단점 중의 하나는, 11번째 어드레스 비트에 RAS들중 하나를 직접 이용하는 구성은 리프레쉬 기능이 CBR(CAS Before RAS)로 알려진 RAS 전 CAS(CAS Before RAS) 신호 구성(이라 함)에 의해 수행되지 않고 리프레쉬가 양 RAS 모두가 로우로 되어 이루어지는 ROR(RAS Only Refresh)방식에 의해 이루어질 때 리프레쉬 기능을 수용하지 못한다는 점이다. 이는 양 RAS가 모두 활성으로 될 때 11번째 어드레스 비트가 항상 활성이기 때문이며, 이와 같이 칩의 1/2만, 즉 최상위 비트인 11번째 어드레스 공간에서의 활성 비트를 이용하는 칩의 어드레스 부분만을 리프레쉬하게 된다. 다른 문제점으로는, 2Mx8 칩에 대해서는 단일 RAS 활성화만이 필요하기 때문에, RAS 입력 중 하나가 로우(low)로 될 때 행 활성화 기능을 수행하기 위해 AND 게이트등의 로직이 필요하다는 것이다. 이 부가적인 로직은 특히 2개의 RAS 신호를 단일 마스터 RAS 신호로서 결합시키기 위한 로직 회로에 후속하는 칩상의 RAS 신호의 활성에 11번째 행 어드레스의 활성화 타이밍에 관한 타이밍 문제를 야기할 수 있다.

따라서, 본 발명의 목적은 메모리 제어기에 의해 공급되는 것보다 더 많은 수의 행 어드레스를 갖는 DRAM이 이러한 메모리 제어기를 사용하는 시스템에 의해 사용될 수 있는 컴퓨터 시스템 및 SIMM 구성과 작동 방법을 제공하는 것이다.

컴퓨터 시스템 및 작동 방법이 제공되며, 본 시스템의 메모리 제어기는 제1 및 제2 RAS 신호 및 메모리에서의 Y 행의 어드레스에 대한 어드레스 비트를 발생시키며, 본 시스템의 메모리는 단일 RAS에 의해 작동될 수 있는 Y+1 행의 어드레스로 구성되어 있다. 본 시스템은 메모리 제어기로부터 제공되는 상기 RAS 신호들중 하나를 메모리 행들에 대해 상위 어드레스 비트로 변환함으로써 Y+1행의 어드레스 활성화된 공간을 구성하며, 메모리 제어기에 의해 발생된 어느 한 RAS가 활성화 될 때 마스터 RAS 신호를 발생시키는 양호하게는 ASIC 칩 상의 로직을 포함한다. 이 로직은 또한 RAS 단독 리프레쉬(RAS only refresh, ROR) 동작 동안에 모든 메모리 장소의 리프레쉬 동작을 제공한다.

제1도는 본 발명에 따른 버스 및 애드-온 메모리 카드(add-on memory card)를 갖는 퍼스널 컴퓨터의 상호 접속을 도시하는 하이 레벨 다이어그램.

제2도는 종래 기술에 따른 1Mx4 DRAM을 사용하는 SIMM의 하이 레벨 개략 도식도.

제3도는 종래 기술에 따른 2Mx8 DRAM을 사용하는 SIMM 카드의 하이 레벨 다이어그램.

제4도는 제3도에 도시된 로직의 몇몇 신호 구성의 신호 다이어그램.

제5도는 본 발명에 따른 2Mx8 DRAM을 사용하는 SIMM 카드의 하이 레벨 다이어그램.

제6도는 제5도에 도시된 DRAM 구성을 갖는 SIMM을 작동시키기 위한 본 발명의 로직을 도시한 논리 다이어그램.

제7도는 제6도의 회로를 이용하는 RAS 신호의 신호 다이어그램.

제8도는 제03도의 DRAM 구성을 갖는 SIMM을 작동시키기 위한 본 발명의 다른 로직 회로의 논리 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

10 : CPU 12 : CPU 버스

14 : 로컬 I/O 포트 16 : 캐시 메모리

20 : 메모리 제어기 22 : 메모리 서브시스템

24 : 확장 버스 26 : SIMM

양호한 실시예는 메모리의 기능을 제공 및 제어하기 위해 동적 랜덤 억세스 메모리(DRAM)을 갖는 싱글 인라인 메모리 모듈(SIMM)을 갖는 인텔 80386 또는 80486 또는 펜티엄 마이크로프로세서를 사용하는 IBM 퍼스널 컴퓨터의 환경에서 기술된다. (SIMM은 때때로 DRAM 카드라고도 하며, 이는 SIMM상의 DRAM 및 모든 칩 및 회로들을 의미한다.) 본 기재 내용의 목적상, 본 시스템은 기록하는 데이터 바이트 각각에 대해 패리티 비트를 발생하고 또한 저장 장치로부터 판독한 패리티 비트를 판독 및 비교할 수 있는 CPU가 사용되는 것으로 기술되지만, 이러한 패리티 발생은 본 발명의 목적상 필수적인 것은 아니다.

제1도로부터 알 수 있는 바와 같이, CPU 또는 시스템 버스(12)에 접속된 CPU(10)이 제공되어 있다. 양호하게는 CPU(10)에 의해 버스(12)에 기록 또는 그로부터 판독되는 데이터의 패리티를 발생 또는 검사하는 패리티 발생 및 검사 유닛(13)이 제공된다. CPU 버스(12)는 또한 로컬 I/O 포트(14), 캐시 메모리(16) 및 펌웨어 또는 그와 관련된 다른 서브시스템(18)을 가질 수도 있다. 메모리 제어기(20)은 또한 시스템 버스(12)에 접속되어 자신을 메모리 서브시스템(22)에, 또한 존재하는 경우 확장 버스(24)에 결합시킨다. 메모리 서브시스템(22)는 일반적으로 하나 이상의 SIMM(26)을 구비하며, 그 각각에는 DRAM 칩들이 제공된다. (DRAM은 리프레쉬를 필요로 하지 않는 SRAM과는 반대로 주기적인 리프레쉬 동작이 필요하다.) 여기 기술하는 시스템은 DRAM 칩의 구성 및 신호들의 이용이 사용될 수 있는 시스템을 설명하는 것이며 다른 시스템들이 본 발명의 DRAM 구성을 갖는 SIMM과 관련하여 기능할 수 있다는 것을 알아야 한다.

지적한 바와 같이, CPU(10)은 데이터를 버스(12)상으로 기록할 수 있으며, 이어서 이 데이터는 메모리 제어기(20)에 의해 서브시스템(22)내의 정확한 메모리 어드레스로 전달되어진다. CPU(10)에 의해 데이터를 기록할 때, 패리티 발생 및 검사 디바이스(13)에 의해 메모리로 기록되는 정보의 각 바이트에 대해 패리티 비트가 발생되며, 상기 디바이스(13)은 또한 판독 사이클 동안에 패리티 에러가 있는지를 판정하기 위해 메모리 서브시스템(22)로부터 판독한 정보에 대해 패리티를 검사하기도 한다. 메모리 제어기(20)은 또한 그 중 2개(RAS0 및 RAS1)가 본 실시예에서 발생되는 RAS 신호들에 대한 행 활성 스트로브(RAS), 열 활성 스트로브(CAS), 기록 인에이블(WE), 및 어떤 시스템에서는 출력 인에이블(OE) 및 바이트 셀렉트(BS) 등의 필요한 신호들과 기타 도시되지 않은 신호들을 메모리 서브시스템(22)로 제공한다. 메모리 제어기는 각 SIMM(26)에 제공되거나 그로부터 공급되는 데이터 및 패리티 양자 모두를 판독 및 기록한다. 본 발명은 특별히 각각의 세트가 서로 다른 RAS신호를 수신하며 따라서 지금부터 설명하게 되는 바와 같이 메모리 제어기로부터 2개의 RAS 신호를 필요로 하게 되는 2 세트로 된 DRAM을 갖는 구성으로 된 72-핀 SIMM에 유용하지만, 많은 다른 형상 인자(form factor)를 갖는 광범위한 SIMM에 적용할 수 있다는 것을 알아야 한다.

제2도를 참조하면, 8 메가바이트의 메모리를 제공하기 위해 16개의 1Mx4 DRAM 칩들(30a-30p)을 이용하는 SIMM(26)의 한 전형적인 설계가 도시되어 있다. 각각의 DRAM 칩(32)는 1Mx4로서 구성되고, 2개의 칩이 함께 1 메가바이트의 어드레싱가능한 메모리를 제공한다. 제2도는 동 도면에 도시된 구성을 갖는 10x10 어드레스 비트 메모리 매트릭스를 제공하는 시스템내의 16개의 1Mx4 칩들에 대한 JEDEC 표준 레이아웃을 도시한 것이다. 16개의 칩들은 모두 8 메가바이트의 어드레싱가능한 메모리를 제공한다. 특히, 2개의 칩이 함께 RAS 및 CAS에 의해 활성화될 때 1 메가바이트의 어드레싱가능한 메모리를 제공한다.

계속하여 제2도를 참조하면, 16개의 1Mx4 DRAM 칩들(30a-30p)는 8 메가바이트 SIMM 카드를 형성하기 위해 종래의 방식으로 카드상에 장착된다. SIMM 카드는 다른 신호들중에서 어드레스 버스 상의 어드레스 비트(A0-A9)뿐만 아니라 기록 인에이블(WE), 4개의 CAS 신호(CAS0, CAS1, CAS2 및 CAS3), 및 SIMM RAS0과 SIMM RAS2 및 SIMM RAS3에 각각 접속된 2개의 RAS 신호(RAS0 및 RAS1)을 수신한다. 이 신호 및 어드레스는 모두 제1도에 고시된 메모리 제어기(20)로부터 제공된다. 칩들은 제2도에 도시된 바와 같이 접속된다. 주목할 중요한 점은 각각의 칩은 행 크기(row dimension)에 있어서 10-비트 어드레스를 가지며 따라서 각 칩의 행 크기에 있어서 1K(210, 1,024) 어드레스 비트가 있게 된다. 또한, 열 크기에 있어서도 2개의 칩 각각에 210 어드레스 비트가 있다. 이와 같이, 2개의 칩 각각은 210 x 210 또는 1 메가바이트의 어드레싱가능한 공간을 갖는다. 이와 같이, RAS0의 활성화는 칩들(30a-30h)의 행 어드레스를 활성화시키며 RAS1의 활성화는 칩들(30i-30p)에서의 행 어드레스를 활성화시킨다. 그러므로, 36 비트 폭, 즉 DQ0-DQ35의 버스상에 데이터를 제공하기 위해 8 메가바이트의 데이터가 메모리 제어기로부터 어드레싱가능하다. (DQ 핀들 8, 17, 26, 35는 도시되지 않았으며 이들은 통상적으로 패리티 비트를 위해 예비된 것이다.)

종래 기술의 1Mx4 DRAM 칩 대신에 2Mx8 DRAM 칩들이 사용되는 SIMM(26)에 대한 종래 기술의 구현이 제3도에 도시되어 있다. 4개의 2Mx8 DRAM(32a, 32b, 32c, 32d)가 이용되며, 그 각각은 행 크기에 있어서 11개의 어드레싱가능한 비트 공간을 가지며 열 크기에 있어서는 10개의 어드레싱가능한 비트 공간을 갖는다. 11개의 어드레스 비트는 또다른 1,024 어드레스를 행 어드레스에 부가하여 행 크기는 총합이 2,048 어드레스가 된다. 이들 칩이 각각 11x10이기 때문에, 하나의 칩은 2 메가바이트의 어드레싱가능한 공간을 포함하며, 이와 같이 칩(32a)는 제2도에 도시된 구성의 칩(30a, 30b, 30i 및 30j)에 등가이며; 칩(32b)는 칩(30c, 30d, 30k 및 301)에 등가이며; 칩(32c)는 칩(30e, 30f, 30m 및 30n)에 등가이며; 칩(32d)는 칩(30g,30h,30o 및 30p)에 등가이다. 그러나, 또하니의 행 어드레스 비트를 추가하는 것은 본질적으로 행 크기에 있어서 어드레싱 능력을 2,048 어드레스로 2배로 하기 때문에, SIMM에서의 행 어드레스를 활성화시키기 위해 단지 하나의 RAS 신호만이 필요하다. 이와 같이, RAS 신호들 중 하나가 RAS 판독/기록이 요청될 때 칩(32a, 32b, 32c 및 32d)상의 11번째 행 어드레스 비트를 활성화시키는데 사용될 수 있다. 제3도는 이러한 방식을 구현한 것을 도시하고 있다. RAS0 또는 RAS1 중 어느 하나가 활성으로 되면, 마스터 RAS 신호가 발생된다. 또한, RAS 신호들 중 하나, 이 경우에는 RAS1은 행 어드레스 A10에서의 11번째 어드레스 비트에 결합되며, 이 RAS가 활성화될 때 그 비트를 상기 A10 어드레스 공간에 대해 제공한다. 양호한 구현에 있어서 RAS0 및 RAS1 신호는 활성 로우(activelow)이기 때문에, RAS0 및 RAS1은 AND 게이트(34)에서 AND된다. AND 게이트(34)는 RAS0 또는 RAS1 중 어느 하나가 로우로 되면 활성 로우로 되는 마스터 RAS 신호를 발생하며, A10 어드레스 비트는 RAS1이 로우로 되는 경우에만 활성화된다. 이와 같이, RAS0가 활성화될 때, 마스터 RAS 신호가 발생되고, 어드레스는 하위비트(A0-A9)에 대한 것뿐이고 상위 비트(A10)에 대한 것은 아니며, 따라서 하위 1,024 어드레스를 기록 또는 판독하게 된다. RAS1이 활성화되면, 마스터 RAS는 발생됨으로써 또한 어드레스 A10에 비트를 공급하여 상위 비트 1,025-2,048 어드레스를 기록 또는 판독하게 된다.

그러나, 이 특정 구현예는 2가지 문제점이 있다. 주된 문제점은 본 시스템이 종래의 RAS 단독 리프레쉬(ROR)에 의해 DRAM의 리프레쉬를 행할 때 생기게 된다. 이 종래예에서, 리프레쉬 사이클은 RAS0 및 RAS1 양자가 로우로 될 때 일어난다. AND 게이트(34)는 또한 RAS0 및 RAS1 양자가 로우로 될 때 활성 마스터 RAS 신호를 발생하게 된다. 동시에 RAS0 및 RAS1 양자가 로우로 되면 데이터에 대한 판독/기록 동작에 불가한 상황을 야기하게 되며 따라서 이것은 리프레쉬를 표시하는데 사용된다. 이러한 유형의 리프레쉬는 종래 기술분야에 공지되어 있으며, 특정 행에 관한 데이터는 각각의 리프레쉬 사이클 때마다 나타나게 된다. 그러나, 제3도에 도시된 구현예에서, 매 리프레쉬 사이클마다 RAS1은 로우로 되며 이는 A10 어드레스 비트가 항상 활성화되는 것을 의미하며 따라서 리프레쉬는 A10이 활성이 아닌 경우에, 즉 어드레스가 A0-A9 어드레스 범위에만 포함되어 있는 경우에는 칩의 행 어드레스에 대해 발생되지 않는다. 달리 말하면, 상위 행들을 나타내는 A10이 리프레쉬 동안에 항상 활성이기 때문에, 상위 행들(1,025-2,048)만이 리프레쉬된다.

제3도에 도시된 종래 기술의 두 번째 문제점은 어드레스 A10에 대한 활성 어드레스 비트 및 마스터 RAS 신호의 스위칭의 타이밍은 한 측면에서 볼 때 RAS0 및 RAS1 신호들이 천이 또는 슬루 레이트(transition or slew rate) 및 다른 측면에서 볼 때 AND 게이트를 통한 마스터 RAS의 천이 레이트에서의 잠재적인 차이에 기인하여 악영향을 받을 수도 있다는 것이다. 이것은 제4도에 도시된 신호들을 참조하여 설명한다.

제4도는 RAS1이 활성으로 됨으로써 마스터 RAS를 활성화시키고 또한 행 열에서 어드레스 A10에 대한 데이터에 대한 데이터 비트를 발생시키는 가설적인 경우를 나타낸 것이다. 알 수 있는 바와 같이, RAS0는 하이 상태를 유지하고 RAS는 로우 상태로 된다. 알 수 있는 바와 같이, RAS0는 하이 상태를 유지하고 RAS는 로우 상태로 된다. RAS 신호들은 메모리 제어기에 의해 발생되고 마스터 RAS는 뭉 게이트(34)에 의해 발생되기 때문에, 유효로 되는 신호들에 대한 천이 레이트 및 천이 포인트는 서로 다른 기술일 수도 있는 메모리 제어기(20) 및 AND 게이트(34)를 제조하는데 사용되는 기술들에 따라 광멈위하게 변할 수도 있다. 예를 들어, 제4도에 도시된 바와 같이, 메모리 제어기(20)에 의해 발생된 RAS1에 대한 천이 시간은 AND 게이트(34)에 의해 발생된 마스터 RAS에 대한 천이 시간보다 상당히 더 길다. 마스터 RAS가 유효하게 됨으로써 천이가 일어나는 점은 A10상의 어드레스(RAS1 임)가 유효로 되는 지점과는 다른 마스터 RAS의 슬로프상의 한 점에 위치하게 된다. 예를들어, 제4도에 도시된 바와 같이, AND 게이트는 RAS1 곡선상의 약1.5볼트에서 천이가 발생하도록 하는 반면, 어드레스는 RAS1이 약 0.8볼트로 떨어질 때까지 유효로 되지 않는다. 이와 같이, 이 가설적인 경우에, 마스터 RAS는 유효 어드레스가 A10 어드레스 포트상에 있기 전에 활성으로 됨으로써 판독/기록 사이클에서 무효한 데이터를 야기하게 된다. 천이 시간과 천이 지점에서의 이 차이는 기술에 따라 서로 다를 수 있다. 게다가, 이 천이 기간 동안에 불확실한 영역은 일정하지 않은 결과를 생기게 할 수 있다. 어쨌든, 서로 다른 기술이 서로 다른 천이 시간을 결과하고 천이가 발생하는 천이 곡선상의 다른 지점을 결과한다는 것이 또다른 잠재적인 문제점이다.

본 발명은 제3도 및 제4도에 도시된 문제점들을 극복하여 제5도에 개략적으로 도시되어 있고 여기서 하위 및 상위의 모든 비트의 리프레쉬는 ROR 리프레쉬 모드에서 발생하며, 또한 서로 다른 천이 레이트 및 서로 다른 천이 지점의 문제도 해결된다. 2Mx8 칩(32a-32d)의 레이아웃은 제3도에 도시된 것과 동일하다. 그러나, 제4도에 도시된 구성에 부속된 문제점들을 극복하는 로직이 ASIC 칩(36)상에 도입되며, 여기에서 AND 게이트만이 사용된다. ASIC 칩(36)상의 로직은 상위 및 하위 비트들 양자의 리프레쉬를 허용하고 또한 어드레스 비트 A10에 대한 어드레스가 마스터 RAS 신호가 활성으로 되기 이전에 유효가 되도록 적당한 타이밍을 제공한다.

ASIC 칩(36)상에 포함된 로직은 단지 RASO 및 RAS1에 관해서만 제6도에 도시하였는데, 그 이유는 이들이 종래 기술과 다른 방식으로 구현된 유일한 신호들이기 때문이다. CAS, WE, OE 등의 다른 신호들은 메모리 제어기(20)에 의해 출력된 종래의 신호들이기 때문에 도시하지 않았다.

제6도에서 알 수 있는 바와 같이, RAS0는 수신기(40)으로 전달되고, RAS1은 수신기(42)로 전달된다. 각각의 수신기의 목적은 RAS0와 RAS1에 대한 활성 신호와 비활성 신호간이 매우 빠른 슬루 레이트 또는 천이 시간을 종래의 방식으로 제공하는 것이다. 신호 천이는 제7도에 도시되어 있다. 수신기(40,42)로부터, RAS0 및 RAS1 신호는 AND 게이트(44)로 전달되고, AND 게이트(44)의 출력은 지연 디바이스(45)의 입력에 가해지고, 지연 디바이스(45)의 출력은 디바이스 구동기(45a)를 통해 SIMM(26)에 대한 RAS를 구성하는 마스터 RAS 신호가 된다. 수신기(40,42)의 출력은 또한 OR 게이트(46)에의 한 입력으로서 전달되기도 한다. OR 게이트(46)의 출력은 인버터(40)의 입력으로서 전달되며 또한 2,048 비트를 카운트하는 카운터(52)에도 전달된다. 인버터(50) 및 카운터(52)의 출력은 AND 게이트(48)에의 입력으로서 제공되며, AND 게이트(48)의 출력은 OR 게이트(48)의 다른 입력으로서 제공된다. OR 게이트(48)의 출력은 구동기(56)에 전달되며, 구동기(56)의 출력은 어드레스 핀(A10)상에 신호로서 가해진다. 로직 회로의 동작은 일반적으로 다음과 같다: RASO 및 RAS1 신호는 수신기(40, 42)로부터 AND 게이트(44)로 출력되며, AND 게이트(44)의 출력은 지연 디바이스(45) 및 디바이스 구동기(45a)로 제공되어 DRAM(32a-32d)로 마스터 RAS로서 출력된다. 수신기(40,42) 및 지연 디바이스(45)의 목적은 마스터 RAS 신호가 A10상의 신호가 유효로 되기까지 칩에 도달하지 못하도록 하는 것이다. 이 목적은 제7도에 도시된 바와 같이 천이 시간 또는 슬루 레이트가 활성 상태에서 비활성 상태로 또는 비활성 상태에서 활성 상태로의 천이에 있어서 매우 빠르게 되도록 수신기(40,42)에 의한 RAS0 및 RAS1 신호의 상당히 빠른 천이를 제공함으로써 달성되며, 마스터 RAS에 대해 명확한 사전 선택된 지연 값도 있다.

회로의 나머지는, RAS0만이 활성으로 되기 위해 로우 상태로 되고 RAS1가 하이 상태를 유지하는 경우에, 구동기(56)에서 A10 어드레스 핀으로 출력이 없게 됨으로써 하위 1,024 어드레스만이 어드레싱되도록 구성되어 있다. RAS1만이 로우 상태로 되고 RAS0가 하이 상태를 유지하는 경우에, 구동기(56)에서 A10 어드레스 핀으로의 출력이 있게 되고 상위 1,025-2,048 어드레스가 어드레싱된다. 처음 1,024 리프레쉬 사이클 동안에 RAS1 및 RAS0 양자가 로우 상태로 되어 ROR 리프레쉬를 나타내는 경우, A10 핀상의 신호는 하이 상태 및 비활성으로 있게 되어 순차적으로 이들 처음 1,024 사이클 동안에 하위 1,024 어드레스 행들을 리프레쉬하게 된다. 리프레쉬의 그 다음 1,024 사이클에 대해서는, 핀 A10상의 신호가 로우 상태로 되어 활성으로 되고 따라서 그 다음 1,024 사이클 동안에 1,025 내지 2,048 행들을 순차적으로 리프레쉬하게 된다. 요약하면, 이것은 다음과 같이 기술할 수 있다: OR 게이트(46)의 출력은 RAS0 및 RAS1이 로우 상태에 있을 때만, 즉 양자가 활성일 때만 로우이며, 이것은 제어기가 리프레쉬를 행하고 있다는 것을 나타낸다. 인버터(50)의 출력은 OR 게이트(46)의 출력의 보수(compliment)이다. 이와 같이, AND 게이트(54)의 출력이 로우이면, 인버터의 출력은 하이이고, AND 게이트(54)의 출력이 하이이면, 인버터의 출력은 로우이다. RAS0의 출력이 RAS0 및 RAS1 양자가 로우인 경우를 제외하고는 언제나 OR 게이트(46)의 출력을 로우로 되게 함으로써 인버터(50)을 하이로 되게 하며 이로 인해 카운터(52)로부터의 신호는 AND 게이트(54)의 입력에 위치하게 된다. OR 게이트(48)은 AND 게이트(54)로부터의 출력이 RAS0 및 RAS1 양자가 로우일 때 구동기(56)으로 출력될 수 있도록 한다. RAS0 또는 RAS1 중의 어느 하나가 로우가 아닐 경우에는, 디바이스(42)로부터의 출력온 OR게이트(48)상에 놓이게 된다. 카운터(52)의 출력은 AND 게이트(54)로 입력된 최상위 비트이다. 카운터는 2,048 비트 이진 카운터이기 때문에, 최상위 비트는 처음 1,024 사이클에 걸쳐 논리 0이고 그 다음 1,024 사이클에 대해서는 논리 1이 된다. RAS0 및 RAS1 모두가 로우에서 하이로 될 때마다, 카운터를 증가된다. 이와 같이, 카운터는 2,048 사이클을 밟아간다. 처음 1,024 사이클 동안에, 카운터의 최상위비트 출력은 이 경우에 A10 어드레스 핀상의 입력은 로우이다. 그 다음 1,024 클럭 사이클 동안에, 카운터의 최상위 비트는 “1”이 되고, 이는 어드레스 핀 A10으로의 출력이 이진 활성 로우가 되도록 한다. 이와 같이, 요약하면, RAS0만이 활성 로우로 되면, OR 게이트(48)로부터의 출력 즉 구동기(56)의 출력은 출력되지 않고, A10 어드레스 핀은 비활성으로 있게 된다. RAS1만이 로우로 되면, OR 게이트(48)로부터의 출력은 RAS 신호(R1)이고, 이와 같이 구동기(56)의 출력은 로우인 RAS1의 출력이기도 하며, 따라서 어드레스 핀 A10을 로우가 되도록 하여 된다. 그러나, RAS0 및 RAS1 양자가 로우로 되면, OR 게이트(48), 즉 구동기(56)으로부터의 출력은 카운터가 처음 1,024 사이클에 있는지 또는 그 다음 1,024 사이클에 있는지에 따라서 로우 또는 하이로 된다--카운터가 처음 1,024 사이클에 있으면 출력은 로우이고 A10은 비활성하이이며; 그 다음 1,024 사이클에 있으면 그 출력은 하이이고 A10 핀은 활성 로우 및 이진 1이 된다. 입력들에 근거한 구동기(56)의 출력을 보다 잘 이해하기 위해, 어드레스 A10으로의 출력에 대한 RAS0 및 RAS1 입력에 근거한 복합 진리표는 이하와 같다.

제8도는 제6도로부터 약간 수정한 로직 회로를 도시한 것이지만 동일 목적을 달성한다. 이 로직 회로에서, RAS0 및 RAS1신호는 또한 수신기(40, 42)에 의해 수신되며 AND 게이트(44)로 출력되며, AND 게이트(44)의 출력은 지연 디바이스(45)로 출력되고 지연 디바이스(45)는 다시 구동기(45a)에 신호를 출력하며, 구동기(45a)의 출력은 마스터 RAS가 된다. 그러나, 이 회로의 나머지는 제6도의 것과 약간 다르다. OR 게이트(46)의 출력은 카운터(52)에 입력되고, 카운터(52)의 출력은 반전용 NOR 게이트(60)에 한 입력으로서 제공된다. NOR 게이트(60)에의 다른 입력은 RASO 신호이다. NOR 게이트(60)으로부터의 출력은 NOR 게이트(62)로의 한 입력을 제공하며, 그 다른 입력은 RAS1 신호이다. NOR 게이트(62)로부터의 출력은 구동기(56)으로 출력되며 이는 다시 어드레스 핀 A10에 신호를 놓게 된다. 로직이 약간 다르지만, 그럼에도 불구하고 출력은 동일하며, 상기한 진리표는 제6도에 대한 것과 제8도에 대한 것이 동일하다.

본 발명에 따라서, 메모리 제어기에 의해 공급되는 것보다 더 많은 수의 행 어드레스를 갖는 DRAM이 이러한 메모리 제어기를 사용하는 시스템에 의해 사용될 수 있는 컴퓨터 시스템 및 SIMM 구성과 작동 방법이 제공된다.

본 발명은 SIMM상에 DRAM 카드를 갖는 것을 사용하여 기술되었지만, 그 활용이 그와 같이 한정되는 것은 아니다. 본 발명은 DIMM 또는 “온-보드”또는 “플레이너” 또는 “시스템” 메모리 등의 여러 가지 다른 메모리들과 함께 사용될 수 있다.

따라서, 2Mx8 DRAM이 자신 위에 있는 SIMM을 활용하는 SIMM 및 시스템의 양호한 실시예를 기술하였다. 그러나, 이상의 기술 내용을 염두에 두고, 본 기술 내용은 일례로서 한 것이며 본 발명은 여기 기술된 특정 실시예들에 한정되지 않으며, 또한 여러 가지 재배열, 수정 및 대체 등이 이후에 청구된 본 발명의 진정한 정신을 벗어나지 않고 구현될 수 있음을 알아야 한다.

Claims

컴퓨터 시스템내의 메모리 - 이 메모리는 Y+1 비트 행 어드레스(bit row address)를 갖는 DRAM 칩들로 구성되고 단일 RAS 신호에 의해 활성화됨 - 의 동작을 Y행 어드레스 신호 및 제1 및 제2 RAS 신호들을 출력하는 메모리 제어기로부터의 신호들을 제어하는 방법에 있어서, 상기 Y+1 어드레스의 상위 비트(high order bit)로서 상기 제1 RAS 신호를 제공하는 단계; 및 상기 제1 또는 제2 RAS 신호 중 어느 하나가 활성으로 되는 것에 응답하여 활성으로 되는 마스터 RAS 신호를 형성하는 단계를 포함하되, 상기 컴퓨터 시스템이, 상기 제1 및 제2 RAS 신호가 동시에 활성화되는데 기초로 해서 각각의 행 어드레스에 대한 리프레쉬 동작을 개별적이며 순차적으로 수행하며, 주어진 수의 리프레쉬 사이클후 각각의 행에 리프레쉬를 제공하기 위해서 리프레쉬 사이클 동안에 상기 어드레스의 상기 상위 비트로서 상기 제1 RAS 신호의 인가를 제어하는 메모리 동작 제어 방법.
제1항에 있어서, 상기 마스터 RAS 신호 및 상기 상위 비트를 발생하는 상기 로직은 ASIC 칩상에서 발생되는 메모리 동작 제어 방법.
제1항에 있어서, 상기 리프레쉬 사이클이 카운트되고, 리프레쉬에 대해 활성화되는 행은 상기 카운트의 함수인 메모리 동작 제어 방법.
제1항에 있어서, 상기 마스터 RAS 신호 및 상기 상위 비트를 발생하는 로직은 ASIC 칩상에서 되며, 상기 리프레쉬 사이클이 카운트되고, 리프레쉬에 대해 활성화되는 행은 상기 카운트의 함수인 메모리 동작 제어 방법.
제1항에 있어서, 리프레쉬되는 상기 메모리는 컴퓨터 시스템내의 메모리 카드상에 있는 메모리 동작 제어 방법.
제1항에 있어서, 상기 DRAM 칩은 11행 x 10 열 구성(11 row by 10 column configuration)으로 어드레싱(address)되는 2Mx8 비트 DRAM을 포함하는 메모리 동작 제어 방법.
컴퓨터 시스템내의 메모리 - 이 메모리는 Y+1 비트 행 어드레스를 갖는 DRAM 칩들로 구성되고 단일 RAS 신호에 의해 활성화됨 - 의 동작을 Y행 어드레스 신호 및 제1 및 제2 RAS 신호들을 출력하는 메모리 제어기로부터의 신호들로 제어하는 방법에 있어서, 상기 Y+1 어드레스의 상위 비트로서 상기 제1 RAS 신호를 제공하는 단계; 및 상기 제1 또는 제2 RAS 신호 중 어느 하나가 활성으로 되는 것에 응답하여 활성으로 되는 마스터 RAS 신호를 형성하는 단계를 포함하며, 상기 제어 방법은, 상기 한 RAS 신호의 활성 상태와 비활성 상태간의 천이 시간(transition time) 및 상기 마스터 RAS 신호의 활성 상태와 비활성 상태간의 천이 시간을 제어하여, 상기 한 RAS의 천이가 상기 마스터 RAS의 천이 이전에 일어나도록 하는 단계를 포함하는 메모리 동작 제어 방법.
제7항에 있어서, 상기 상위 비트를 형성하는 상기 마스터 RAS 및 상기 RAS 가 ASIC 칩에 의해 발생되는 메모리 동작 제어 방법.