KR100487488B1

KR100487488B1 - 로우어드레스스트로브신호의폭측정장치를갖는반도체메모리장치와그장치의로우어드레스스트로브신호의폭측정방법

Info

Publication number: KR100487488B1
Application number: KR1019970039097A
Authority: KR
Inventors: 김병철
Original assignee: 삼성전자주식회사
Priority date: 1997-08-16
Filing date: 1997-08-16
Publication date: 2005-08-10
Also published as: KR19990016520A

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 테스트 모드시 반도체 메모리 장치에 관한 것으로서, 모드 레지스터 셋을 갖는 반도체 메모리 장치에 있어서, 상기 모드 레지스터 셋으로부터 발생하는 테스트 진입 신호를 반전시켜 출력하는 반전 수단과; 상기 테스트 진입 신호와 내부 로우 어드레스 스트로브 신호를 조합하여 출력하는 제 1 조합 수단과; 외부로부터 펄스 신호와 테스트 진입 신호를 인가받고, 이를 조합하여 출력하는 제 2 조합 수단과; 상기 제 1 조합 수단과 제 2 조합 수단으로부터 발생되는 신호들을 조합하여 출력하는 제 3 조합 수단과; 상기 제 3 조합 수단으로부터 전달되는 신호를 반전시켜 로우 어드레스 스트로브 마스터 신호를 출력하는 출력 수단을 포함하는 반도체 메모리 장치.

Description

로우 어드레스 스트로브 신호의 폭 측정 장치를 갖는 반도체 메모리 장치와 그 장치의 로우 어드레스 스트로브 신호의 폭 측정 방법 .{semiconductor memory device with tRAS measurement apparatus and tRAS measurement method of the same}

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치의 로우 어드레스 스트로브 신호 측정 장치 및 그 신호의 측정 방법에 관한 것이다.

동기형 디램은 클럭 신호(CLK)에 따라 연속적으로 메모리 동작이 이루어지기 때문에 속도면에서는 빨리 동작되는 이점이 있으며, 상기 동기형 디램(asynchronous dynamic random access memory : SDRAM)은 클럭 신호(CLK)에 따라 모든 동작이 이루어지며, 그로 인해 비동기성(asynchronous)의 파라미터(parameter)들에 대한 측정은 더욱더 어려워지고 있다. 이는 클럭의 주기 시간(CLK cycle time : tcc)에 따라 정해지고, 모든 명령어(command)들이 클럭의 상승 에지(rising edge)에서 발생할 수 있기 때문이다. 테스트 모드시 상기 비동기형 파라미터들 중에 로우 어드레스 스트로브 신호

의 활성화 구간인 펄스 폭(pulse width)을 측정하고자 한다면, 이하 tRAS

pulse width)라고 하자. 상기 tRAS를 측정하기 위해서는 로우 어드레스 스트로브 신호

가 활성화된 뒤,

지연 시간에서 즉, tRCD(

to

delay time)의 조건 하에서 tRAS를 변화시키면서 패스(Pass)되는 최소 시간을 측정하면 된다.

그러나 상술한 바와 같은 tRAS를 변화시키기 위해서는 클럭의 주기 시간인 tcc를 달리 조절하는 것외에는 방법이 없었다. 그런데 상기 tcc를 변화시키게 되면, 딜레이 시간 또한 영향을 받게 되고, 이때 명령들이 입력되면 셋업 시간(set up time)과 홀드 시간(hold time)등 다른 파라미터들에 영향을 미치게 된다. 그리고 tcc 변화로 인해 노이즈(noise)의 발생이 두드러져 사이드 효과(side effect)로 인해 파라미터(parameter)들의 정확한 측정이 어렵다.

상기와 같은 요인들에 의해 t_RAS의 정확한 측정이 이루어지지 않는다면 t_RP(

precharge time)와의 합으로 결정되는 t_RC(random read or write cycle time)도 정확하게 측정할 수가 없게 된다. 그로 인해 상기 t_RC의 값이 실제 정해진 값보다 작은 경우에는 테스트가 실패이며, t_RC값이 정해진 값보다 큰 경우에는 억세스 시간(access time)을 증가시켜 성능을 최대로 발휘할 수 없다는 문제점들이 발생하게 된다.

따라서 본 발명의 목적은 로우 어드레스 스트로브 신호의 활성화 구간을 정확하게 측정할 수 있는 반도체 메모리 장치를 구현함에 있다.

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 로우 어드레스 스트로브 신호의 최소 활성화 구간을 측정하는 반도체 메모리 장치에 있어서, 모드 레지스터 셋으로부터 로우 어드레스 스트로브 신호 측정을 알리는 테스트 진입 신호를 인가받는 제 1 단계와; 외부로부터 펄스 신호를 인가받는 제 2 단계와; 상기 테스트 진입 신호와 상기 펄스 신호를 조합하여 로우 어드레스 스트로브 마스터 신호를 출력하는 제 3 단계를 포함한다.

이 실시예에 있어서, 모드 레지스터 셋을 갖는 반도체 메모리 장치에 있어서 상기 모드 레지스터 셋으로부터 발생하는 테스트 진입 신호를 반전시켜 출력하는 반전 수단과; 상기 테스트 진입 신호와 내부 로우 어드레스 스트로브 신호를 조합하여 출력하는 제 1 조합 수단과; 외부로부터 펄스 신호와 테스트 진입 신호를 인가받고, 이를 조합하여 출력하는 제 2 조합 수단과; 상기 제 1 조합 수단과 제 2 조합 수단으로부터 발생되는 신호들을 조합하여 출력하는 제 3 조합 수단과; 상기 제 3 조합 수단으로부터 전달되는 신호를 반전시켜 로우 어드레스 스트로브 마스터 신호를 출력하는 출력 수단을 포함한다.

이 실시예에 있어서, 상기 반전 수단은 입력단에 상기 테스트 진입 신호가 인가되는 인버터를 포함한다.

이 실시예에 있어서, 상기 제 1 조합 수단은 일입력단에 내부 로우 어드레스 스트로브 신호가 인가되고, 타입력단에 반전된 테스트 진입 신호가 인가되는 앤드 게이트를 포함한다.

이 실시예에 있어서, 상기 제 2 조합 수단은 일단에 상기 테스트 진입 신호가 인가되고, 타입력단에 상기 펄스 신호가 인가되는 앤드 게이트를 포함한다.

이 실시예에 있어서, 상기 제 3 조합 수단은 입력단들이 상기 제 1 및 제 2 조합 수단들의 출력단에 각각 접속되는 노어 게이트를 포함한다.

이 실시예에 있어서, 상기 출력 수단은 입력단이 상기 제 3 조합 수단의 출력단에 접속되는 인버터를 포함한다.

이 실시예에 있어서, 하이레벨을 유지하는 펄스 신호를 인가받는 제 1 단계와; 상기 펄스 신호의 인에이블 뒤에 활성화 되는 내부 로우 어드레스 스트로브 신호를 인가받는 제 2 단계와; 상기 펄스 신호와 내부 로우 어드레스 스트로브 신호를 조합하는 제 3 단계와; 조합 신호를 반전시켜 로우 어드레스 스트로브 마스터 신호를 출력하는 제 4 단계를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 인에이블되는 펄스 신호를 인가받은 후, 그 다음으로 인에이블되는 내부 로우 어드레스 스트로브 신호를 인가받아 이를 조합하여 출력하는 조합 수단과; 상기 조합 수단으로부터 출력되는 조합 신호를 반전시켜 로우 어드레스 스트로브 마스터 신호를 출력하는 출력 수단을 포함한다.

이 실시예에 있어서, 상기 조합 수단은 일입력단에 내부 로우 어드레스 스트로브 신호가 인가되고, 타입력단에 상기 펄스 신호가 인가되는 낸드 게이트를 포함한다.

이 실시예에 있어서, 상기 출력 수단은 입력단이 상기 조합 수단의 출력단에 접속되어 로우 어드레스 스트로브 마스터 신호를 출력하는 인버터를 포함한다.

(제 1 실시예)

본 발명의 신규한 t_RAS 측정 장치를 갖는 반도체 메모리 장치는 모드 레지스터 셋(mode register set : MRS)으로부터 제어 신호를 인가받음으로써, 외부 펄스신호에 따라 로우 어드레스 스트로브 신호의 활성화 구간을 정확하게 측정할 수 있다.

이하 본 발명의 바람직한 실시예에 따른 참고도면들 도 1 내지 도 2A, 도 2B에 의거하여 설명하면 다음과 같다.

도 1은 모드 레지스터 셋의 제어 신호 발생 회로의 구성을 보여주는 회로도가 도시되어 있다.

모드 레지스터 셋은 외부로부터 인가되는 제어 신호들(MRA, PMRSP, MRSET)을 인가받아 테스트 진입 신호(t_{RAS_CON})를 출력하는데, 상기 제어 신호들 중 MRA는 어드레스 셋 신호이며, PMRSP는 WCBR

에 진입했음을 알려주는 펄스 신호이고, MRSET는 구매자(user)가 아닌 밴더(vendor)만이 사용하는 신호이다. 상기 MRS 제어 신호들(MRA, PMRSP, MRSET)에 의해 t_RAS를 측정한다는 것을 알려주는 테스트 신호(t_{RAS_CON})가 출력된다.

도 2A는 로우 어드레스 스트로브 마스터 클럭 신호 발생 회로의 구성을 보여주는 회로도이다.

마스터 클럭 신호 발생 회로는 반전부(100), 제 1 조합부(110) 및 제 2 조합부(120), 제 3 조합부(130) 그리고 출력부를 구비하고 있다. 반전부(100)는 테스트 진입 신호(t_{RAS_CON})를 반전시키는 인버터(17)를 포함하며, 제 1 조합부(100)는 로우 어드레스 스트로브 신호

에 동기되어 발생되는 내부 로우 어드레스 스트로브 신호(PRAS), 반전된 테스트 진입 신호(t_{RAS_CON})를 조합하는 앤드 게이트(18)를 갖고, 제 2 조합부(110)는 테스트 진입 신호(t_{RAS_CON})와 펄스 신호(t_{RAS_PAD})를 조합하여 출력하는 앤드 게이트(120)를 구비하고 있다. 그리고 제 3 조합부(130)는 상기 앤드 게이트들(18, 19)의 출력에 각각 대응되는 노어 게이트(20)를 포함하며, 출력부(140)는 로우 어드레스 스트로브 마스터 신호(PRD)를 출력하는 인버터(21)를 포함한다.

도 2B는 도 2A에 따른 신호들의 출력 파형도이다.

도 2B를 참고하면, " H" 의 테스트 진입 신호(t_{RAS_CON})가 반전부(100)의 인버터(17)를 통해 제 1 조합부(110)의 낸드 게이트(18)에 인가되면 내부 로우 어드레스 스트로브 신호(PRAS)의 레벨에 상관없이 " L" 의 신호가 출력된다. 이때, "H"의 펄스 신호(t_{RAS_PAD})가 낸드 게이트(19)에 인가되면, "H" 의 테스트 진입 신호(t_{RAS_CON})와 조합하여 " H" 의 신호가 출력되고, 이는 노어 게이트(20)의 입력단들에 전달된다. 그러면 노어 게이트(20)는 이들을 조합하여 " L" 의 신호를 출력하며, 이는 인버터(21)를 거쳐 " H" 의 로우 어드레스 스트로브 마스터 신호(PRD)가 출력된다. 도 3에서와 같이 상기 로우 어드레스 스트로브 마스터 신호(PRD)는 외부로부터 인가되는 펄스 신호(t_{RAS_PAD})에 따라 그 구간이 결정된다. 즉, 펄스 신호(t_{RAS_PAD})가 활성화될 때 같이 활성화되고, 상기 펄스 신호(t_{RAS_PAD})가 비활성화될 때 같이 비활성화되어 최소한의 딜레이 구간(t_RCD)이 결정된다. 상기와 같이 PRD 신호의 활성화 구간을 조절함으로써 최초로 패스되는 펄스 구간의 tRAS를 측정할 수 있다.

(제 2 실시예)

이하 본 발명의 바람직한 실시예에 따른 참고 도면들 도 3A 내지 도 3B에 의거하여 설명하면 다음과 같다.

도 3A는 로우 어드레스 스트로브 마스터 신호 발생 회로의 구성을 보여주는 회로도가 도시되어 있다.

로우 어드레스 스트로브 마스터 신호 발생 회로는 내부 로우 어드레스 스트로브 신호(PRAS)와 펄스 신호(t_{RAS_PAD})를 조합하여 출력하는 조합부(150)와 로우 어드레스 스트로브 마스터 신호(PRD)를 출력하는 출력부(160)를 구비하고 있으며, 조합부(150)는 외부로부터 인가되는 펄스 신호(t_{RAS_PAD})와 내부 로우 어드레스 스트로브 신호(PRAS)가 입력단에 인가되는 낸드 게이트(22)를 포함하고, 출력부(160)는 상기 낸드 게이트(22)의 출력단에 접속되어 로우 어드레스 스트로브 마스터 신호(PRD)를 출력하는 인버터(23)를 포함하고 있다.

도 3B는 도 3A에 따른 신호들의 출력 파형도이다.

상기 낸드 게이트(22)에는 " H" 를 유지하는 펄스 신호(t_{RAS_PAD})가 인가되고 난후에, 로우 어드레스 스트로브 신호

에 동기되어 발생되는 " H" 의 내부 로우 어드레스 스트로브 신호(PRAS)가 인가된다. 상기 낸드 게이트(22)는 이를 조합하여 " L" 의 신호를 출력부(160)의 인버터(23)에 전달한다. 그러면 인버터(23)는 이를 반전시켜 " H" 의 로우 어드레스 스트로브 마스터 신호(PRD)를 출력하여 딜레이 구간(t_RCD)이 결정된다. 도 3B에서 알 수 있듯이 상기 딜레이 구간(t_RCD)은 내부 로우 어드레스 신호(PRAS)가 " H" 로 된 이후부터 펄스 신호(t_{RAS_PAD})가 " L" 로 비활성화될 때까지이며, 상기 로우 어드레스 스트로브 마스터 클럭 신호(PRD)는 외부로부터 인가되는 펄스 신호(t_{RAS_PAD})에 의해 활성화구간에서 비활성화 구간으로 바뀌게 된다.

그러므로 최초 패스되는 시점을 로우 어드레스 스트로브 신호가 활성화되는 초기 시점에서부터 측정하면 정확한 t_RAS를 얻을 수 있다. 그리고 t_RCD와 CAS명령이 인가되면, 셋업 및 홀드 시간에 대한 변화 및 tcc변화에 대해 우려할 필요가 없어지므로 그로 인한 사이드 효과가 유발되지 않아 t_RAS의 정확한 측정이 가능하다.

상술한 바와 같이, 로우 어드레스 마스터 신호 발생 회로를 구비함으로써 정확한 로우 어드레스스트로브 신호의 활성화 구간을 측정할 수 있는 효과가 있다.

도 1은 로우 어드레스 스트로브 테스트 신호 발생 회로의 구성을 보여주는 회로도:

도 2는 제 1 의 로우 어드레스 측정 신호 발생 회로의 구성을 상세하게 보여주는 회로도:

도 3은 제 2 의 로우 어드레스 측정 신호 발생 회로의 구성을 보여주는 회로도:

*도면의 주요부분에 대한 부호 설명

100 : 반전부 110 : 제 1 조합부

120 : 제 2 조합부 120 : 제 2 조합부

130 : 제 3 조합부 140 : 출력부

Claims

로우 어드레스 스트로브 신호의 최소 활성화 구간을 측정하는 로우 어드레스 스트로브 신호의 폭 측정 방법에 있어서,

외부로부터 제어 신호를 인가받은 모드 레지스터 셋이 로우 어드레스 스트로브 신호 측정을 알리는 테스트 진입 신호(t_{RAS_CON})를 출력하는 제 1단계와;

로우 어드레스 스트로브 신호에 동기되어 발생하는 내부 로우 어드레스 스트로브 신호(PRAS), 외부로부터 인가받는 펄스 신호(t_{RAS_PAD}) 및 상기 테스트 진압신호(t_{RAS_CON})를 조합하여 로우 어드레스 스트로브 마스터 신호(PRD)를 출력하는 제 2 단계를 포함하되,

상기 로우 어드레스 스트로브 마스터 신호(PRD)는 상기 펄스 신호가 활성화될 때 활성화되고, 상기 펄스 신호가 비활성화 될 때 비활성화되어 활성화 구간이 조절되는 것을 특징으로 하는 로우 어드레스 스트로브 신호의 폭 측정 방법.
로우 어드레스 스트로브 신호의 폭 측정 장치를 갖는 반도체 메모리 장치에 있어서, 상기 로우 어드레스 스트로브 신호의 폭 측정 장치는

모드 레지스터 셋으로부터 발생하는 테스트 진입 신호(t_{RAS_CON})를 반전시켜 출력하는 반전 수단(100)과;

상기 테스트 진입 신호(t_{RAS_CON})와 내부 로우 어드레스 스트로브 신호(PRAS)를 조합하여 출력하는 제 1 조합 수단(110)과;

외부로부터 펄스 신호(t_{RAS_PAD})와 테스트 진입 신호(t_{RAS_CON})를 인가받고, 이를 조합하여 출력하는 제 2 조합 수단(120)과;

상기 제 1 조합 수단(110)과 제 2 조합 수단(120)으로부터 발생되는 신호들을 조합하여 출력하는 제 3 조합 수단(130)과;

상기 제 3 조합 수단(130)으로부터 전달되는 신호를 반전시켜 로우 어드레스 스트로브 마스터 신호(PRD)를 출력하는 출력 수단(140)을 포함하되,

상기 로우 어드레스 스트로브 마스터 신호(PRD)는 상기 펄스 신호가 활성화될 때 활성화되고, 상기 펄스 신호가 비활성화 될 때 비활성화되어 활성화 구간이 조절되는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 반전 수단(100)은

입력단에 상기 테스트 진입 신호(t_{RAS_CON})가 인가되는 인버터(17)를 포함하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제 1 조합 수단(110)은

일입력단에 내부 로우 어드레스 스트로브 신호(PRAS)가 인가되고, 타입력단에 반전된 테스트 진입 신호가 인가되는 앤드 게이트(18)를 포함하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제 2 조합 수단(120)은

일단에 상기 테스트 진입 신호(t_{RAS_CON})가, 타입력단에 상기 펄스 신호(t_{RAS_PAD})가 인가되는 앤드 게이트(19)를 포함하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제 3 조합 수단(130)은

입력단들이 상기 제 1 및 제 2 조합 수단들(110. 120)의 출력단에 각각 접속되는 노어 게이트(20)를 포함하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 출력 수단(140)은

입력단이 상기 제 3 조합 수단(130)의 출력단에 접속되는 인버터(21)를 포함하는 반도체 메모리 장치.
하이레벨을 유지하는 펄스 신호(t_{RAS_PAD})를 인가받는 제 1 단계와;

상기 펄스 신호(t_{RAS_PAD})의 인에이블 뒤에 활성화되는 내부 로우 어드레스 스트로브 신호(PRAS)를 인가받는 제 2 단계와;

상기 펄스 신호(t_{RAS_PAD})와 상기 내부 로우 어드레스 스트로브 신호(PRAS)를 조합하는 제 3 단계와;

상기 조합된 신호를 반전시켜 로우 어드레스 스트로브 마스터 신호(PRD)를 출력하는 제 4 단계를 포함하되,

상기 로우 어드레스 스트로브 마스터 신호(PRD)는 상기 펄스 신호가 활성화될 때 활성화되고, 상기 펄스 신호가 비활성화 될 때 비활성화되어 활성화 구간이 조절되는 것을 특징으로 하는 로우 어드레스 스트로브 신호의 폭 측정 방법.