KR100442965B1 - 반도체 메모리장치의 내부 프리차지 펄스신호 발생회로 - Google Patents

반도체 메모리장치의 내부 프리차지 펄스신호 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 내부 프리차지 펄스신호 발생회로에 관한 것으로서,
가혹조건 설정시에도 시험장비의 낮은 클록주파수로 고속 동작하는 반도체 메모리장치를 효율적이고 신뢰성있게 스크린 테스트하기 위하여,
테스트 모드에서, 기입동작 오토프리차지 명령이 인가된 클록의 상승에지에 기초하여 테스트 신호를 발생시키고, 이 신호를 가혹조건에 해당하는 지연시간을 갖도록 하나 이상의 지연단을 통과시켜 원하는 지연시간 후에 내부 프리차지 펄스신호를 발생시키고, 이 내부 프리차지 펄스신호에 기초하여 미리 정해진 지연시간후에 워드라인이 디스에이블 되도록 한다.

Description

반도체 메모리장치의 내부 프리차지 펄스신호 발생회로{CIRCUIT FOR GENERATING INTERNAL PRECHARGE PULSE SIGNAL IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 메모리장치의 시험용 프리차지 펄스신호 발생회로에 관한 것으로서, 특히 SDRAM 등의 동기식 반도체 메모리장치의 스크린 테스트에 있어서, 기입동작 오토프리차지 명령이 인가되는 클록의 상승에지에 기초하여 입력되는 어드레스에 의해 지정되는 가혹조건에 해당하는 소정의 지연시간 후에 기입회복시간(tWR)의 성능시험을 위한 내부 프리차지 펄스신호를 발생시키고, 내부프리차지 펄스신호의 인가에 기초하여 일정한 지연시간후 워드라인 디스에이블되도록 함으로써, 가혹조건에서도 시험시간을 단축시키고 스크린 테스트의 신뢰성을 확보할 수 있는, 반도체 메모리장치의 내부 프리차지 펄스신호 발생회로에 관한 것이다.
반도체장치의 완성 후, 제조과정에서의 결함을 발견해내어 불량품을 제거하고 양품만을 골라내기 위하여, 소위 스크린 테스트(screen test)가 행해진다. 이러한 스크린 테스트는 소정의 측정신호 파형을 생성하고 이에 해당하는 동작을 반도체장치가 수행하는지 시험함으로써 이루어진다. 이러한 스크린 테스트 가운데 기입회복시간(tWR) 성능 시험이 포함된다.
이러한 기입회복시간(tWR) 성능시험은, 메모리 셀에 데이터를 기입(write)하고 난 뒤 프리차지 시간까지의 기입회복시간(Write Recovery Time, tDPL; data-in to precharge command 라고도 하며, 이하 tWR)의 적절한 보장여부를 측정하는 시험이다. 예컨대, 버스트 길이(Burst Length)가 2 로 MRS(Mode Register Set)에 설정되고 기입 동작(write)을 수행한 경우, 두 번째 데이터가 입력되는 클록의 상승에지로부터 프리차지 명령을 인가하는 클록의 상승에지까지의 시간이 tWR 이 되고, 버스트 길이가 1 로 설정된 경우, 기입 명령이 인가되는 클록, 즉 첫 번째 데이터가 입력되는 클록의 상승에지부터 프리차지 명령이 인가되는 클록의 상승에지까지가 tWR 이 된다.
프리차지 명령을 따로 주지 않고 기입 명령을 수행한 후 프리차지 명령을 내부적으로 자동 수행하는 명령을 기입동작 오토프리차지 명령(Write with AutoPrecharge, 이하 WTA)이라고 하며, 이러한 WTA 명령 인가후 소정 시간 뒤에 워드라인이 디스에이블(disable)되고 실제 프리차지 동작이 이루어진다.
도 8 은 버스트 길이가 1 인 경우, 정상 스크린 테스트 동작시 WTA 명령의 수행을 나타내는 타이밍도이다.
메모리장치의 외부(CPU 등)에서 행 액티브 명령(ACT)이 인가되고, 이에 의해 반도체 메모리장치 내부신호인 워드라인 인에이블 펄스신호(atvpi)가 발생되고, 이에 기초하여 해당 워드라인(WL)이 활성화된다. tRCD(/RAS to /CAS dalay) 경과후 WTA 명령이 인가되어 해당 메모리 셀에 데이터가 기입된 후, tWR 에 해당하는 클록신호의 상승에지로부터 소정의 지연시간(B) 경과후 반도체 메모리장치 내부에서 자동적으로 생성되는 내부 프리차지 펄스신호(pcgpi)가 발생된다. 이에 기초하여 일정한 지연시간(C) 경과후 해당 워드라인을 디스에이블시키고, 프리차지 동작이 수행된다. 이 후, 각 셀에 대한 독출동작(read)을 일괄적으로 수행하여 기입되었던 데이터가 제대로 독출되는지를 판정한다.
이러한 종래 기술로 tWR 성능을 테스트하는 방법은 반도체 메모리장치의 동작속도가 점점 고속화됨에 따라 테스트 장비의 동작 주파수도 증가되어야하므로 테스트 장비를 계속 업그레이드 시켜야하는 문제점이 있다.
따라서, 낮은 주파수로도 고속으로 동작하는 반도체 메모리장치를 테스트 할 수 있는 방법을 사용하게 되었다.
도 9 는 이러한 종래의 저속의 테스트 장비로 고속의 반도체 메모리장치를 테스트하는 방법을 나타낸 타이밍도이다.
도시된 바와 같이, 테스트 장비의 클록속도가 시험하고자 하는 반도체 메모리장치의 동작속도의 1/2 로 설정된다. 2 번째 클록신호의 상승에지에서 WTA 명령이 인가되고, 2 번째 클록신호의 하강에지에서 소정의 지연시간(B) 후에 내부 프리차지 펄스신호(pcgpi)가 인가된다. 내부 프리차지 펄스신호(pcgpi) 인가후 일정한 기간(C) 경과후 워드라인이 디스에이블 되게 된다. 즉, WTA 명령이 인가된 클록의 하강에지에 기초하여 내부 프리차지 펄스신호(pcgpi)가 인가된다.
이러한 방법은, 특정 가혹조건 하에서, 즉 시험대상의 반도체 메모리장치의 클록주파수가 테스트 장비의 클록주파수 한계를 넘어서는 경우, 시험조건은 실온이나 실제 메모리 동작온도는 지나치게 저온인 경우 등에 있어서, 결함을 찾지 못하는 경우가 발생할 수 있다.
따라서, 다음의 가혹조건에서의 시험절차가 수행된다.
도 10 은 종래 기술에 따른 가혹조건에서의 시험에서의 각 신호의 파형을 나타낸 타이밍도이다.
도 10 에 도시된 바와 같이, 다른 조건은 동일하게 설정되고, WTA 명령 인가후 워드라인 디스에이블 시까지의 일정한 시간인 프리차지 시간(C)을 가혹조건에 해당하는 시간 α를 줄여, 더 짧아진 시간 D 가 되도록 한다.
그러나, 이러한 종래 기술의 가혹조건에서의 시험절차는, 다음의 문제점을 갖는다.
첫째, 반도체 메모리장치의 동작 주파수의 1/2 로 설정한 테스트 장비의 클록신호의 주기(tCK)가 정확하게 1/2 로 설정될 수 없는 특성상, 기간(D)를 정확하게 설정할 수 없는 문제가 발생할 수 있다.
둘째, 내부 프리차지 펄스신호(pcgpi)는 정상 동작때와 같은 타이밍에 발생됨에도 불구하고, 워드라인이 정상 동작보다 빨리 디스에이블 되도록 비정상적으로 조정되었기 때문에, 내부의 다른 신호들에 대한 타이밍 마진이 정상동작 때와는 달라지는 문제점이 있었다.
셋째, 가혹조건에 해당하는 소정의 시간 α을 조정하는데 한계가 있었다.
본 발명의 목적은, 시험장비의 낮은 클록주파수로 가혹조건에서도 고속 동작하는 반도체 메모리장치를 효율적이고 신뢰성있게 스크린 테스트하는 것이다.
도 1 은 본 발명의 일실시예에 따른 내부 프리차지 펄스신호 발생회로를 나타낸 블록도.
도 2 는 본 발명의 일실시예에 따른 디코더부의 일실시예를 나타낸 회로도.
도 3 은 본 발명의 일실시예에 따른 디코더부에 포함된 테스트 모드 진입신호 발생회로의 일실시예를 나타낸 회로도.
도 4 는 본 발명의 일실시예에 따른 지연 테스트신호 발생부를 나타낸 블록도.
도 5 은 본 발명의 일실시예에 따른 테스트 프리차지 신호 발생부를 나타낸 블록도.
도 6 는 본 발명의 일실시예에 따른 프리차지 신호 스위칭부를 나타낸 회로도.
도 7 는 본 발명의 일실시예에 따른 펄스발생기를 나타낸 회로도.
도 8 은 종래 기술의 내부 프리차지 펄스신호 발생회로의 동작을 나타낸 타이밍도.
도 9 은 종래 기술의 내부 프리차지 펄스신호 발생회로의 동작을 나타낸 타이밍도.
도 10 은 종래 기술의 내부 프리차지 펄스신호 발생회로의 동작을 나타낸 타이밍도.
도 11 은 본 발명의 일실시예에 따른 내부 프리차지 펄스신호 발생회로의 동작을 나타낸 타이밍도.
< 도면의 주요부분에 대한 부호의 설명 >
tWR : 기입회복시간 WTA : 오토 프리차지 명령
spcgpi, pcgpi : 내부 프리차지 펄스신호
Tm_SUM : 테스트 발생신호 Tm_dTn : 테스트 신호
dTn : 지연 테스트 신호 tmpcg : 테스트 프리차지 신호
pcg : 정상 프리차지 신호 ACT : 행 액티브 신호
atvpi : 워드라인 인에이블 신호
본 발명의 반도체 메모리장치의 내부 프리차지 펄스신호 발생회로는, 외부에서 입력되는 제어명령과 어드레스에 기초하여 정상 모드일 때는 프리차지 동작을 수행하기 위한 정상 프리차지 펄스신호를 발생시키는 정상 프리차지 신호발생수단과, 상기 외부 제어명령과 상기 어드레스에 기초하여 테스트 모드일 때는 입력되는 상기 어드레스를 디코딩하여 지정되는 복수의 테스트 신호중 하나를 활성화시키는 디코더 수단과, 상기 복수의 테스트 신호 중 어느 하나가 활성화되면, 테스트 모드 개시를 나타내는 테스트 발생신호를 출력하는 테스트신호 조합수단과, 상기 테스트 발생신호, 외부의 클록신호, 및 기입동작 오토프리차지 명령의 펄스신호인 기입동작 오토프리차지 펄스신호에 기초하여, 상기 디코더 수단에서 출력되는 복수의 테스트 신호의 각각에 대응하는 지연시간을 가지며, 일정 폭의 펄스신호인 복수의 지연 테스트 신호를 출력하는 지연 테스트신호 발생수단과, 상기 복수의 테스트 신호와 상기 복수의 지연 테스트 신호를 각각 논리연산하여 테스트 모드에서의 워드라인 디스에이블 시기를 결정하기 위한 테스트 프리차지 신호를 출력하는 테스트 프리차지 신호 발생수단과, 상기 테스트 발생신호에 기초하여, 정상 모드에서는 상기 정상 프리차지 신호를 출력하고, 테스트 모드에서는 상기 테스트 프리차지 신호를 선택 출력하는 내부 프리차지 펄스신호 스위칭수단을 갖는 내부 프리차지 펄스신호 발생회로로서, 상기 내부 프리차지 펄스신호 발생 후 미리 결정된 지연시간 후에 워드라인이 디스에이블 되는 것을 특징으로 한다.
또한, 디코더 수단은, 어드레스 또는 외부의 제어명령에 기초하여 테스트 모드 진입을 나타내는 테스트 모드 진입신호를 발생시키는 테스트 모드 진입신호 발생수단; 및 테스트 모드 진입신호가 활성화된 후, 어드레스의 다른 복수의 비트에 의해 지정되는 복수의 테스트 신호를 발생시키는 테스트 신호 발생수단을 포함할 수 있다.
또한, 테스트 신호 조합수단은, 복수의 테스트 신호를 OR SUM 연산할 수 있다.
또한, 지연 테스트 신호 발생수단은, 테스트 발생신호, 외부의 클록신호, 및 오토프리차지 펄스신호에 기초하여 일정 폭의 펄스신호를 발생시키는 펄스발생수단; 및 펄스발생수단으로부터 출력되는 펄스신호를 각각 지연시켜 출력하는 테스트 신호의 개수에 해당하는 복수의 지연소자를 포함할 수 있다.
테스트 프리차지 신호 발생수단은, 복수의 테스트 신호와 복수의 지연 테스트 신호를 각각 논리곱 연산하는 복수의 논리곱 연산수단; 및 복수의 논리곱 연산수단으로부터 각각 출력되는 결과들을 논리합 연산하는 논리합 연산수단을 포함할 수 있다.
또한, 내부 프리차지 펄스신호 스위칭수단은, 테스트 발생신호에 기초하여 테스트 프리차지 신호를 출력하는 제 1 트랜스미션 게이트 및 테스트 발생신호의 상보 신호에 기초하여 정상 프리차지 신호를 출력하는 제 2 트랜스미션 게이트를 포함할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 1 는 본 발명에 따른 성능시험회로를 나타낸 블록도이다.
정상 프리차지 신호발생부(10)는, 외부 제어명령(CMD, 예컨대 /CS, /RAS, CAS, 및 /WE 신호)과 어드레스(ADDR)을 입력받아 정상 프리차지 신호(pcg)를 발생시킨다. 정상 프리차지 신호발생부(10)에서 발생되는 정상 프리차지 신호(pcg)는 정상 동작모드에서 발생되는 신호이다.
정상 프리차지 신호발생부(10)의 구성은 종래 기술과 동일하며, 본 발명의 주제가 아니므로, 상세한 설명은 생략한다.
디코더부(20)는, 외부 제어명령(CMD), 예컨대 /CS, /RAS, CAS, 및 /WE 신호와 어드레스(ADDR)의 조합에 의해 정상 모드(normal mode)인지 테스트 모드(test mode)인지 판별하고, 테스트 모드시 어드레스(ADDR)에 의해 정해지는 테스트 신호(Tm_dTn, n 은 1 이상의 정수)중 하나를 활성화시킨다.
일실시예로서, MRS(Mode Register Set)로부터의 외부 제어명령이 /RAS=0, /CAS=0, /WE=0, /CS=0 로 설정되고, 어드레스의 7 번째 비트가 1 이 되면, 테스트모드로 판별하도록 디코더부(20)가 구성될 수 있다. 테스트 모드에서 어드레스(ADDR)의 소정의 비트, 예컨대 1 번째 내지 5 번째 비트에 기초하여 이에 해당하는 테스트 신호(Tm_dTn)중 어느 하나가 활성화 되도록 디코더부(20)가 구성될 수 있다. 이 때, 테스트 신호(Tm_dTn = Tm_dT1 ~ Tm_dT32)는 적용되는 어드레스 비트에 대응하여 32 개가 된다.
즉, 어드레스(ADDR)의 1 번째 내지 5 번째 비트가 00000 이면, 테스트 신호Tm_dT1 이 활성화되고, 00001 이면, 테스트 신호 Tm_dT2 가 활성화되고, 00010 이면 테스트 신호 Tm_dT3 가 활성화 되고, 이하 유사한 방법으로, 어드레스(ADDR)에 기초하여 각 테스트 신호(Tm_dTn)중 하나가 활성화되도록 디코더부(20)가 구성될 수 있다.
본 발명의 일실시예에 따른 디코더부(20)는 도 2 에 도시된 테스트 신호 발생부와 도 3 에 도시된 테스트 모드 진입신호 발생부를 포함한다.
도 3 에 도시된 바와 같이, /RAS=0, /CAS=0, /WE=0, /CS=0 로 설정되고, 어드레스의 7 번째 비트(ADDR[7])가 1 로 설정되면 테스트 모드 진입신호(TM_entry)가 인에이블된다. 즉, 입력된 /RAS, /CAS, /WE, /CS 는 인버터에 의해 반전되어, 논리곱 연산이 수행되고, 클록신호에 래치되고, 7 번째 어드레스 비트와 논리곱 연산되어, 테스트 모드 진입신호(TM_entry)를 출력한다.
도 2 에 도시된 바와 같이, 각 테스트 신호 발생부(TM1 내지 TMn)는 테스트 모드 진입신호(TM_entry)가 인에이블 되면, 입력되는 어드레스 기초하여 테스트 신호(Tm_dTn)를 발생시킨다. 예컨대, 제 1 테스트 신호 발생부(TM1)는 입력되는 어드레스의 1 번째 내지 5 번째 비트(ADDR[1] 내지 ADDR[5])가 00000 일 경우 테스트 신호(Tm_dT1)를 활성화시키도록 구성된다. 즉, 입력되는 어드레스(ADDR[1] 내지 ADDR[5])는 인버터(I21 내지 I25)의 조합에 의해 해당 어드레스(ADDR[1] 내지 ADDR[5])의 상태에 따라 논리곱 연산되어 테스트 신호(Tm_dT1 내지 Tm_dTn)를 활성화시킨다. 테스트 모드가 종료되고 정상모드임을 나타내는 테스트 모드 종료신호(TM_exit)가 인가되면, 테스트 신호(Tm_dTn)는 어느 것도 활성화되지 않는다. 테스트 모드 종료신호(TM_exit)는 테스트 모드시 전체 프리차지 동작이 수행된 후 인에이블 될 수 있도록, 테스트 모드 진입신호(TM_entry)의 반전된 신호가 될 수 있다.
이러한 어드레스 비트(ADDR[1] 내지 ADDR[5])에 따라 테스트 신호(Tm_dTn) 중 하나를 활성화시킬 수 있도록 각 테스트 신호 발생부(TM1 내지 TM5)의 인버터(I21 내지 I25)의 구성이 변경될 수 있음이 자명할 것이다.
도 1 의 테스트 신호 조합부(30)는, 도 2 의 디코더부(20)로부터 출력된 테스트 신호(Tm_dTn)를 OR SUM 연산하여 테스트 발생신호(Tm_SUM)를 출력하며, 통상의 OR 게이트로 구성될 수 있다. 즉, 32 개의 테스트 신호(Tm_dT1)를 OR SUM 연산하여, 이중 어느 하나라도 활성화되면, 테스트 발생신호(Tm_SUM)를 활성화시킨다.
도 4 는 본 발명의 일실시예에 따른 지연 테스트신호 발생부(40)의 블록도이다.
도 4 를 참조하면, 지연테스트 신호발생부(40)는, 클록신호(CLK)와 WTA 명령의 펄스신호인 기입동작 오토프리차지 펄스신호(WTAP)와 테스트 신호조합부(30)에서 출력되는 테스트 발생신호(Tm_SUM)에 기초하여, 테스트 신호(Tm_dTn) 각각에 해당하는 지연시간을 갖는 n 개의 지연 테스트 신호(dTn)를 출력한다.
지연 테스트 신호(dTn)는 테스트 신호(Tm_dTn)의 개수와 동일하며, 지연 테스트 신호(dT1, dT2, ...., dTn)는 테스트 신호(Tm_dT1, Tm_dT2, ..., Tm_dTn)에 각각 대응한다.
지연 테스트신호 발생부(40)는, 펄스발생기(42)와 n 개의 지연소자(DLY1 내지 DLYn)를 갖는 지연부(44)를 포함한다. 펄스발생기(42)는 외부의 클록신호(CLK)와 WTA 명령의 펄스신호인 기입동작 오토프리차지 펄스신호(WTAP)와 테스트 신호 조합부(30)에서 출력되는 테스트 발생신호(Tm_SUM)에 기초하여, 일정폭의 펄스, 특히 내부 프리차지 펄스신호(pcgpi)의 폭에 해당하는 일정폭의 펄스를 발생시킨다. 발생된 일정 폭의 펄스는 n 개의 지연소자(DLY1 내지 DLYn)를 거치면서, 각각의 지연소자(DLY1 내지 DLUn)의 지연값 만큼 지연된 펄스인 지연 테스트신호(dT1 내지 dTn)를 각각 출력한다.
펄스발생기(42)는 일정 폭의 펄스를 발생시키는 회로로서 공지된 기술로부터 채용될 수 있다. 예컨대, 미국 특허 제 3,601,636 호 또는 본 출원인에게 양수된 한국특허출원 제 1994-004110 호 등의 회로를 변형하여 적절히 적용될 수 있다. 일실시예를 도 7 에 도시하였으며, 본 발명은 이에 제한되지 않는다.
지연소자(DLY1 내지 DLYn)는 인버터를 복수 개 연결하여, 원하는 만큼의 지연시간을 달성할 수 있으면 족하며, 본 발명은 이에 제한되지 않는다.
각각의 지연소자(DLY1 내지 DLYn)의 지연시간은 적절하게 설정될 수 있다. 따라서, 거의 일정 지연시간씩 지연된 n 개의 펄스신호인, 지연 테스트 신호(dT1 내지 dTn)가 출력될 수 있다.
도 5 는 테스트 프리차지 신호발생부(50)를 나타낸 블록도이다.
도 5 를 참조하면, 테스트 프리차지 신호발생부(50)는, 논리곱 연산부(52)와 논리곱 연산부(52)의 출력들을 OR SUM 연산하는 논리합 연산부(54)를 포함한다.
n 개의 테스트 신호(Tm_dT1 내지 TmdTn)와 n 개의 지연 테스트 신호(dTn)가 각각 NAND 게이트로 입력되고, 인버터를 거쳐 반전되어 출력된다. 즉, n 개의 테스트 신호(Tm_dT1 내지 Tm_dTn)와 n 개의 지연 테스트 신호(dTn)가 각각 논리곱 연산되어 논리합 연산부(54)로 각각 출력되고, 논리합 연산부(54)에서 OR SUM 연산되어, 테스트 프리차지 신호(tmpcg)가 출력된다.
도 6 은 도 1 의 프리차지 신호 스위칭부를 나타낸 회로도이다.
도 6 을 참조하면, 프리차지 신호 스위칭부(60)는, 내부 프리차지 펄스신호(spcgpi)로서, 테스트 발생신호(Tm_SUM)의 반전된 신호의 제어에 기초하여 정상 프리차지 신호(pcg)를 출력하는 트랜스미션 게이트(TG1)와 테스트 발생신호(Tm_SUM)의 제어에 기초하여 테스트 프리차지 신호(tmpcg)를 출력하는 트랜스미션 게이트(TG2)를 포함한다.
프리차지 신호 스위칭부(60)는, 테스트 발생신호(Tm_SUM)에 기초하여 정상 프리차지 신호(pcg)와 테스트 프리차지 신호(tmpcg)중 하나를 선택 출력하며, 이러한 2 개의 데이터중 하나를 선택하여 출력할 수 있는 다른 회로로도 구성될 수 있다. 예컨대, 도시하지는 않았지만, 테스트 발생신호(Tm_SUM)을 제어입력으로 정상 프리차지 신호(pcg)와 테스트 프리차지 신호(tmpcg)중 하나를 선택 출력하는 다른 구성의 2:1 멀티플렉서로 구성될 수 있으며, 본 발명은 이에 제한되지 않는다.
따라서, 가혹조건의 스크린 테스트중임을 검출한 테스트 발생신호(Tm_SUM)에 기초하여, 정상 동작중일 때는 정상 프리차지 신호(pcg)가, 가혹조건의 스크린 테스트중일 때는 테스트 프리차지 신호(tmpcg)가, 선택적으로 내부 프리차지 펄스신호(spcgpi)로서 출력된다.
도 11 은 본 발명에 따른 일실시예의 동작을 나타낸 타이밍도이다.
버스트 길이를 1 로 설정한 경우, 테스트 모드로 설정되고, 행 액티브 명령(ACT)이 인가된 후, 두 번째 클록신호의 상승에지에서 WTA 명령이 인가되고, WTA 명령이 인가된 클록의 상승에지에 기초하여, 지연 테스트신호 발생부(40)의 각 지연소자(DLY1 내지 DLYn)의 해당 지연시간(T1 내지 Tn)후에 내부 프리차지 펼스신호(spcgpi)가 발생된다. 지연 테스트 신호 발생부(40)에 의해 지정되는 지연 테스트 신호(dTn)와 테스트 신호(Tm_dTn)의 조합에 의해, 가혹조건을 지정하는 지연시간(T1 내지 Tn)이 결정되고, 정해진 지연시간 Tn 후에 내부 프리차지 펄스신호 spcgpi 가 발생된다.
지연시간(T1 내지 Tn)의 설정은 테스트 모드 진입시 어드레스(ADDR)를 조절함으로써 설정될 수 있다. 본 실시예와 같이, 어드레스(ADDR)중 제 1 내지 제 5 비트의 5 개 비트를 지연시간 설정용으로 지정한 경우, 예컨대, '00000' 이면 T1 로, '00001' 이면 T2 로, '00010'이면 T3 로, 이하, 동일한 방법으로 32 개의 지연시간(T1 내지 T32)이 스크린 테스트를 위하여 설정될 수 있다.
도시된 바와 같이, 어드레스 비트가 00000 로 설정되어, 지연시간이 T1 으로 결정되는 경우, 내부 프리차지 펄스신호 spcgpi[1] 는 두 번째 클록신호의 상승에지로부터 T1 시간후에 발생되고, 동일한 방식으로 지연시간이 Tn 으로 결정되는 경우, 내부 프리차지 펄스신호 spcgpi[n] 가 두 번째 클록신호의 상승에지로부터 일정 지연시간 Tn 후에 발생된다. 즉, 가혹조건을 어드레스 비트를 변경함으로써 변경할 수 있다.
지연시간(C)은 테스트 모드와 정상 모드에서 공통으로 사용되는 지연시간이다. 종래 기술에 따르면, 가혹조건의 설정변경을 위해서는 이 지연시간(C)을 변경시켜 워드라인을 디스에이블 시켰으나, 본 발명에서는 WTA 명령이 인가되는 클록신호의 상승에지에 기초하여 내부 프리차지 펄스신호(spcgpi)의 발생시간을 조절하고, 이 내부 프리차지 펄스신호(spcgpi)에 기초하여 워드라인이 디스에이블 된다. 즉, 내부 프리차지 신호(spcgpi)의 발생으로부터 워드라인(WL)이 디스에이블 되는 시간은 테스트 모드일 때와 정상 모드일 때 모두 동일하게 되며, 가혹조건의 테스트시에도 줄일 필요가 없고, WTA 명령이 인가되는 클록신호의 상승에지로부터 미리 정해지는 시간후에 정확하게 워드라인을 디스에이블 시킬 수 있다.
따라서, 종래 기술과 같이 어떤 타이밍에 프리차지 동작이 수행되는지 알 수 없는 상황이 발생되지 않고, 테스트 장비의 주파수 변동에 무관하게 정확한 시험이 수행될 수 있다.
따라서, 시험장비의 낮은 클록주파수로도 고속 동작하는 반도체 메모리장치를 효율적이고 신뢰성있게 스크린 테스트할 수 있다.
본 발명에 따른 반도체 메모리장치의 내부 프리차지 펄스신호 발생회로는, 가혹조건의 테스트 모드를 외부 제어명령과 어드레스의 조합으로 검출하고, 가혹조건의 테스트 모드시 어드레스(ADDR)의 소정의 비트로 가혹조건, 즉 워드라인 디스에이블 시기를 결정함으로써, 시험장비의 낮은 클록주파수로도 고속 동작하는 반도체 메모리장치를 효율적이고 신뢰성 있게 스크린 테스트할 수 있다.

Claims (6)

  1. 외부에서 입력되는 제어명령과 어드레스에 기초하여 정상 모드일 때는 프리차지 동작을 수행하기 위한 정상 프리차지 펄스신호를 발생시키는 정상 프리차지 신호발생수단;
    상기 외부 제어명령과 상기 어드레스에 기초하여 테스트 모드일 때는 입력되는 상기 어드레스를 디코딩하여 지정되는 복수의 테스트 신호중 하나를 활성화시키는 디코더 수단;
    상기 복수의 테스트 신호 중 어느 하나가 활성화되면, 테스트 모드 개시를 나타내는 테스트 발생신호를 출력하는 테스트신호 조합수단;
    상기 테스트 발생신호, 외부의 클록신호, 및 기입동작 오토프리차지 명령의 펄스신호인 기입동작 오토프리차지 펄스신호에 기초하여, 상기 디코더 수단에서 출력되는 복수의 테스트 신호의 각각에 대응하는 지연시간을 가지며, 일정 폭의 펄스신호인 복수의 지연 테스트 신호를 출력하는 지연 테스트신호 발생수단;
    상기 복수의 테스트 신호와 상기 복수의 지연 테스트 신호를 각각 논리연산하여 테스트 모드에서의 워드라인 디스에이블 시기를 결정하기 위한 테스트 프리차지 신호를 출력하는 테스트 프리차지 신호 발생수단; 및
    상기 테스트 발생신호에 기초하여, 정상 모드에서는 상기 정상 프리차지 신호를 출력하고, 테스트 모드에서는 상기 테스트 프리차지 신호를 선택 출력하는 내부 프리차지 펄스신호 스위칭수단을 갖는 내부 프리차지 펄스신호 발생회로로서, 상기 내부 프리차지 펄스신호 발생 후 미리 결정된 지연시간 후에 워드라인이 디스에이블 되는 것을 특징으로 하는 반도체 메모리장치의 내부 프리차지 펄스신호 발생회로.
  2. 제 1 항에 있어서,
    상기 디코더 수단은,
    상기 어드레스 또는 외부의 제어명령에 기초하여 테스트 모드 진입을 나타내는 테스트 모드 진입신호를 발생시키는 테스트 모드 진입신호 발생수단; 및
    상기 테스트 모드 진입신호가 활성화된 후, 상기 어드레스의 다른 복수의 비트에 의해 지정되는 복수의 테스트 신호를 발생시키는 테스트 신호 발생수단을 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부 프리차지 펄스신호 발생회로.
  3. 제 1 항에 있어서,
    상기 테스트 신호 조합수단은, 상기 복수의 테스트 신호를 OR SUM 연산하는 것을 특징으로 하는 반도체 메모리장치의 내부 프리차지 펄스신호 발생회로.
  4. 제 1 항에 있어서,
    상기 지연 테스트 신호 발생수단은,
    상기 테스트 발생신호, 외부의 클록신호, 및 상기 오토프리차지 펄스신호에기초하여 일정 폭의 펄스신호를 발생시키는 펄스발생수단; 및
    상기 펄스발생수단으로부터 출력되는 펄스신호를 각각 지연시켜 출력하는 상기 테스트 신호의 개수에 해당하는 복수의 지연소자를 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부 프리차지 펄스신호 발생회로.
  5. 제 1 항에 있어서,
    상기 테스트 프리차지 신호 발생수단은,
    상기 복수의 테스트 신호와 상기 복수의 지연 테스트 신호를 각각 논리곱 연산하는 복수의 논리곱 연산수단; 및
    상기 복수의 논리곱 연산수단으로부터 각각 출력되는 결과들을 논리합 연산하는 논리합 연산수단을 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부 프리차지 펄스신호 발생회로.
  6. 제 1 항에 있어서,
    상기 내부 프리차지 펄스신호 스위칭수단은,
    상기 테스트 발생신호에 기초하여 상기 테스트 프리차지 신호를 출력하는 제 1 트랜스미션 게이트 및 상기 테스트 발생신호의 상보 신호에 기초하여 상기 정상 프리차지 신호를 출력하는 제 2 트랜스미션 게이트를 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부 프리차지 펄스신호 발생회로.
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