KR20000061689A - 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로 - Google Patents

동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로 Download PDF

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Abstract

동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로가 개시된다. 본 발명에 따른 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로는, 로우 디코더에서 인가되는 블럭 선택 정보를 소정 시간 지연시키고, 지연된 신호를 출력하는 블럭 선택 정보 입력 수단, 로우 디코더에서 디코딩된 로우 어드레스와 지연된 블럭 선택 정보를 조합하여 출력하는 로우 어드레스 입력 수단, 기입 불량 검출을 위한 테스트 시에 외부에서 인가되는 모드 레지스터 셋 정보에 응답하여 소정의 프리차아지 제어 신호를 전달하는 프리차아지 제어 수단, 및 프리차아지 제어 신호와 로우 어드레스 입력 수단의 출력을 논리 조합하여 승압 전위로서 출력하는 승압 전위 출력 수단을 구비하고, 웨이퍼 테스트의 tRDL 항목 테스트 시에 MRS정보를 이용하여 프리차아지 경로를 최소화하고, 정상 동작 시의 프리차아지 경로와 이원화함으로써 전체적인 테스트 시간을 줄일 수 있을 뿐만 아니라, 패키지 레벨에서의 수율을 향상시킬 수 있다는 효과가 있다.

Description

동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로{Precharge Control Circuit for Write Fail Detecting in Synchronous DRAM}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치 중에서 동기식 디램(Synchronous Dynamic RAM: 이하, SDRAM)을 웨이퍼 레벨에서 테스트하는 경우에, 고주파 클럭 신호를 생성하여 테스트 하는 것이 불가능하다는 점이 큰 제약이 된다. 또한, 동기식 디램을 웨이퍼 레벨 에서 테스트하는 조건은 항상 고온(Hot Temperature) 위주로 진행되기 때문에, 저온에서의 패키지 수율이 떨어지는 가장 심각한 요인이 되는 데이타 기입 시간(last data in to row precharge:이하, tRDL) 파라미터에 대한 완벽한 검사가 이루어지지 않고 있다. 예를 들어, 웨이퍼 테스트 시에 tRDL 파라미터를 적용하여 테스트를 진행한다고 하더라도 -5。C에서 진행되는 패키지 테스트 시에는 많은 불량이 검출된다. 즉, 같은 마진을 적용하여 테스트를 진행한다고 하더라도 고온과 저온간의 차이로 인해 패키지 수율이 낮아지는 현상이 발생될 수 있다.
도 1은 종래의 동기식 디램(SDRAM)의 프리차아지 경로를 설명하기 위한 도면이다.
도 1을 참조하면, 외부에서 프리차아지 명령(PRE)이 인가된 후 프리차아지 제어 신호(PXRB)가 인에이블되고, 디코딩된 로우 어드레스(DRA01)가 디스에이블 된다. 이 때, 디코딩된 로우 어드레스(DRA01)가 로우 레벨이 됨에 따라 승압 전위(PXI) 및 소정 시간 지연된 승압 전위(DPXI)가 로우 레벨이 된다. 따라서, 워드 라인(WL)이 디스에이블되고 비트 라인은 프리차아지된다.
도 2는 종래의 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로를 설명하기 위한 회로도로서, 인버터들(20, 22), 낸드 게이트(24) 및 인버터(26)를 포함한다.
도 2를 참조하면, 웨이퍼 테스트의 기입 불량 검출 시에 로우 디코더 (미도시)에서 인버터(20)로 인가되는 블럭 선택 정보(PBLSIJ)가 하이 레벨로 인에이블되면, 인버터(20, 22)를 통하여 낸드 게이트(24)의 제2입력으로 인가되는 신호는 하이 레벨이 된다. 이 때, 로우 디코더(미도시)에서 디코딩된 로우 어드레스(DRA01)가 인에이블되면, 인버터(26)의 입력은 로우 레벨이 되어 인버터 (26)를 통하여 출력되는 승압 전위(PXI)는 하이 레벨로 인에이블된다. 따라서, 승압 전위(PXI)는 워드 라인(WL)으로 전달되고 워드 라인 및 비트 라인에 연결된 소정의 셀에 데이타가 기입된다.
또한, 데이타 기입이 완료된 후 디코딩된 로우 어드레스(DRA01) 또는 블럭 선택 정보(PBLSIJ)가 로우 레벨이 됨에 따라 승압 전위(PXI)는 로우 레벨이 된다. 이로 인해 워드 라인(WL)은 디스에이블되고 비트 라인과 상보 비트 라인은 VCC 또는 VBL(=VCC/2) 전위로 프리차아지된다.
이와 같은 과정을 통하여 SDRAM은 웨이퍼 레벨에서 고온의 조건으로 tRDL항목을 테스트하게 된다. 그러나, tRDL 파라미터에 대한 검사를 웨이퍼 레벨에서 강화하기 위해서는 현재의 tRDL 검사 항목을 저온(Cold Temp)에서 진행하거나, tRDL 항목에 대한 검사를 좀 더 최악의 상황으로 설정하여 테스트를 해야 한다.
그러나, 이러한 방법으로 tRDL 항목 테스트를 적용하고자 하는 경우에는 다음과 같은 제약에 의해 실제로 시행하는데는 어려움이 있다. 우선, 저온에서 tRDL 테스트를 하려면, 장비의 온도를 고온에서 저온으로 변환해야 하는데 이 때 온도 변환 시간이 너무 길어서 전체적인 테스트 시간이 증가되며, 이로 인한 테스트 가격이 상응된다는 문제점이 있다. 또한, tRDL 파라미터 값을 줄여 테스트 검사를 강화하려면 테스트 장비에서 고속의 타이밍 펄스를 생성할 수 있어야 한다. 그러나, 일반적으로 사용되는 웨이퍼 테스트 장비는 타이밍에 대한 한계를 갖기 때문에, 실제적으로는 불가능하게 된다. 이러한 문제점을 해결하기 위해, 웨이퍼 테스트 시에 듀얼 엣지 클럭 신호를 이용한 테스트 모드를 사용하여 테스트 속도를 향상시키고자 노력하고 있으나, 상술한 바와 같은 테스트 장비의 한계로 인해 100% 완벽한 테스트가 이루어지지 못한다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 동기식 디램의 기입 불량 검출 테스트 시에 프리차아지 경로를 최소화하여 테스트 시간을 줄임으로써 패키지 수율을 향상시킬 수 있는 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로를 제공하는데 있다.
도 1은 종래의 동기식 디램의 프리차아지 경로를 설명하기 위한 도면이다.
도 2는 종래의 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로를 나타내는 회로도이다.
도 3은 본 발명에 따른 동기식 디램의 프리차아지 경로를 설명하기 위한 도면이다.
도 4는 본 발명에 따른 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로를 나타내는 실시예의 회로도이다.
도 5(a)~5(d)는 웨이퍼 테스트 시에 종래의 프리차아지 시간과 본 발명에 따른 프리차아지 시간을 비교하기 위한 타이밍도들이다.
상기 과제를 이루기위해, 본 발명에 따른 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로는, 로우 디코더에서 인가되는 블럭 선택 정보를 소정 시간 지연시키고, 지연된 신호를 출력하는 블럭 선택 정보 입력 수단, 로우 디코더에서 디코딩된 로우 어드레스와 지연된 블럭 선택 정보를 조합하여 출력하는 로우 어드레스 입력 수단, 기입 불량 검출을 위한 테스트 시에 외부에서 인가되는 모드 레지스터 셋 정보에 응답하여 소정의 프리차아지 제어 신호를 전달하는 프리차아지 제어 수단, 및 프리차아지 제어 신호와 로우 어드레스 입력 수단의 출력을 논리 조합하여 승압 전위로서 출력하는 승압 전위 출력 수단으로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 따른 동기식 디램의 프리차아지 경로를 설명하기 위한 도면이다.
외부에서 프리차아지 명령(PRE)이 인가되고, 프리차아지 제어 신호(PXRB)가 인에이블되면, 승압 전위(PXI)는 디코딩된 로우 어드레스(DRA01)에 의해 디스에이블되는 것이 아니라, 프리차아지 제어 신호(PXRB)에 의해 직접적으로 디스에이블된다. 따라서, 본 발명에서는 tRDL 테스트 즉, 기입 불량 검출 시에 승압 전위(PXI)를 미리 디스에이블시킴으로써 프리차아지 경로를 짧게 한다는 특징이 있다. 즉, 빠른 시간 내에 워드 라인을 디스에이블시킬 수 있으므로 데이타의 기입(WRITE) 시간을 조절할 수 있게 된다.
또한, 본 발명에서는 기입 불량 검출을 위한 웨이퍼 테스트 시의 프리차아지 경로를 정상 모드에서와 달리 이원화시키고, 테스트를 위한 경로는 정상 상태에서의 동작에서는 전혀 영향을 끼치지 않는다는 특징이 있다.
도 4는 본 발명에 따른 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로를 나타내는 실시예의 회로도로서, 블럭 선택 정보 입력부(40), 낸드 게이트(43), 노아 게이트(45) 및 프리차아지 제어부(47)를 포함한다. 여기에서, 블럭 선택 정보 입력부(40)는 인버터들(41, 42)을 포함하고, 프리차아지 제어부 (47)는 전송 게이트(TG41)를 포함한다. 또한, 도 4의 실시예에서 낸드 게이트(43)는 로우 어드레스 입력 수단으로 명명될 수 있고, 노아 게이트(45)는 승압 전위 출력 수단으로 명명될 수 있다. 상기 로우 어드레스 입력 수단과 승압 전위 출력 수단은 설계 방식에 따라서 다른 게이트를 사용하거나, 게이트들을 조합하여 구현할 수 있다.
도 4에 도시된 블럭 선택 정보 입력부(40)는 로우 디코더(미도시)에서 출력되는 블럭 선택 정보(PBLSIJ)를 입력하여 소정 시간 지연시키고, 지연된 신호를 낸드 게이트(43)의 제2입력으로 인가한다.
낸드 게이트(43)는 로우 디코더(미도시)에서 디코딩된 로우 어드레스(DRA01)를 제1입력으로 인가하고, 제2입력으로 인가되는 블럭 선택 정보(PBLSIJ)와 반전 논리곱하여 그 결과를 출력한다.
프리차아지 제어부(47)는 외부에서 인가되는 MRS(MODE REGISTER SET)정보(MRS_IN)에 응답하여 프리차아지 제어 신호(PXRB)를 노아 게이트(45)로 전달한다. 여기에서, 모드 레지스터는 동기식 디램의 다양한 동작 모드를 제어하기 위한 데이타를 저장하며, 동기식 디램이 다양한 응용 분야에 활용될 수 있도록 하기 위해 CAS(Column Address Strobe) 레이턴시, 버스트 타입과 버스트 길이, 테스트 모드, 및 다양한 스펙 사양을 프로그램한다. 따라서, 칩의 사용자는 모드 레지스터에 저장되는 소정 비트의 어드레스 정보에 의해 상기 다양한 기능들을 사용할 수 있으며, 어드레스 정보는 서로 분리되어 서로 다른 기능을 프로그램하도록 이용된다. 즉, 본 발명에서 이용되는 MRS정보(MRS_IN)는 사용자를 위한 MRS정보와는 달리 설계자들이 테스트를 위해 별도로 추가한 정보라 할 수 있으며, 웨이퍼 테스트 시에만 인에이블되도록 설계된다. 예를 들어, 기입 불량 검출을 위한 웨이퍼 테스트 조건에서 MRS정보(MRS_IN)는 하이 레벨로 설정되고, 정상 동작 시에는 로우 레벨로 설정되도록 설계될 수 있다. 이러한 MRS정보(MRS_IN)를 테스트에 이용하기 위한 모드 레지스터의 세팅 시에 버스트 길이(LENGTH)를 1로 설정하고, CAS 레이턴시(LATENCY)를 1로 설정하는 것이 바람직하다.
노아 게이트(45)는 프리차아지 제어부(47)에서 출력되는 프리차아지 제어 신호(PXRB)와 낸드 게이트(43)의 출력을 반전 논리합하고, 반전 논리합된 결과를 승압 전위(PXI)로서 출력한다.
도 4에 도시된 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로의 동작을 설명하면 다음과 같다.
우선, 기입 불량 검출을 위한 tRDL 테스트 시의 동작을 설명하면 다음과 같다. 웨이퍼 테스트 상태의 데이타 기입 동작 시에 블럭 선택 정보(PBLSIJ)가 하이 레벨이 되고, 로우 디코더(미도시)에서 디코딩된 로우 어드레스(DRA01)가 하이 레벨이 되면, 낸드 게이트(43)의 출력은 로우 레벨이 된다. 이 때, MRS정보(MRS_IN)는 인에이블되지 않은 상태이므로 프리차아지 제어 신호(PXRB)는 로우 레벨 상태를 유지하게 된다. 즉, MRS정보(MRS_IN)가 로우 레벨이고, 프리차아지 제어 신호(PXRB)가 로우 레벨이므로 전송 게이트(TG41)의 PMOS의 드레인은 로우 레벨 상태를 유지하게 된다. 따라서, 노아 게이트(45)는 하이 레벨의 승압 전위(PXI)를 출력하고, 승압 전위(PXI)에 의해 워드 라인(WL)이 인에이블됨으로써 데이타의 기입이 이루어진다.
또한, 데이타의 기입이 완료되면, MRS정보(MRS_IN)는 하이 레벨로 설정된다. 즉, MRS정보(MRS_IN)에 의해 전송 게이트(TG41)가 턴온되며, 이로 인해 하이 레벨로 인에이블된 프리차아지 제어 신호(PXRB)가 노아 게이트(45)의 제1입력으로 전달된다. MRS정보(MRS_IN)가 인가되어 전송 게이트(TG41)가 턴온되면, 일단 블럭 선택 정보(PBLSIJ)와 디코딩된 로우 어드레스(DRA01)에 관계없이 승압 전위(PXI)는 빠른 시간에 로우 레벨이 되고 워드 라인(WL)은 디스에이블된다. 이로 인해, 비트 라인(BL)과 상보 비트 라인(BLB)은 전원 전압(VCC) 또는 VBL(VCC/2)로 프리차아지된다. 여기에서, 모드 레지스터 셋(MODE REGISTER SET)은 버스트 길이(LENGTH)를 1로 설정하고, CAS 레이턴시(LATENCY)를 1로 설정하는 것이 바람직하다. 따라서, 승압 전위(PXI)가 먼저 로우 레벨로 디스에이블된 후 블럭 선택 정보(PBLSIJ) 또는 디코딩된 로우 어드레스(DRA01)가 로우 레벨이 된다.
한편, 기입 불량 검출을 위한 웨이퍼 테스트 상태가 아닌 경우의 프리차아지 동작은 다음과 같이 이루어진다. 여기에서, MRS정보(MRS_IN)는 로우 레벨을 유지하고, 프리차아지 제어 신호(PXRB)는 로우 레벨을 유지하게 된다. 따라서, 테스트 조건이 아닌 경우에는 종래의 경우와 마찬가지로, 블럭 선택 정보(PBLSIJ) 또는 디코딩된 로우 어드레스(DRA01)가 디스에이블됨에 따라서 승압 전위(PXI)가 로우 레벨이 된다. 구체적으로, 블럭 선택 정보(PBLSIJ) 또는 디코딩된 로우 어드레스(DRA01)가 로우 레벨이 되면, 낸드 게이트(43)의 출력이 하이 레벨이 되고, 이로 인해 노아 게이트(45)에서 출력되는 승압 전위(PXI)가 로우 레벨로 디스에이블된다. 따라서, 웨이퍼 테스트 상태가 아닌 경우에 반도체 칩은 MRS정보(MRS_IN)에 관계없이 정상 동작하므로 다른 파라미터에 전혀 영향을 주지 않는다. 결과적으로, 본 발명에서는 테스트 모드와 정상 모드를 위해 프리차아지 경로를 이원화하였음을 알 수 있다.
이와 같이 설정해두면, 상술한 테스트 장비의 한계를 어느정도 극복할 수 있다. 즉, tRDL 항목 테스트 시에 프리차아지 경로를 가능한 한 짧게 해 줌으로써 종래와 비교할 때 tRDL 관점에서의 불량 셀을 더 많이 검출할 수 있다는 장점이 있다. 따라서, 패키지 레벨에서 고온과 저온에서의 tRDL 마진 차이를 최대한 줄임으로써 패키지 단계에서의 수율을 향상시킬 수 있다.
즉, 종래에는 tRDL 파라미터를 테스트하는 항목에 있어서, 프리차아지 동작 시 워드 라인을 디스에이블하는 경로에 액티브 리스토어 시간을 충분히 보장하기 위한 지연 요소를 추가하였으나, 본 발명에서는 지연 소자를 거치지 않고 빠른 시간에 워드 라인을 디스에이블시켜 tRDL 항목 테스트에 대한 스크린을 강화할 수 있다.
도 5(a)~5(d)는 웨이퍼 테스트 시에 종래의 프리차아지 시간과 본 발명에 따른 프리차아지 시간을 비교하기 위한 타이밍도들로서, 5(a)는 클럭 신호(CLK)를 나타내고, 5(b)는 프리차아지 제어 신호(PXRB)를 나타내고, 5(c)와 5(d)는 워드 라인(WL)을 나타낸다. 즉, 도 5(c)는 종래의 웨이퍼 테스트 시에 워드 라인(WL)이 디스에이블되는 시점을 나타내고, 5(d)는 본 발명의 웨이퍼 테스트 시에 워드 라인이 디스에이블되는 시점을 나타낸다. 또한, 참조 부호 52는 외부에서 프리차아지 명령(PRE)이 인가되는 시점을 나타낸다.
도 5(a)를 참조하면, 클럭 신호(CLK)가 상승하는 시점에 응답하여 프리차아지 명령이 인가되면(52), 도 5(b)에 도시된 프리차아지 제어 신호(PXRB)가 하이 레벨로 인에이블된다. 이 때, 도 5(c)와 5(d)에 도시된 워드 라인(WL)은 프리차아지 제어 신호(PXRB)에 응답하여 디스에이블된다. 즉, 도 5(c)에 도시된 종래의 테스트 시에 워드 라인이 디스에이블되는 시간보다 도 5(d)에 도시된 본 발명의 테스트 시에 워드 라인이 디스에이블되는 시간이 더 빠르다는 것을 알 수 있다.
본 발명에 따르면, 웨이퍼 테스트의 tRDL 항목 테스트 시에 MRS정보를 이용하여 프리차아지 경로를 최소화하고, 정상 동작 시의 프리차아지 경로와 이원화함으로써 전체적인 테스트 시간을 줄일 수 있을 뿐만 아니라, 패키지 레벨에서의 수율을 향상시킬 수 있다는 효과가 있다.

Claims (3)

  1. 로우 디코더에서 인가되는 블럭 선택 정보를 소정 시간 지연시키고, 상기 지연된 신호를 출력하는 블럭 선택 정보 입력 수단;
    상기 로우 디코더에서 디코딩된 로우 어드레스와 상기 지연된 블럭 선택 정보를 조합하여 출력하는 로우 어드레스 입력 수단;
    기입 불량 검출을 위한 테스트 시에 외부에서 인가되는 모드 레지스터 셋 정보에 응답하여 소정의 프리차아지 제어 신호를 전달하는 프리차아지 제어 수단; 및
    상기 프리차아지 제어 신호와 상기 로우 어드레스 입력 수단의 출력을 논리 조합하여 승압 전위로서 출력하는 승압 전위 출력 수단을 포함하는 것을 특징으로 하는 동기식 디램의 프리차아지 제어 회로.
  2. 제1항에 있어서, 상기 프리차아지 제어 수단은,
    상기 모드 레지스터 셋 정보를 전송 제어 신호로서 입력하고, 상기 모드 레지스터 셋 정보를 입력으로 받아들이는 전송 게이트로 구현되고, 상기 모드 레지스터 셋 정보가 제1레벨 상태일 때 상기 프리차아지 제어 신호를 상기 승압 전위 출력 수단으로 전달하는 것을 특징으로 하는 동기식 디램의 프리차아지 제어 회로.
  3. 제1항에 있어서,
    상기 기입 불량 검출을 위한 테스트 시에는 상기 프리차아지 제어 신호에 의해 직접 승압 전위를 디스에이블시키고, 정상 모드에서는 상기 블럭 선택 정보 또는 상기 디코딩된 로우 어드레스에 의해 상기 승압 전위를 디스에이블시킴으로써 프리차아지를 수행하는 것을 특징으로 하는 동기식 디램의 프리차아지 제어 회로.
KR1019990010927A 1999-03-30 1999-03-30 동기식 디램의 기입 불량 검출을 위한 프리차아지 제어 회로 KR20000061689A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100576833B1 (ko) * 2004-11-10 2006-05-10 삼성전자주식회사 반도체 메모리 장치의 지연 회로

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* Cited by examiner, † Cited by third party
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