JPH08279287A - ダイナミック型半導体メモリおよびそのテスト方法 - Google Patents
ダイナミック型半導体メモリおよびそのテスト方法Info
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- JPH08279287A JPH08279287A JP7078826A JP7882695A JPH08279287A JP H08279287 A JPH08279287 A JP H08279287A JP 7078826 A JP7078826 A JP 7078826A JP 7882695 A JP7882695 A JP 7882695A JP H08279287 A JPH08279287 A JP H08279287A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ＤＲＡＭにおけるリフレッシュ・カウンタの機
能テストとセルフリフレッシュ時のカウンタ周期の測定
を同一のテスト回路で短時間に確実に実施する。 【構成】セルフリフレッシュモード、オートリフレッシ
ュモードを有し、リフレッシュ・ロウアドレスを発生す
るためのリフレッシュ・カウンタ１２を内蔵したＤＲＡ
Ｍにおいて、ビット線間電位差検知用のＮＭＯＳアンプ
１１１およびビット線電位リストア用のＰＭＯＳアンプ
１１２と、ＮＭＯＳアンプの駆動信号／ＳＡＮおよびＰ
ＭＯＳアンプの駆動信号を供給するセンスアンプ駆動回
路１３と、リフレッシュ・カウンタの機能テストとセル
フリフレッシュ時のカウンタ周期の測定を行うためにＰ
ＭＯＳアンプ駆動信号を制御するために付加され、テス
トモード時にＰＭＯＳアンプ駆動信号出力ノードを接地
電位にプルダウンするテスト制御回路１４とを具備する
ことを特徴とする。
能テストとセルフリフレッシュ時のカウンタ周期の測定
を同一のテスト回路で短時間に確実に実施する。 【構成】セルフリフレッシュモード、オートリフレッシ
ュモードを有し、リフレッシュ・ロウアドレスを発生す
るためのリフレッシュ・カウンタ１２を内蔵したＤＲＡ
Ｍにおいて、ビット線間電位差検知用のＮＭＯＳアンプ
１１１およびビット線電位リストア用のＰＭＯＳアンプ
１１２と、ＮＭＯＳアンプの駆動信号／ＳＡＮおよびＰ
ＭＯＳアンプの駆動信号を供給するセンスアンプ駆動回
路１３と、リフレッシュ・カウンタの機能テストとセル
フリフレッシュ時のカウンタ周期の測定を行うためにＰ
ＭＯＳアンプ駆動信号を制御するために付加され、テス
トモード時にＰＭＯＳアンプ駆動信号出力ノードを接地
電位にプルダウンするテスト制御回路１４とを具備する
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
そのテスト方法に係り、特にセルフリフレッシュ、オー
トリフレッシュなどのリフレッシュモードを有するダイ
ナミック型半導体メモリ（ＤＲＡＭ）においてリフレッ
シュ・ロウアドレスを発生するために内蔵されているリ
フレッシュ用内部カウンタ（リフレッシュ・カウンタ）
の機能テストとセルフリフレッシュ時のカウンタ周期
（リフレッシュ・インターバル）の測定を行うための制
御回路およびＤＲＡＭのテスト方法に関する。
そのテスト方法に係り、特にセルフリフレッシュ、オー
トリフレッシュなどのリフレッシュモードを有するダイ
ナミック型半導体メモリ（ＤＲＡＭ）においてリフレッ
シュ・ロウアドレスを発生するために内蔵されているリ
フレッシュ用内部カウンタ（リフレッシュ・カウンタ）
の機能テストとセルフリフレッシュ時のカウンタ周期
（リフレッシュ・インターバル）の測定を行うための制
御回路およびＤＲＡＭのテスト方法に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭの製造時の検査に際して
リフレッシュ・カウンタの動作テスト（カウンタ・テス
ト）を行うために、リフレッシュ・カウンタの出力信号
（ロウアドレス）をインクリメントさせることによりリ
フレッシュ時のアドレス切り替えが正常に行われるか否
かをテストする専用テスト回路が設けられている。
リフレッシュ・カウンタの動作テスト（カウンタ・テス
ト）を行うために、リフレッシュ・カウンタの出力信号
（ロウアドレス）をインクリメントさせることによりリ
フレッシュ時のアドレス切り替えが正常に行われるか否
かをテストする専用テスト回路が設けられている。
【０００３】一方、ＤＲＡＭのセルフリフレッシュモー
ドの動作テストは、まず、ノーマル動作モードでＤＲＡ
Ｍのメモリセルに“１”データ（セルレベル＝“Ｈ”）
をライトした後、セルフリフレッシュモードに入る。そ
して、測定対象であるメモリセルのポーズ時間よりも十
分長い時間待つことにより、メモリセルのデータを読み
出し、予め書き込まれたデータと同じであるか否か（デ
ータが破壊されていないか否か）を検査することにより
行う。
ドの動作テストは、まず、ノーマル動作モードでＤＲＡ
Ｍのメモリセルに“１”データ（セルレベル＝“Ｈ”）
をライトした後、セルフリフレッシュモードに入る。そ
して、測定対象であるメモリセルのポーズ時間よりも十
分長い時間待つことにより、メモリセルのデータを読み
出し、予め書き込まれたデータと同じであるか否か（デ
ータが破壊されていないか否か）を検査することにより
行う。
【０００４】しかし、上記したようにセルフリフレッシ
ュモードの動作テストを行う際に、メモリセルのポーズ
時間よりも十分長い時間が必要になり、この時間は通常
はＤＲＡＭのリフレッシュ時間以上であって秒単位であ
るので、テスト所要時間の増加、テストコストひいては
製品コストの増大をまねくという問題がある。
ュモードの動作テストを行う際に、メモリセルのポーズ
時間よりも十分長い時間が必要になり、この時間は通常
はＤＲＡＭのリフレッシュ時間以上であって秒単位であ
るので、テスト所要時間の増加、テストコストひいては
製品コストの増大をまねくという問題がある。
【０００５】一方、セルフリフレッシュ時のリフレッシ
ュ・カウンタの周期（リフレッシュ・インターバル）
は、内部クロックで自動的に決まるが、従来の疑似ＤＲ
ＡＭの一部には、セルフリフレッシュ時のリフレッシュ
・インターバルの測定を行うために、カウンタ周期に応
じて特定の入／出力ピンからパルス出力を行う専用テス
ト回路が設けられている。
ュ・カウンタの周期（リフレッシュ・インターバル）
は、内部クロックで自動的に決まるが、従来の疑似ＤＲ
ＡＭの一部には、セルフリフレッシュ時のリフレッシュ
・インターバルの測定を行うために、カウンタ周期に応
じて特定の入／出力ピンからパルス出力を行う専用テス
ト回路が設けられている。
【０００６】しかし、上記したようにリフレッシュ・イ
ンターバルの測定を行うために専用テスト回路を設ける
と、ＤＲＡＭのチップサイズの増加によるチップコスト
ひいては製品コストの増大をまねき、また、特定の入／
出力ピンに余分な負荷がつながるので、特に最近の同期
型ＤＲＡＭのような高速デバイスでは出力波形に悪影響
を及ぼすという問題がある。
ンターバルの測定を行うために専用テスト回路を設ける
と、ＤＲＡＭのチップサイズの増加によるチップコスト
ひいては製品コストの増大をまねき、また、特定の入／
出力ピンに余分な負荷がつながるので、特に最近の同期
型ＤＲＡＭのような高速デバイスでは出力波形に悪影響
を及ぼすという問題がある。
【０００７】
【発明が解決しようとする課題】上記したように従来の
ＤＲＡＭは、セルフリフレッシュモードの動作テストを
行う際に、テスト所要時間の増加、製品コストの増大を
まねくという問題があり、従来の疑似ＤＲＡＭは、セル
フリフレッシュ時のカウンタ周期の測定を行うために専
用テスト回路を必要とし、製品コストの増大をまねくと
いう問題があった。
ＤＲＡＭは、セルフリフレッシュモードの動作テストを
行う際に、テスト所要時間の増加、製品コストの増大を
まねくという問題があり、従来の疑似ＤＲＡＭは、セル
フリフレッシュ時のカウンタ周期の測定を行うために専
用テスト回路を必要とし、製品コストの増大をまねくと
いう問題があった。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、リフレッシュ・カウンタの機能テストとセル
フリフレッシュ時のカウンタ周期の測定を同一のテスト
回路で短時間に確実に実施し得るダイナミック型半導体
メモリおよびそのテスト方法を提供することを目的とす
る。
たもので、リフレッシュ・カウンタの機能テストとセル
フリフレッシュ時のカウンタ周期の測定を同一のテスト
回路で短時間に確実に実施し得るダイナミック型半導体
メモリおよびそのテスト方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】第１の発明は、セルフリ
フレッシュモード、オートリフレッシュモードを有し、
リフレッシュ・ロウアドレスを発生するためのリフレッ
シュ・カウンタを内蔵したダイナミック型半導体メモリ
において、行列状に配列されたメモリセルと、同一行の
メモリセルに接続されたワード線と、同一列のメモリセ
ルに接続されたビット線と、相補的なビット線対に接続
されたプリチャージ・イコライズ回路と、上記ビット線
対に接続され、ビット線間電位差検知用のＮチャネルセ
ンスアンプとビット線電位リストア用のＰチャネルセン
スアンプとを有するビット線センスアンプと、上記Ｎチ
ャネルセンスアンプの駆動信号およびＰチャネルセンス
アンプの駆動信号を供給するセンスアンプ駆動回路と、
前記リフレッシュ・カウンタの機能テストとセルフリフ
レッシュ時のカウンタ周期の測定を行うために前記Ｐチ
ャネルセンスアンプ（またはＮチャネルセンスアンプ）
の駆動信号を制御するために付加され、テストモード時
に前記センスアンプ駆動回路のＰチャネルセンスアンプ
駆動信号出力ノード（またはＮチャネルセンスアンプ駆
動信号出力ノード）を接地電位にプルダウン（または電
源電位にプルアップ）するテスト制御回路とを具備する
ことを特徴とする。
フレッシュモード、オートリフレッシュモードを有し、
リフレッシュ・ロウアドレスを発生するためのリフレッ
シュ・カウンタを内蔵したダイナミック型半導体メモリ
において、行列状に配列されたメモリセルと、同一行の
メモリセルに接続されたワード線と、同一列のメモリセ
ルに接続されたビット線と、相補的なビット線対に接続
されたプリチャージ・イコライズ回路と、上記ビット線
対に接続され、ビット線間電位差検知用のＮチャネルセ
ンスアンプとビット線電位リストア用のＰチャネルセン
スアンプとを有するビット線センスアンプと、上記Ｎチ
ャネルセンスアンプの駆動信号およびＰチャネルセンス
アンプの駆動信号を供給するセンスアンプ駆動回路と、
前記リフレッシュ・カウンタの機能テストとセルフリフ
レッシュ時のカウンタ周期の測定を行うために前記Ｐチ
ャネルセンスアンプ（またはＮチャネルセンスアンプ）
の駆動信号を制御するために付加され、テストモード時
に前記センスアンプ駆動回路のＰチャネルセンスアンプ
駆動信号出力ノード（またはＮチャネルセンスアンプ駆
動信号出力ノード）を接地電位にプルダウン（または電
源電位にプルアップ）するテスト制御回路とを具備する
ことを特徴とする。
【００１０】第２の発明は、セルフリフレッシュモー
ド、オートリフレッシュモードを有し、リフレッシュ・
ロウアドレスを発生するためのリフレッシュ・カウンタ
を内蔵したダイナミック型半導体メモリにおいて、行列
状に配列されたメモリセルと、同一行のメモリセルに接
続されたワード線と、同一列のメモリセルに接続された
ビット線と、相補的なビット線対に接続されたプリチャ
ージ・イコライズ回路と、上記ビット線対に接続され、
ビット線間電位差検知用のＮチャネルセンスアンプとビ
ット線電位リストア用のＰチャネルセンスアンプとを有
するビット線センスアンプと、上記Ｎチャネルセンスア
ンプの駆動信号およびＰチャネルセンスアンプの駆動信
号を供給するセンスアンプ駆動回路と、前記リフレッシ
ュ・カウンタの機能テストとセルフリフレッシュ時のカ
ウンタ周期の測定を行うために前記Ｎチャネルセンスア
ンプの駆動信号を制御するために付加され、テストモー
ド時に前記センスアンプ駆動回路のＮチャネルセンスア
ンプ駆動信号出力ノードを電源電位にプルアップするテ
スト制御回路とを具備することを特徴とする。
ド、オートリフレッシュモードを有し、リフレッシュ・
ロウアドレスを発生するためのリフレッシュ・カウンタ
を内蔵したダイナミック型半導体メモリにおいて、行列
状に配列されたメモリセルと、同一行のメモリセルに接
続されたワード線と、同一列のメモリセルに接続された
ビット線と、相補的なビット線対に接続されたプリチャ
ージ・イコライズ回路と、上記ビット線対に接続され、
ビット線間電位差検知用のＮチャネルセンスアンプとビ
ット線電位リストア用のＰチャネルセンスアンプとを有
するビット線センスアンプと、上記Ｎチャネルセンスア
ンプの駆動信号およびＰチャネルセンスアンプの駆動信
号を供給するセンスアンプ駆動回路と、前記リフレッシ
ュ・カウンタの機能テストとセルフリフレッシュ時のカ
ウンタ周期の測定を行うために前記Ｎチャネルセンスア
ンプの駆動信号を制御するために付加され、テストモー
ド時に前記センスアンプ駆動回路のＮチャネルセンスア
ンプ駆動信号出力ノードを電源電位にプルアップするテ
スト制御回路とを具備することを特徴とする。
【００１１】また、本発明は、ダイナミック型半導体メ
モリのテスト方法において、全てのロウのメモリセルに
所定レベルのデータを書き込む第１ステップと、第２導
電型センスアンプを非活性状態、第１導電型センスアン
プのみを活性状態に制御し、全てのワード線を順次選択
する第２ステップと、全てのロウのメモリセルのデータ
を順次読み出す第３ステップとを具備し、第１ステップ
による書き込みデータと第３ステップによる読み出しデ
ータとの比較によりアドレスカウンタの誤動作の有無を
検出することを特徴とする。
モリのテスト方法において、全てのロウのメモリセルに
所定レベルのデータを書き込む第１ステップと、第２導
電型センスアンプを非活性状態、第１導電型センスアン
プのみを活性状態に制御し、全てのワード線を順次選択
する第２ステップと、全てのロウのメモリセルのデータ
を順次読み出す第３ステップとを具備し、第１ステップ
による書き込みデータと第３ステップによる読み出しデ
ータとの比較によりアドレスカウンタの誤動作の有無を
検出することを特徴とする。
【００１２】
【作用】第１の発明において、テスト制御回路は、テス
トモード時にセンスアンプ駆動回路のＰチャネルセンス
アンプ駆動信号出力ノードを接地電位にプルダウンす
る。（Ａ）上記テストモードを使用してリフレッシュ・
カウンタの機能テストを行う際には、次のシーケンスに
より実行可能である。
トモード時にセンスアンプ駆動回路のＰチャネルセンス
アンプ駆動信号出力ノードを接地電位にプルダウンす
る。（Ａ）上記テストモードを使用してリフレッシュ・
カウンタの機能テストを行う際には、次のシーケンスに
より実行可能である。
【００１３】（１）通常動作モードにおいて、全てのロ
ウ、１つのカラムのメモリセルに“Ｈ”レベル（“１”
データ）の書き込みを行う。
ウ、１つのカラムのメモリセルに“Ｈ”レベル（“１”
データ）の書き込みを行う。
【００１４】（２）テストモードに入り、オートリフレ
ッシュ動作を全てのロウ分だけ実行する。この際、Ｐチ
ャネルセンスアンプ駆動信号がビット線プリチャージ電
圧ＶBLから“Ｌ”レベルに変化するので、リフレッシュ
動作が実行されたメモリセルには“Ｌ”レベル（“０”
データ）が書き込まれる。
ッシュ動作を全てのロウ分だけ実行する。この際、Ｐチ
ャネルセンスアンプ駆動信号がビット線プリチャージ電
圧ＶBLから“Ｌ”レベルに変化するので、リフレッシュ
動作が実行されたメモリセルには“Ｌ”レベル（“０”
データ）が書き込まれる。
【００１５】（３）通常動作モードに戻り、全てのロ
ウ、１つのカラムのメモリセルから読み出しを行う。こ
の読み出しの結果、“Ｌ”レベルであればパス、“Ｈ”
レベルであればフェイルとする。
ウ、１つのカラムのメモリセルから読み出しを行う。こ
の読み出しの結果、“Ｌ”レベルであればパス、“Ｈ”
レベルであればフェイルとする。
【００１６】つまり、リフレッシュ・カウンタが正常に
動作している場合には、（２）の書き込み動作によって
全てのロウのメモリセルに“Ｌ”レベルが書き込まれる
ので、（３）の読み出し動作によって全てのロウのメモ
リセルから“Ｌ”レベルが読み出される。
動作している場合には、（２）の書き込み動作によって
全てのロウのメモリセルに“Ｌ”レベルが書き込まれる
ので、（３）の読み出し動作によって全てのロウのメモ
リセルから“Ｌ”レベルが読み出される。
【００１７】これに対して、リフレッシュ・カウンタが
誤動作している場合には、（２）の書き込み動作に際し
てアクセスされないロウが生じ、（３）の読み出し動作
によって“Ｈ”レベルが読み出されるようになるので、
誤動作を検出することが可能になる。また、この際、フ
ェイルが検出された場合には、検出されたフェイル・ビ
ット数からリフレッシュ・カウンタの動作回数を求める
ことが可能になる。
誤動作している場合には、（２）の書き込み動作に際し
てアクセスされないロウが生じ、（３）の読み出し動作
によって“Ｈ”レベルが読み出されるようになるので、
誤動作を検出することが可能になる。また、この際、フ
ェイルが検出された場合には、検出されたフェイル・ビ
ット数からリフレッシュ・カウンタの動作回数を求める
ことが可能になる。
【００１８】（Ｂ）前記テストモードを使用してセルフ
リフレッシュモード時のカウンタ周期（リフレッシュ・
インターバルｔref ）の測定を行う際には、次のシーケ
ンスにより実行可能である。
リフレッシュモード時のカウンタ周期（リフレッシュ・
インターバルｔref ）の測定を行う際には、次のシーケ
ンスにより実行可能である。
【００１９】（１）通常動作モードにおいて、全てのロ
ウ、１つのカラムのメモリセルに“Ｈ”レベルを書き込
みを行う。
ウ、１つのカラムのメモリセルに“Ｈ”レベルを書き込
みを行う。
【００２０】（２）テストモードおよびセルフリフレッ
シュモードに入り、一定時間（ｔpause ）待つ。この
際、センスアンプ駆動信号ＳＡＰがＶBLから“Ｌ”レベ
ルに変化するので、リフレッシュ動作が実行されたメモ
リセルには“Ｌ”レベル（“０”データ）が書き込まれ
る。
シュモードに入り、一定時間（ｔpause ）待つ。この
際、センスアンプ駆動信号ＳＡＰがＶBLから“Ｌ”レベ
ルに変化するので、リフレッシュ動作が実行されたメモ
リセルには“Ｌ”レベル（“０”データ）が書き込まれ
る。
【００２１】（３）通常動作モードに戻り、全てのロ
ウ、１つのカラムのメモリセルから読み出しを行う。こ
の読み出しの結果、“Ｈ”レベルであればパス、“Ｌ”
レベルであればフェイルとする。
ウ、１つのカラムのメモリセルから読み出しを行う。こ
の読み出しの結果、“Ｈ”レベルであればパス、“Ｌ”
レベルであればフェイルとする。
【００２２】この際、フェイルが検出された場合には、
検出されたフェイル・ビット数ＦＢからセルフリフレッ
シュの実行回数を求めることが可能になる。よって、リ
フレッシュ・インターバルｔref は、ｔref ＝ｔpause
／ＦＢ、つまり、フェイル・ビットが１ビット変化する
時間から求めることが可能である。
検出されたフェイル・ビット数ＦＢからセルフリフレッ
シュの実行回数を求めることが可能になる。よって、リ
フレッシュ・インターバルｔref は、ｔref ＝ｔpause
／ＦＢ、つまり、フェイル・ビットが１ビット変化する
時間から求めることが可能である。
【００２３】また、（２）の動作における一定の待ち時
間（ｔpause ）は、セルフリフレッシュが最低１回実行
されるまでの時間であり、この待ち時間（ｔpause ）は
ＤＲＡＭ製品に依存するものの、１６Ｍ ＤＲＡＭでは
数十μｓのオーダーであり、上記待ち時間（ｔpause ）
によるテスト時間の増加は殆んど問題ない。
間（ｔpause ）は、セルフリフレッシュが最低１回実行
されるまでの時間であり、この待ち時間（ｔpause ）は
ＤＲＡＭ製品に依存するものの、１６Ｍ ＤＲＡＭでは
数十μｓのオーダーであり、上記待ち時間（ｔpause ）
によるテスト時間の増加は殆んど問題ない。
【００２４】第２の発明においても、上記第１の発明に
準じた動作およびテスト方法により、第１の発明と同様
に作用効果が得られる。
準じた動作およびテスト方法により、第１の発明と同様
に作用効果が得られる。
【００２５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２６】図１は、本発明の第１実施例に係るセルフ
リフレッシュモード、オートリフレッシュモードを有す
るＤＲＡＭの一部を示している。
リフレッシュモード、オートリフレッシュモードを有す
るＤＲＡＭの一部を示している。
【００２７】図１において、ＭＣ…はそれぞれ行列状に
配列されたメモリセルであり、１カラム分の一部を示し
ている。ＷＬｉ（ｉ＝１、２、…）はそれぞれ同一行の
メモリセルに接続されているワード線、ＢＬ、／ＢＬは
それぞれ同一列のメモリセルに接続されているビット線
（一対のみ示す）である。
配列されたメモリセルであり、１カラム分の一部を示し
ている。ＷＬｉ（ｉ＝１、２、…）はそれぞれ同一行の
メモリセルに接続されているワード線、ＢＬ、／ＢＬは
それぞれ同一列のメモリセルに接続されているビット線
（一対のみ示す）である。
【００２８】プリチャージ・イコライズ回路１０は、相
補的なビット線対ＢＬ、／ＢＬに接続されており、イコ
ライズ信号ＥＱＬにより制御され、ビット線対ＢＬ、／
ＢＬをプリチャージ電圧ＶBL（通常、電源電位Ｖccの１
／２）に設定する。
補的なビット線対ＢＬ、／ＢＬに接続されており、イコ
ライズ信号ＥＱＬにより制御され、ビット線対ＢＬ、／
ＢＬをプリチャージ電圧ＶBL（通常、電源電位Ｖccの１
／２）に設定する。
【００２９】ビット線センスアンプ１１は、上記ビット
線対ＢＬ、／ＢＬに接続されており、第１導電型センス
アンプおよび第２導電型センスアンプ（本例ではビット
線間電位差検知用のＮチャネルセンスアンプ１１１とビ
ット線電位リストア用のＰチャネルセンスアンプ１１
２）を有する。
線対ＢＬ、／ＢＬに接続されており、第１導電型センス
アンプおよび第２導電型センスアンプ（本例ではビット
線間電位差検知用のＮチャネルセンスアンプ１１１とビ
ット線電位リストア用のＰチャネルセンスアンプ１１
２）を有する。
【００３０】リフレッシュ・カウンタ１２は、上記ＤＲ
ＡＭのリフレッシュモード時にリフレッシュ・ロウアド
レスを発生するために内蔵されており、その出力信号お
よび通常のアドレス信号がマルチプレクサ２１により切
り替えられてロウデコーダ２２与えられ、このロウデコ
ーダ２２の出力信号により前記ワード線ＷＬｉの電圧が
選択的に制御される。
ＡＭのリフレッシュモード時にリフレッシュ・ロウアド
レスを発生するために内蔵されており、その出力信号お
よび通常のアドレス信号がマルチプレクサ２１により切
り替えられてロウデコーダ２２与えられ、このロウデコ
ーダ２２の出力信号により前記ワード線ＷＬｉの電圧が
選択的に制御される。
【００３１】センスアンプ駆動回路１３は、前記ビット
線プリチャージ電圧ＶBL、イコライズ信号ＥＱＬおよび
センスアンプイネーブル信号ＳＥＮに基づいて上記Ｎチ
ャネルセンスアンプ１１１の駆動信号／ＳＡＮおよびＰ
チャネルセンスアンプ１１２の駆動信号ＳＡＰを供給す
るものである。
線プリチャージ電圧ＶBL、イコライズ信号ＥＱＬおよび
センスアンプイネーブル信号ＳＥＮに基づいて上記Ｎチ
ャネルセンスアンプ１１１の駆動信号／ＳＡＮおよびＰ
チャネルセンスアンプ１１２の駆動信号ＳＡＰを供給す
るものである。
【００３２】上記センスアンプ駆動回路１３は、ビット
線プリチャージ電圧ＶBLが各一端に接続され、各ゲート
に前記イコライズ信号ＥＱＬが与えられる第１、第２の
ＮＭＯＳトランジスタＮ１、Ｎ２と、上記２個のＮＭＯ
Ｓトランジスタの各他端間に挿入接続され、ゲートに前
記イコライズ信号ＥＱＬが与えられる第３のＮＭＯＳト
ランジスタＮ３と、上記第１、第３のＮＭＯＳトランジ
スタの直列接続点（センスアンプ駆動信号／ＳＡＮの出
力ノード）とＶssノードとの間に接続され、通常動作モ
ードのアクティブ時およびテストモードのアクティブ時
にそれぞれオン状態に制御される第４のＮＭＯＳトラン
ジスタＮ４と、Ｖccノードと前記第２、第３のＮＭＯＳ
トランジスタの直列接続点（センスアンプ駆動信号ＳＡ
Ｐの出力ノード）との間に接続され、通常動作モードの
アクティブ時にオン状態に制御され、テストモードのア
クティブ時にオフ状態に制御されるＰＭＯＳトランジス
タＰ１とを具備する。
線プリチャージ電圧ＶBLが各一端に接続され、各ゲート
に前記イコライズ信号ＥＱＬが与えられる第１、第２の
ＮＭＯＳトランジスタＮ１、Ｎ２と、上記２個のＮＭＯ
Ｓトランジスタの各他端間に挿入接続され、ゲートに前
記イコライズ信号ＥＱＬが与えられる第３のＮＭＯＳト
ランジスタＮ３と、上記第１、第３のＮＭＯＳトランジ
スタの直列接続点（センスアンプ駆動信号／ＳＡＮの出
力ノード）とＶssノードとの間に接続され、通常動作モ
ードのアクティブ時およびテストモードのアクティブ時
にそれぞれオン状態に制御される第４のＮＭＯＳトラン
ジスタＮ４と、Ｖccノードと前記第２、第３のＮＭＯＳ
トランジスタの直列接続点（センスアンプ駆動信号ＳＡ
Ｐの出力ノード）との間に接続され、通常動作モードの
アクティブ時にオン状態に制御され、テストモードのア
クティブ時にオフ状態に制御されるＰＭＯＳトランジス
タＰ１とを具備する。
【００３３】本例では、上記センスアンプ駆動回路１３
は、さらに、センスアンプイネーブル信号ＳＥＮがイン
バータ回路１５により反転された反転信号／ＳＥＮおよ
びテストモードエントリー信号ＴＥＳＴが入力する二入
力のオア回路１６を具備し、上記オア回路１６の出力信
号が前記ＰＭＯＳトランジスタＰ１のゲートに与えら
れ、上記センスアンプイネーブル信号ＳＥＮが前記第４
のＮＭＯＳトランジスタＮ４のゲートに与えられる。
は、さらに、センスアンプイネーブル信号ＳＥＮがイン
バータ回路１５により反転された反転信号／ＳＥＮおよ
びテストモードエントリー信号ＴＥＳＴが入力する二入
力のオア回路１６を具備し、上記オア回路１６の出力信
号が前記ＰＭＯＳトランジスタＰ１のゲートに与えら
れ、上記センスアンプイネーブル信号ＳＥＮが前記第４
のＮＭＯＳトランジスタＮ４のゲートに与えられる。
【００３４】テスト制御回路１４は、前記リフレッシュ
・カウンタの機能テストとセルフリフレッシュ時のカウ
ンタ周期の測定を行うために、前記センスアンプ駆動信
号ＳＡＰを制御するために付加されており、テストモー
ド時に前記センスアンプ駆動回路のＰチャネルセンスア
ンプ駆動信号出力ノードを接地電位にプルダウンするも
のである。
・カウンタの機能テストとセルフリフレッシュ時のカウ
ンタ周期の測定を行うために、前記センスアンプ駆動信
号ＳＡＰを制御するために付加されており、テストモー
ド時に前記センスアンプ駆動回路のＰチャネルセンスア
ンプ駆動信号出力ノードを接地電位にプルダウンするも
のである。
【００３５】即ち、上記テスト制御回路１４は、前記第
２、第３のＮＭＯＳトランジスタの直列接続点（センス
アンプ駆動信号ＳＡＰの出力ノード）とＶssノードとの
間に接続され、通常動作モードのアクティブ時にオフ状
態に制御され、テストモードのアクティブ時にオン状態
に制御される第５のＮＭＯＳトランジスタＮ５を具備す
る。
２、第３のＮＭＯＳトランジスタの直列接続点（センス
アンプ駆動信号ＳＡＰの出力ノード）とＶssノードとの
間に接続され、通常動作モードのアクティブ時にオフ状
態に制御され、テストモードのアクティブ時にオン状態
に制御される第５のＮＭＯＳトランジスタＮ５を具備す
る。
【００３６】本例では、上記テスト制御回路１４は、さ
らに、前記センスアンプイネーブル信号ＳＥＮまたはそ
れと同相の信号（本例では前記反転信号／ＳＥＮがイン
バータ回路１７により再反転された信号）および前記テ
ストモードエントリー信号ＴＥＳＴが入力する二入力の
アンド回路１８を具備し、上記アンド回路１８の出力信
号が前記第５のＮＭＯＳトランジスタＮ５のゲートに与
えられる。つまり、上記ＮＭＯＳトランジスタＮ５のド
レインと前記センスアンプ駆動回路１３のＰチャネルセ
ンスアンプ駆動信号ＳＡＰ出力ノードとが共通に接続さ
れている。
らに、前記センスアンプイネーブル信号ＳＥＮまたはそ
れと同相の信号（本例では前記反転信号／ＳＥＮがイン
バータ回路１７により再反転された信号）および前記テ
ストモードエントリー信号ＴＥＳＴが入力する二入力の
アンド回路１８を具備し、上記アンド回路１８の出力信
号が前記第５のＮＭＯＳトランジスタＮ５のゲートに与
えられる。つまり、上記ＮＭＯＳトランジスタＮ５のド
レインと前記センスアンプ駆動回路１３のＰチャネルセ
ンスアンプ駆動信号ＳＡＰ出力ノードとが共通に接続さ
れている。
【００３７】ここで、図１中のセンスアンプ駆動回路１
３およびテスト制御回路１４の動作について説明する。
３およびテスト制御回路１４の動作について説明する。
【００３８】通常動作モード時にはＴＥＳＴ信号が
“Ｌ”レベル（＝接地電位Ｖss）であり、アンド回路１
８の出力は“Ｌ”レベルであり、ＮＭＯＳトランジスタ
Ｎ５はオフ状態である。この時、センスアンプイネーブ
ル信号ＳＥＮが“Ｌ”レベルであると、ＮＭＯＳトラン
ジスタＮ４はオフ状態であり、インバータ回路１５の出
力／ＳＥＮは“Ｈ”レベル（＝電源電位Ｖcc）であり、
ノア回路１６の出力は“Ｈ”レベルであり、ＰＭＯＳト
ランジスタＰ１はオフ状態である。この時、イコライズ
信号ＥＱＬが“Ｈ”レベルの状態では、第１、第２、第
３のＮＭＯＳトランジスタＮ１〜Ｎ３はそれぞれオン状
態であり、センスアンプ駆動信号／ＳＡＮ、ＳＡＰのレ
ベルはそれぞれＶBLである。
“Ｌ”レベル（＝接地電位Ｖss）であり、アンド回路１
８の出力は“Ｌ”レベルであり、ＮＭＯＳトランジスタ
Ｎ５はオフ状態である。この時、センスアンプイネーブ
ル信号ＳＥＮが“Ｌ”レベルであると、ＮＭＯＳトラン
ジスタＮ４はオフ状態であり、インバータ回路１５の出
力／ＳＥＮは“Ｈ”レベル（＝電源電位Ｖcc）であり、
ノア回路１６の出力は“Ｈ”レベルであり、ＰＭＯＳト
ランジスタＰ１はオフ状態である。この時、イコライズ
信号ＥＱＬが“Ｈ”レベルの状態では、第１、第２、第
３のＮＭＯＳトランジスタＮ１〜Ｎ３はそれぞれオン状
態であり、センスアンプ駆動信号／ＳＡＮ、ＳＡＰのレ
ベルはそれぞれＶBLである。
【００３９】この状態でセンスアンプイネーブル信号Ｓ
ＥＮが“Ｈ”レベルになると、ＮＭＯＳトランジスタＮ
４がオンになってセンスアンプ駆動信号／ＳＡＮ出力ノ
ードがＶss電位にプルダウンされる。また、インバータ
回路１５の出力／ＳＥＮは“Ｌ”レベルになり、ノア回
路１６の出力は“Ｌ”レベルになり、ＰＭＯＳトランジ
スタＰ１はオン状態になってセンスアンプ駆動信号ＳＡ
Ｐ出力ノードがＶcc電位にプルアップされる。
ＥＮが“Ｈ”レベルになると、ＮＭＯＳトランジスタＮ
４がオンになってセンスアンプ駆動信号／ＳＡＮ出力ノ
ードがＶss電位にプルダウンされる。また、インバータ
回路１５の出力／ＳＥＮは“Ｌ”レベルになり、ノア回
路１６の出力は“Ｌ”レベルになり、ＰＭＯＳトランジ
スタＰ１はオン状態になってセンスアンプ駆動信号ＳＡ
Ｐ出力ノードがＶcc電位にプルアップされる。
【００４０】これに対して、テストモード時にはＴＥＳ
Ｔ信号が“Ｈ”レベルであり、ノア回路１６の出力は
“Ｈ”レベルであり、ＰＭＯＳトランジスタＰ１はオフ
状態である。この時、センスアンプイネーブル信号ＳＥ
Ｎが“Ｌ”レベルであると、ＮＭＯＳトランジスタＮ４
はオフ状態であり、インバータ回路１５の出力／ＳＥＮ
は“Ｈ”レベル、次段のインバータ回路１７の出力は
“Ｌ”レベルであり、アンド回路１８の出力は“Ｌ”レ
ベルであり、ＮＭＯＳトランジスタＮ５はオフ状態であ
る。この時、イコライズ信号ＥＱＬが“Ｈ”レベルの状
態では、第１、第２、第３のＮＭＯＳトランジスタＮ１
〜Ｎ３はそれぞれオン状態であり、センスアンプ駆動信
号／ＳＡＮ、ＳＡＰのレベルはそれぞれＶBLである。
Ｔ信号が“Ｈ”レベルであり、ノア回路１６の出力は
“Ｈ”レベルであり、ＰＭＯＳトランジスタＰ１はオフ
状態である。この時、センスアンプイネーブル信号ＳＥ
Ｎが“Ｌ”レベルであると、ＮＭＯＳトランジスタＮ４
はオフ状態であり、インバータ回路１５の出力／ＳＥＮ
は“Ｈ”レベル、次段のインバータ回路１７の出力は
“Ｌ”レベルであり、アンド回路１８の出力は“Ｌ”レ
ベルであり、ＮＭＯＳトランジスタＮ５はオフ状態であ
る。この時、イコライズ信号ＥＱＬが“Ｈ”レベルの状
態では、第１、第２、第３のＮＭＯＳトランジスタＮ１
〜Ｎ３はそれぞれオン状態であり、センスアンプ駆動信
号／ＳＡＮ、ＳＡＰのレベルはそれぞれＶBLである。
【００４１】この状態でセンスアンプイネーブル信号Ｓ
ＥＮが“Ｈ”レベルになると、ＮＭＯＳトランジスタＮ
４がオンになってセンスアンプ駆動信号／ＳＡＮ出力ノ
ードがＶss電位にプルダウンされる。また、インバータ
回路１５の出力／ＳＥＮは“Ｌ”レベル、次段のインバ
ータ回路１７の出力は“Ｈ”レベルになり、アンド回路
１８の出力は“Ｌ”レベルになり、ＮＭＯＳトランジス
タＮ５はオン状態になってセンスアンプ駆動信号ＳＡＰ
出力ノードがＶss電位にプルダウンされる。図２は、図
１のＤＲＡＭの通常動作モードおよびテストモードにお
いて、スタンバイ状態からアクティブ状態（ライト状態
あるいはリード状態）に移った場合の各信号状態を示し
ている。
ＥＮが“Ｈ”レベルになると、ＮＭＯＳトランジスタＮ
４がオンになってセンスアンプ駆動信号／ＳＡＮ出力ノ
ードがＶss電位にプルダウンされる。また、インバータ
回路１５の出力／ＳＥＮは“Ｌ”レベル、次段のインバ
ータ回路１７の出力は“Ｈ”レベルになり、アンド回路
１８の出力は“Ｌ”レベルになり、ＮＭＯＳトランジス
タＮ５はオン状態になってセンスアンプ駆動信号ＳＡＰ
出力ノードがＶss電位にプルダウンされる。図２は、図
１のＤＲＡＭの通常動作モードおよびテストモードにお
いて、スタンバイ状態からアクティブ状態（ライト状態
あるいはリード状態）に移った場合の各信号状態を示し
ている。
【００４２】通常動作モード時（ＴＥＳＴ信号が“Ｌ”
レベル）には、スタンバイ状態からアクティブ状態にな
ると、ワード線レベルが“Ｌ”からワード線昇圧電位Ｖ
WL（＞Ｖcc）に上がり、メモリセルのデータがビット線
ＢＬあるいは／ＢＬに読み出された後、センスアンプ駆
動信号／ＳＡＮがＶBLから“Ｌ”レベル、センスアンプ
駆動信号ＳＡＰがＶBLから“Ｈ”レベル（＝Ｖcc）に変
化することにより、センスアンプ１１が動作を開始し、
メモリセルデータに応じて上記ビット線ＢＬあるいは／
ＢＬのレベルが“Ｌ”あるいは“Ｈ”に確定する。
レベル）には、スタンバイ状態からアクティブ状態にな
ると、ワード線レベルが“Ｌ”からワード線昇圧電位Ｖ
WL（＞Ｖcc）に上がり、メモリセルのデータがビット線
ＢＬあるいは／ＢＬに読み出された後、センスアンプ駆
動信号／ＳＡＮがＶBLから“Ｌ”レベル、センスアンプ
駆動信号ＳＡＰがＶBLから“Ｈ”レベル（＝Ｖcc）に変
化することにより、センスアンプ１１が動作を開始し、
メモリセルデータに応じて上記ビット線ＢＬあるいは／
ＢＬのレベルが“Ｌ”あるいは“Ｈ”に確定する。
【００４３】テストモード時（ＴＥＳＴ信号が“Ｈ”レ
ベル）には、スタンバイ状態からアクティブ状態になる
と、センスアンプ駆動信号ＳＡＰがＶBLから例えば
“Ｌ”レベルに変化し、ビット線ＢＬ、／ＢＬのレベル
がそれぞれ“Ｌ”になる。
ベル）には、スタンバイ状態からアクティブ状態になる
と、センスアンプ駆動信号ＳＡＰがＶBLから例えば
“Ｌ”レベルに変化し、ビット線ＢＬ、／ＢＬのレベル
がそれぞれ“Ｌ”になる。
【００４４】次に、上記テストモードを使用してリフレ
ッシュ・カウンタ１２の機能テストとセルフリフレッシ
ュモード時のカウンタ周期の測定を行うＤＲＡＭのテス
ト方法の一例を説明する。
ッシュ・カウンタ１２の機能テストとセルフリフレッシ
ュモード時のカウンタ周期の測定を行うＤＲＡＭのテス
ト方法の一例を説明する。
【００４５】（Ａ）リフレッシュ・カウンタ１２の機能
テストのシーケンスは次の通りである。 （１）通常動
作モードにおいて、全てのロウ、１つのカラムのメモリ
セルに“Ｈ”レベルを書き込みを行う。この際、通常の
ＤＲＡＭでは、メモリセルの配置によって入／出力ピン
の入／出力レベルとメモリセルのデータレベルとが一致
しない場合があるので、これを補正するためにテスター
が備えているＡＲＩＲＡＭ機能をオンにし、メモリセル
レベルで“Ｌ／Ｈ”が書き込み／読み出しされるように
テスター側で入／出力レベルを対応させる。
テストのシーケンスは次の通りである。 （１）通常動
作モードにおいて、全てのロウ、１つのカラムのメモリ
セルに“Ｈ”レベルを書き込みを行う。この際、通常の
ＤＲＡＭでは、メモリセルの配置によって入／出力ピン
の入／出力レベルとメモリセルのデータレベルとが一致
しない場合があるので、これを補正するためにテスター
が備えているＡＲＩＲＡＭ機能をオンにし、メモリセル
レベルで“Ｌ／Ｈ”が書き込み／読み出しされるように
テスター側で入／出力レベルを対応させる。
【００４６】（２）テストモードに入り、オートリフレ
ッシュ動作を全てのロウ分だけ実行する。この際、前記
したようにセンスアンプ駆動信号ＳＡＰがＶBLから
“Ｌ”レベルに変化するので、リフレッシュ動作が実行
されたメモリセルには“Ｌ”レベル（“０”データ）が
書き込まれる。
ッシュ動作を全てのロウ分だけ実行する。この際、前記
したようにセンスアンプ駆動信号ＳＡＰがＶBLから
“Ｌ”レベルに変化するので、リフレッシュ動作が実行
されたメモリセルには“Ｌ”レベル（“０”データ）が
書き込まれる。
【００４７】（３）通常動作モードに戻り、全てのロ
ウ、１つのカラムのメモリセルから読み出しを行う。こ
の際、前記ＡＲＩＲＡＭ機能をオンにする。この読み出
しの結果、テスターでの期待値データとの比較上、
“Ｌ”レベルであればパス、“Ｈ”レベルであればフェ
イルとする。
ウ、１つのカラムのメモリセルから読み出しを行う。こ
の際、前記ＡＲＩＲＡＭ機能をオンにする。この読み出
しの結果、テスターでの期待値データとの比較上、
“Ｌ”レベルであればパス、“Ｈ”レベルであればフェ
イルとする。
【００４８】つまり、リフレッシュ・カウンタ１２が正
常に動作している場合には、前記（２）の書き込み動作
によって全てのロウのメモリセルに“Ｌ”レベルが書き
込まれるので、（３）の読み出し動作によって全てのロ
ウのメモリセルから“Ｌ”レベルが読み出される。
常に動作している場合には、前記（２）の書き込み動作
によって全てのロウのメモリセルに“Ｌ”レベルが書き
込まれるので、（３）の読み出し動作によって全てのロ
ウのメモリセルから“Ｌ”レベルが読み出される。
【００４９】これに対して、リフレッシュ・カウンタ１
２が誤動作している場合には、前記（２）の書き込み動
作に際してアクセスされないロウが生じ、（３）の読み
出し動作によって“Ｈ”レベルが読み出されるようにな
るので、誤動作を検出することが可能になる。また、こ
の際、フェイルが検出された場合には、検出されたフェ
イル・ビット数からリフレッシュ・カウンタの動作回数
を求めることが可能になる。
２が誤動作している場合には、前記（２）の書き込み動
作に際してアクセスされないロウが生じ、（３）の読み
出し動作によって“Ｈ”レベルが読み出されるようにな
るので、誤動作を検出することが可能になる。また、こ
の際、フェイルが検出された場合には、検出されたフェ
イル・ビット数からリフレッシュ・カウンタの動作回数
を求めることが可能になる。
【００５０】（Ｂ）セルフリフレッシュモード時のカウ
ンタ周期（リフレッシュ・インターバルｔref ）の測定
のシーケンスは次の通りである。
ンタ周期（リフレッシュ・インターバルｔref ）の測定
のシーケンスは次の通りである。
【００５１】（１）通常動作モードにおいて、全てのロ
ウ、１つのカラムのメモリセルに“Ｈ”レベルを書き込
みを行う。この際、前記ＡＲＩＲＡＭ機能をオンにす
る。 （２）テストモードおよびセルフリフレッシュモードに
入り、一定時間（ｔpause ）待つ。この際、前記したよ
うにセンスアンプ駆動信号ＳＡＰがＶBLから“Ｌ”レベ
ルに変化するので、リフレッシュ動作が実行されたメモ
リセルには“Ｌ”レベル（“０”データ）が書き込まれ
る。
ウ、１つのカラムのメモリセルに“Ｈ”レベルを書き込
みを行う。この際、前記ＡＲＩＲＡＭ機能をオンにす
る。 （２）テストモードおよびセルフリフレッシュモードに
入り、一定時間（ｔpause ）待つ。この際、前記したよ
うにセンスアンプ駆動信号ＳＡＰがＶBLから“Ｌ”レベ
ルに変化するので、リフレッシュ動作が実行されたメモ
リセルには“Ｌ”レベル（“０”データ）が書き込まれ
る。
【００５２】（３）通常動作モードに戻り、全てのロ
ウ、１つのカラムのメモリセルから読み出しを行う。こ
の際、前記ＡＲＩＲＡＭ機能をオンにする。この読み出
しの結果、テスターでの期待値データとの比較上、
“Ｈ”レベルであればパス、“Ｌ”レベルであればフェ
イルとする。
ウ、１つのカラムのメモリセルから読み出しを行う。こ
の際、前記ＡＲＩＲＡＭ機能をオンにする。この読み出
しの結果、テスターでの期待値データとの比較上、
“Ｈ”レベルであればパス、“Ｌ”レベルであればフェ
イルとする。
【００５３】この際、フェイルが検出された場合には、
検出されたフェイル・ビット数ＦＢからセルフリフレッ
シュの実行回数を求めることが可能になる。よって、リ
フレッシュ・インターバルｔref は、ｔref ＝ｔpause
／ＦＢ、つまり、フェイル・ビットが１ビット変化する
時間から求めることが可能である。
検出されたフェイル・ビット数ＦＢからセルフリフレッ
シュの実行回数を求めることが可能になる。よって、リ
フレッシュ・インターバルｔref は、ｔref ＝ｔpause
／ＦＢ、つまり、フェイル・ビットが１ビット変化する
時間から求めることが可能である。
【００５４】また、前記（２）の動作における一定の待
ち時間（ｔpause ）は、セルフリフレッシュが最低１回
実行されるまでの時間であり、この待ち時間（ｔpause
）はＤＲＡＭ製品に依存するものの、１６Ｍ ＤＲＡ
Ｍでは数十μｓのオーダーであり、上記待ち時間（ｔpa
use ）によるテスト時間の増加は殆んど問題ない。
ち時間（ｔpause ）は、セルフリフレッシュが最低１回
実行されるまでの時間であり、この待ち時間（ｔpause
）はＤＲＡＭ製品に依存するものの、１６Ｍ ＤＲＡ
Ｍでは数十μｓのオーダーであり、上記待ち時間（ｔpa
use ）によるテスト時間の増加は殆んど問題ない。
【００５５】即ち、上記第１実施例のＤＲＡＭによれ
ば、短時間に（従来のような長い待ち時間を必要とせず
に）確実にリフレッシュ・カウンタの機能テストを実施
することが可能になる。また、リフレッシュ・カウンタ
の機能テストとセルフリフレッシュ時のカウンタ周期の
測定を同一のテスト制御回路で実施することができるの
で、余分なテスト回路を必要とせずに済み、テスト所要
時間の短縮、テストコストひいては製品コストを低減す
ることが可能になる。
ば、短時間に（従来のような長い待ち時間を必要とせず
に）確実にリフレッシュ・カウンタの機能テストを実施
することが可能になる。また、リフレッシュ・カウンタ
の機能テストとセルフリフレッシュ時のカウンタ周期の
測定を同一のテスト制御回路で実施することができるの
で、余分なテスト回路を必要とせずに済み、テスト所要
時間の短縮、テストコストひいては製品コストを低減す
ることが可能になる。
【００５６】なお、本発明に係るＤＲＡＭのテスト方法
は、上記実施例に限られるものではなく、行列状に配列
されたメモリセルと、同一行のメモリセルに接続された
ワード線と、同一列のメモリセルに接続されたビット線
と、相補的なビット線対に接続されたプリチャージ・イ
コライズ回路と、上記ビット線対に接続された第１導電
型のセンスアンプおよび第２導電型のセンスアンプと、
上記第１導電型センスアンプの駆動信号および第２導電
型センスアンプの駆動信号を供給するセンスアンプ駆動
回路と、前記メモリセルのロウアドレスを発生するため
のアドレスカウンタと、上記アドレスカウンタからのロ
ウアドレスをデコードして前記ワード線を選択的に駆動
するロウデコーダを内蔵したＤＲＡＭのテストを行う
際、全てのロウのメモリセルに所定レベルのデータを書
き込む第１ステップと、第２導電型センスアンプを非活
性状態、第１導電型センスアンプのみを活性状態に制御
し、全てのワード線を順次選択する第２ステップと、全
てのロウのメモリセルのデータを順次読み出す第３ステ
ップとを具備し、第１ステップによる書き込みデータと
第３ステップによる読み出しデータとの比較により前記
アドレスカウンタの誤動作の有無を検出し、必要に応じ
て、上記誤動作を検出した場合に検出したビット数から
前記アドレスカウンタのカウント動作周期を求めるもの
である。
は、上記実施例に限られるものではなく、行列状に配列
されたメモリセルと、同一行のメモリセルに接続された
ワード線と、同一列のメモリセルに接続されたビット線
と、相補的なビット線対に接続されたプリチャージ・イ
コライズ回路と、上記ビット線対に接続された第１導電
型のセンスアンプおよび第２導電型のセンスアンプと、
上記第１導電型センスアンプの駆動信号および第２導電
型センスアンプの駆動信号を供給するセンスアンプ駆動
回路と、前記メモリセルのロウアドレスを発生するため
のアドレスカウンタと、上記アドレスカウンタからのロ
ウアドレスをデコードして前記ワード線を選択的に駆動
するロウデコーダを内蔵したＤＲＡＭのテストを行う
際、全てのロウのメモリセルに所定レベルのデータを書
き込む第１ステップと、第２導電型センスアンプを非活
性状態、第１導電型センスアンプのみを活性状態に制御
し、全てのワード線を順次選択する第２ステップと、全
てのロウのメモリセルのデータを順次読み出す第３ステ
ップとを具備し、第１ステップによる書き込みデータと
第３ステップによる読み出しデータとの比較により前記
アドレスカウンタの誤動作の有無を検出し、必要に応じ
て、上記誤動作を検出した場合に検出したビット数から
前記アドレスカウンタのカウント動作周期を求めるもの
である。
【００５７】図３は、本発明の第２実施例に係るセルフ
リフレッシュモード、オートリフレッシュモードを有す
るＤＲＡＭの一部を示している。
リフレッシュモード、オートリフレッシュモードを有す
るＤＲＡＭの一部を示している。
【００５８】図３に示す第２実施例のＤＲＡＭは、前記
第１実施例のＤＲＡＭと比べて、センスアンプ駆動回路
１３ａおよびテスト制御回路１４ａの構成が異なり、そ
の他は同じであるので図１中と同一符号を付している。
第１実施例のＤＲＡＭと比べて、センスアンプ駆動回路
１３ａおよびテスト制御回路１４ａの構成が異なり、そ
の他は同じであるので図１中と同一符号を付している。
【００５９】上記センスアンプ駆動回路１３ａは、前記
第１、第３のＮＭＯＳトランジスタの直列接続点（Ｎチ
ャネルセンスアンプ駆動信号出力ノード）と接地電位ノ
ードとの間に接続され、通常動作モードのアクティブ時
にオン状態に制御され、テストモードのアクティブ時に
オフ状態に制御される第４のＮＭＯＳトランジスタＮ４
と、Ｖccノードと前記第２、第３のＮＭＯＳトランジス
タの直列接続点（Ｐチャネルセンスアンプ駆動信号出力
ノード）との間に接続され、通常動作モードのアクティ
ブ時およびテストモードのアクティブ時にそれぞれオン
状態に制御される第１のＰＭＯＳトランジスタＰ１とを
具備する。
第１、第３のＮＭＯＳトランジスタの直列接続点（Ｎチ
ャネルセンスアンプ駆動信号出力ノード）と接地電位ノ
ードとの間に接続され、通常動作モードのアクティブ時
にオン状態に制御され、テストモードのアクティブ時に
オフ状態に制御される第４のＮＭＯＳトランジスタＮ４
と、Ｖccノードと前記第２、第３のＮＭＯＳトランジス
タの直列接続点（Ｐチャネルセンスアンプ駆動信号出力
ノード）との間に接続され、通常動作モードのアクティ
ブ時およびテストモードのアクティブ時にそれぞれオン
状態に制御される第１のＰＭＯＳトランジスタＰ１とを
具備する。
【００６０】本例では、上記センスアンプ駆動回路１３
ａは、センスアンプイネーブル信号ＳＥＮおよびテスト
モードエントリー信号ＴＥＳＴがインバータ回路１７に
より反転された反転信号／ＴＥＳＴが二入力のアンド回
路１８に入力し、上記アンド回路１８の出力信号が前記
第４のＮＭＯＳトランジスタＮ４のゲートに与えられ、
上記センスアンプイネーブル信号ＳＥＮがインバータ回
路１５により反転された反転信号／ＳＥＮが前記第１の
ＰＭＯＳトランジスタＰ１のゲートに与えられる。 テ
スト制御回路は、前記リフレッシュ・カウンタの機能テ
ストとセルフリフレッシュ時のカウンタ周期の測定を行
うために前記Ｎチャネルセンスアンプの駆動信号を制御
するために付加され、テストモード時に前記センスアン
プ駆動回路のＮチャネルセンスアンプ駆動信号出力ノー
ドを電源電位にプルアップするものである。
ａは、センスアンプイネーブル信号ＳＥＮおよびテスト
モードエントリー信号ＴＥＳＴがインバータ回路１７に
より反転された反転信号／ＴＥＳＴが二入力のアンド回
路１８に入力し、上記アンド回路１８の出力信号が前記
第４のＮＭＯＳトランジスタＮ４のゲートに与えられ、
上記センスアンプイネーブル信号ＳＥＮがインバータ回
路１５により反転された反転信号／ＳＥＮが前記第１の
ＰＭＯＳトランジスタＰ１のゲートに与えられる。 テ
スト制御回路は、前記リフレッシュ・カウンタの機能テ
ストとセルフリフレッシュ時のカウンタ周期の測定を行
うために前記Ｎチャネルセンスアンプの駆動信号を制御
するために付加され、テストモード時に前記センスアン
プ駆動回路のＮチャネルセンスアンプ駆動信号出力ノー
ドを電源電位にプルアップするものである。
【００６１】即ち、上記テスト制御回路１４ａは、Ｖcc
ノードと前記第１、第３のＮＭＯＳトランジスタの直列
接続点（Ｎチャネルセンスアンプ駆動信号出力ノード）
との間に接続され、通常動作モードのアクティブ時にオ
フ状態に制御され、テストモードのアクティブ時にオン
状態に制御される第２のＰＭＯＳトランジスタＰ２を具
備する。
ノードと前記第１、第３のＮＭＯＳトランジスタの直列
接続点（Ｎチャネルセンスアンプ駆動信号出力ノード）
との間に接続され、通常動作モードのアクティブ時にオ
フ状態に制御され、テストモードのアクティブ時にオン
状態に制御される第２のＰＭＯＳトランジスタＰ２を具
備する。
【００６２】本例では、上記テスト制御回路１４ａは、
前記センスアンプイネーブル信号ＳＥＮおよび前記テス
トモードエントリー信号ＴＥＳＴが入力する二入力のナ
ンド回路２０を具備し、上記ナンド回路２０の出力信号
が前記第２のＰＭＯＳトランジスタＰ２のゲートに与え
られる。
前記センスアンプイネーブル信号ＳＥＮおよび前記テス
トモードエントリー信号ＴＥＳＴが入力する二入力のナ
ンド回路２０を具備し、上記ナンド回路２０の出力信号
が前記第２のＰＭＯＳトランジスタＰ２のゲートに与え
られる。
【００６３】上記第２実施例のＤＲＡＭにおいても、前
記第１実施例のＤＲＡＭの動作およびテスト方法に準じ
て図４に示すような動作が可能であり、第１実施例のＤ
ＲＡＭと同様の作用効果が得られる。
記第１実施例のＤＲＡＭの動作およびテスト方法に準じ
て図４に示すような動作が可能であり、第１実施例のＤ
ＲＡＭと同様の作用効果が得られる。
【００６４】
【発明の効果】上述したように本発明によれば、リフレ
ッシュ・カウンタの機能テストとセルフリフレッシュ時
のカウンタ周期の測定を同一のテスト回路で短時間に確
実に実施し得るＤＲＡＭおよびそのテスト方法を提供す
ることができる。
ッシュ・カウンタの機能テストとセルフリフレッシュ時
のカウンタ周期の測定を同一のテスト回路で短時間に確
実に実施し得るＤＲＡＭおよびそのテスト方法を提供す
ることができる。
【図１】本発明の第１実施例に係るセルフリフレッシュ
モード、オートリフレッシュモードを有するＤＲＡＭの
一部を示す回路図。
モード、オートリフレッシュモードを有するＤＲＡＭの
一部を示す回路図。
【図２】図１のＤＲＡＭの通常動作モードおよびテスト
モードにおいて、スタンバイ状態からアクティブ状態に
移った場合の各信号状態を示す図。
モードにおいて、スタンバイ状態からアクティブ状態に
移った場合の各信号状態を示す図。
【図３】本発明の第２実施例に係るセルフリフレッシュ
モード、オートリフレッシュモードを有するＤＲＡＭの
一部を示す回路図。
モード、オートリフレッシュモードを有するＤＲＡＭの
一部を示す回路図。
【図４】図３のＤＲＡＭの通常動作モードおよびテスト
モードにおいて、スタンバイ状態からアクティブ状態に
移った場合の各信号状態を示す図。
モードにおいて、スタンバイ状態からアクティブ状態に
移った場合の各信号状態を示す図。
ＭＣ…メモリセル、ＷＬｉ…ワード線、ＢＬ、／ＢＬ…
ビット線対、１０…プリチャージ・イコライズ回路、１
１…ビット線センスアンプ、１１１…Ｎチャネルセンス
アンプ、１１２…Ｐチャネルセンスアンプ、１２…リフ
レッシュ・カウンタ、１３、１３ａ…センスアンプ駆動
回路、１４、１４ａ…テスト制御回路、１５、１７…イ
ンバータ回路、１６…オア回路、１８…アンド回路、１
９…ナンド回路、Ｎ１〜Ｎ５…ＮＭＯＳトランジスタ、
Ｐ１、Ｐ２…ＰＭＯＳトランジスタ、ＥＱＬ…イコライ
ズ信号、ＶBL…プリチャージ電圧、ＳＥＮ…センスアン
プイネーブル信号、／ＳＡＮ…Ｎチャネルセンスアンプ
駆動信号、ＳＡＰ…Ｐチャネルセンスアンプ駆動信号。
ビット線対、１０…プリチャージ・イコライズ回路、１
１…ビット線センスアンプ、１１１…Ｎチャネルセンス
アンプ、１１２…Ｐチャネルセンスアンプ、１２…リフ
レッシュ・カウンタ、１３、１３ａ…センスアンプ駆動
回路、１４、１４ａ…テスト制御回路、１５、１７…イ
ンバータ回路、１６…オア回路、１８…アンド回路、１
９…ナンド回路、Ｎ１〜Ｎ５…ＮＭＯＳトランジスタ、
Ｐ１、Ｐ２…ＰＭＯＳトランジスタ、ＥＱＬ…イコライ
ズ信号、ＶBL…プリチャージ電圧、ＳＥＮ…センスアン
プイネーブル信号、／ＳＡＮ…Ｎチャネルセンスアンプ
駆動信号、ＳＡＰ…Ｐチャネルセンスアンプ駆動信号。
Claims (8)
- 【請求項１】 セルフリフレッシュモード、オートリフ
レッシュモードを有し、リフレッシュ・ロウアドレスを
発生するためのリフレッシュ・カウンタを内蔵したダイ
ナミック型半導体メモリにおいて、行列状に配列された
メモリセルと、同一行のメモリセルに接続されたワード
線と、同一列のメモリセルに接続されたビット線と、相
補的なビット線対に接続されたプリチャージ・イコライ
ズ回路と、上記ビット線対に接続され、ビット線間電位
差検知用のＮチャネルセンスアンプとビット線電位リス
トア用のＰチャネルセンスアンプとを有するビット線セ
ンスアンプと、上記Ｎチャネルセンスアンプの駆動信号
およびＰチャネルセンスアンプの駆動信号を供給するセ
ンスアンプ駆動回路と、前記リフレッシュ・カウンタの
機能テストとセルフリフレッシュ時のカウンタ周期の測
定を行うために前記Ｐチャネルセンスアンプの駆動信号
を制御するために付加され、テストモード時に前記セン
スアンプ駆動回路のＰチャネルセンスアンプ駆動信号出
力ノードを接地電位にプルダウンするテスト制御回路と
を具備することを特徴とするダイナミック型半導体メモ
リ。 - 【請求項２】 前記センスアンプ駆動回路は、ビット線
プリチャージ電圧が各一端に接続され、各ゲートにイコ
ライズ信号が与えられる第１、第２のＮＭＯＳトランジ
スタと、上記２個のＮＭＯＳトランジスタの各他端間に
挿入接続され、ゲートに前記イコライズ信号が与えられ
る第３のＮＭＯＳトランジスタと、上記第１、第３のＮ
ＭＯＳトランジスタの直列接続点と接地電位ノードとの
間に接続され、通常動作モードのアクティブ時およびテ
ストモードのアクティブ時にそれぞれオン状態に制御さ
れる第４のＮＭＯＳトランジスタと、電源電位ノードと
前記第２、第３のＮＭＯＳトランジスタの直列接続点と
の間に接続され、通常動作モードのアクティブ時にオン
状態に制御され、テストモードのアクティブ時にオフ状
態に制御されるＰＭＯＳトランジスタとを具備し、前記
テスト制御回路は、前記第２、第３のＮＭＯＳトランジ
スタの直列接続点と接地電位ノードとの間に接続され、
通常動作モードのアクティブ時にオフ状態に制御され、
テストモードのアクティブ時にオン状態に制御される第
５のＮＭＯＳトランジスタを具備することを特徴とする
請求項１記載のダイナミック型半導体メモリ。 - 【請求項３】 前記センスアンプ駆動回路は、さらに、
センスアンプイネーブル信号の反転信号およびテストモ
ードエントリー信号が入力する二入力のオア回路を具備
し、上記オア回路の出力信号が前記ＰＭＯＳトランジス
タのゲートに与えられ、上記センスアンプイネーブル信
号が前記第４のＮＭＯＳトランジスタのゲートに与えら
れ、前記テスト制御回路は、さらに、前記センスアンプ
イネーブル信号またはそれと同相の信号および前記テス
トモードエントリー信号が入力する二入力のアンド回路
を具備し、上記アンド回路の出力信号が前記第５のＮＭ
ＯＳトランジスタのゲートに与えられることを特徴とす
る請求項２記載のダイナミック型半導体メモリ。 - 【請求項４】 セルフリフレッシュモード、オートリフ
レッシュモードを有し、リフレッシュ・ロウアドレスを
発生するためのリフレッシュ・カウンタを内蔵したダイ
ナミック型半導体メモリにおいて、行列状に配列された
メモリセルと、同一行のメモリセルに接続されたワード
線と、同一列のメモリセルに接続されたビット線と、相
補的なビット線対に接続されたプリチャージ・イコライ
ズ回路と、上記ビット線対に接続され、ビット線間電位
差検知用のＮチャネルセンスアンプとビット線電位リス
トア用のＰチャネルセンスアンプとを有するビット線セ
ンスアンプと、上記Ｎチャネルセンスアンプの駆動信号
およびＰチャネルセンスアンプの駆動信号を供給するセ
ンスアンプ駆動回路と、前記リフレッシュ・カウンタの
機能テストとセルフリフレッシュ時のカウンタ周期の測
定を行うために前記Ｎチャネルセンスアンプの駆動信号
を制御するために付加され、テストモード時に前記セン
スアンプ駆動回路のＮチャネルセンスアンプ駆動信号出
力ノードを電源電位にプルアップするテスト制御回路と
を具備することを特徴とするダイナミック型半導体メモ
リ。 - 【請求項５】 前記センスアンプ駆動回路は、ビット線
プリチャージ電圧が各一端に接続され、各ゲートにイコ
ライズ信号が与えられる第１、第２のＮＭＯＳトランジ
スタと、上記２個のＮＭＯＳトランジスタの各他端間に
挿入接続され、ゲートに前記イコライズ信号が与えられ
る第３のＮＭＯＳトランジスタと、上記第１、第３のＮ
ＭＯＳトランジスタの直列接続点と接地電位ノードとの
間に接続され、通常動作モードのアクティブ時にオン状
態に制御され、テストモードのアクティブ時にオフ状態
に制御される第４のＮＭＯＳトランジスタと、電源電位
ノードと前記第２、第３のＮＭＯＳトランジスタの直列
接続点との間に接続され、通常動作モードのアクティブ
時およびテストモードのアクティブ時にそれぞれオン状
態に制御される第１のＰＭＯＳトランジスタとを具備
し、前記テスト制御回路は、前記電源電位ノードと前記
第１、第３のＮＭＯＳトランジスタの直列接続点との間
に接続され、通常動作モードのアクティブ時にオフ状態
に制御され、テストモードのアクティブ時にオン状態に
制御される第２のＰＭＯＳトランジスタを具備すること
を特徴とする請求項４記載のダイナミック型半導体メモ
リ。 - 【請求項６】 前記センスアンプ駆動回路は、さらに、
センスアンプイネーブル信号およびテストモードエント
リー信号の反転信号が入力する二入力のアンド回路を具
備し、上記アンド回路の出力信号が前記第４のＮＭＯＳ
トランジスタのゲートに与えられ、上記センスアンプイ
ネーブル信号の反転信号が前記第１のＰＭＯＳトランジ
スタのゲートに与えられ、前記テスト制御回路は、さら
に、前記センスアンプイネーブル信号および前記テスト
モードエントリー信号が入力する二入力のナンド回路を
具備し、上記ナンド回路の出力信号が前記第２のＰＭＯ
Ｓトランジスタのゲートに与えられることを特徴とする
請求項６記載のダイナミック型半導体メモリ。 - 【請求項７】 行列状に配列されたメモリセルと、同一
行のメモリセルに接続されたワード線と、同一列のメモ
リセルに接続されたビット線と、相補的なビット線対に
接続されたプリチャージ・イコライズ回路と、上記ビッ
ト線対に接続された第１導電型のセンスアンプおよび第
２導電型のセンスアンプと、上記第１導電型センスアン
プの駆動信号および第２導電型センスアンプの駆動信号
を供給するセンスアンプ駆動回路と、前記メモリセルの
ロウアドレスを発生するためのアドレスカウンタと、上
記アドレスカウンタからのロウアドレスをデコードして
前記ワード線を選択的に駆動するロウデコーダを内蔵し
たダイナミック型半導体メモリのテスト方法において、
全てのロウのメモリセルに所定レベルのデータを書き込
む第１ステップと、第２導電型センスアンプを非活性状
態、第１導電型センスアンプのみを活性状態に制御し、
全てのワード線を順次選択する第２ステップと、全ての
ロウのメモリセルのデータを順次読み出す第３ステップ
とを具備し、第１ステップによる書き込みデータと第３
ステップによる読み出しデータとの比較により前記アド
レスカウンタの誤動作の有無を検出することを特徴とす
るダイナミック型半導体メモリのテスト方法。 - 【請求項８】 前記誤動作を検出した場合に検出したビ
ット数から前記アドレスカウンタのカウント動作周期を
求めることを特徴とする請求項７記載のダイナミック型
半導体メモリのテスト方法。
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|---|---|---|---|
| JP07882695A JP3260583B2 (ja) | 1995-04-04 | 1995-04-04 | ダイナミック型半導体メモリおよびそのテスト方法 |
| US08/627,126 US5625597A (en) | 1995-04-04 | 1996-04-03 | DRAM having test circuit capable of performing function test of refresh counter and measurement of refresh cycle simultaneously |
| KR1019960009958A KR100203529B1 (ko) | 1995-04-04 | 1996-04-03 | 다이나믹형 반도체메모리 및 그 테스트방법 |
| TW085104378A TW302520B (ja) | 1995-04-04 | 1996-04-12 |
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|---|---|---|---|
| JP07882695A JP3260583B2 (ja) | 1995-04-04 | 1995-04-04 | ダイナミック型半導体メモリおよびそのテスト方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08279287A true JPH08279287A (ja) | 1996-10-22 |
| JP3260583B2 JP3260583B2 (ja) | 2002-02-25 |
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ID=13672645
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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