KR100527553B1 - 라이트-검증-리드 기능을 구현하는 ｐｓｒａｍ - Google Patents

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Abstract

본 발명은 테스트 모드를 이용하여 라이트-검증-리드(write-verify-read) 기능을 수행할 수 있기 때문에 불량 분석을 용이하게 수행할 수 있는 PSRAM에 관한 것으로, 테스트 모드로 진입하면 테스트를 수행하기 위한 제어신호들을 발생하는 테스트 모드 디코더와, 테스트 모드 디코더로부터 출력된 라이트-검증-리드(write-verify-read) 기능을 수행하기 위한 테스트 모드 제어신호에 의해 제어되어 선택적으로 리프레시 동작을 수행하는 리프레시 제어블록과, 테스트 모드 디코더로부터 출력된 테스트 모드 제어신호에 의해 제어되어 선택적으로 프리차지 동작을 수행하는 프리차지 제어블록을 포함하는데, 테스트 모드 제어신호는 테스트 모드로 진입하면 활성화되어 리프레시 동작과 프리차지 동작을 수행하지 않도록 제어하는 것을 특징으로 한다.

Description

라이트-검증-리드 기능을 구현하는 ＰＳＲＡＭ{Pseudo Static Random Access Memory(PSRAM) for carrying out write-verify-read function}
본 발명은 PSRAM(Pseudo Static Random Access Memory)에 관한 것으로, 보다 상세하게는 테스트 모드를 이용하여 라이트-검증-리드(write-verify-read) 기능을 수행할 수 있기 때문에 불량 분석을 용이하게 수행할 수 있는 PSRAM에 관한 것이다.
일반적으로 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory; 이하 DRAM)는 셀 캐패시터에 전하의 형태로 정보를 기억하고, 셀 캐패시터의 축적 전하를 액세스 트랜지스터를 통해 대응하는 비트 라인에 전달한 후 감지 증폭기에 의해 증폭하여 데이터를 판독한다.
이러한 DRAM의 메모리 셀은 1 개의 액세스 트랜지스터와 1 개의 셀 캐패시터로 구성되기 때문에 메모리 셀의 점유 면적이 작아 큰 기억 용량의 메모리를 적은 면적으로 실현할 수 있다.
도 1은 일반적인 DRAM에서의 라이트-검증-리드(write-verify-read) 기능을 구현한 경우를 나타낸 타이밍도이다.
도 1을 참조하면, 라이트-검증-리드(write-verify-read) 기능은 로우 어드레스 RADD에 해당하는 워드라인 WL을 /RAS 명령으로 활성화시킨 후에 동일 칼럼 어드레스 CADD에 대해 /CAS 명령 및 라이트 활성화 명령 /WE에 의한 라이트 WR와 리드 RD 명령을 연속적으로 입력하면 워드라인 WL이 활성화되어 있는 상태에서 칼럼 동작만 연속적으로 수행하여 구현된다.
한편, 최근의 메모리 장치의 고속 동작, 소비 전류의 저감 및 처리 시스템의 소형화 등의 목적을 위해서 메모리 장치의 소자의 미세화가 실행된다. 이러한 소자의 미세화에 따라 메모리 셀 캐패시터의 면적도 작아지고, 따라서 메모리 셀 캐패시터의 용량 값이 작아진다. 메모리 셀 캐패시터의 용량 값이 작아지면 캐패시터에 대해서 동일 전압 레벨의 데이터를 기입하더라도 유지 전하량이 작아진다.
유지전하량의 저감을 보상하기 위해서 주기적으로 리프레시 동작이 실행된다. 이러한 리프레시 동작은 메모리 셀 캐패시터에 저장된 데이터를 비트 라인에 전달한 후 감지 증폭기에 의해 증폭하고, 이 증폭 데이터를 본래의 메모리 셀 캐패시터에 재기입한다.
따라서, 미세화된 소자에 있어서 데이터 유지 특성이 열화된 경우, 이러한 데이터 유지 특성의 열화를 보상하기 위해서는 리프레시 주기를 짧게 설정할 필요가 있다. 그러나, 리프레시 주기를 짧게 한 경우 리프레시 동작 동안에 외부의 처리 장치는 DRAM으로 액세스할 수 없어 처리 시스템의 성능이 저하한다.
또한, 리프레시 간격이 짧아진 경우 리프레시 동작을 수행하기 위한 소비 전류가 증가된다. 특히, 배터리 구동형 휴대 기기 등의 데이터 유지 모드에 있어서 요구되는 낮은 대기(stanby) 전류 조건을 만족시킬 수 없고, 이러한 저소비 전류가 요구되는 배터리 구동형의 휴대 기기 등의 용도로 적용할 수 없게 된다.
이러한 DRAM의 리프레시의 문제를 해소하는 방법의 하나로서 DRAM을 SRAM(Static Random Access Memory)과 같이 동작시키는 의사(pseudo) SRAM(PSRAM)이 알려져 있다. 이러한 PSRAM은 메모리 액세스 사이클 중 1 사이클 내에서 통상의 데이터의 리드 및 라이트를 실행하는 사이클과 리프레시를 실행하는 리프레시 사이클이 연속해서 실행된다. 즉, 1 개의 액세스 사이클 시에 리프레시가 실행되기 때문에 외부 액세스에 대해서 리프레시를 숨길 수 있어 DRAM을 외관상 SRAM으로서 동작시킬 수 있다.
도 2는 종래 기술에 따른 PSRAM의 라이트와 리드 동작을 연속적으로 수행하는 경우를 나타낸 타이밍도이다.
도 2를 참조하면, 동시에 로우 및 칼럼 어드레스 ADD가 입력되고, 라이트 동작 WR 때 활성화된 워드라인 WL이 라이트 활성화 명령 /WE가 하이 레벨로 비활성화되면 자동으로 프리차지 PCG되고 다시 워드라인 WL이 활성화되어 리드 동작 RD을 수행하기 때문에 워드라인 WL이 활성화된 상태에서 칼럼 동작만 수행하는 라이트-검증-리드(write-verify-read) 기능을 구현할 수 없다.
다시 말하면 PSRAM의 경우 프리차지 명령이 없기 때문에 리드 동작을 수행하는 경우에는 셀프 프리차지를 수행하며, 라이트 동작 WR를 수행할 경우에는 라이트 활성화 신호 /WE 또는 칩 선택 신호 /CS가 하이 레벨로 비활성화되는 경우에 프리차지를 수행한다.
또한 DRAM과 같이 로우(row) 어드레스와 칼럼(column) 어드레스가 따로 입력되지 않고 동시에 입력되기 때문에, 워드라인 WL을 활성화시킨 상태에서 라이트 WR 및 리드 RD를 번갈아 수행하는 라이트-검증-리드(write-verify-read) 기능을 수행할 수 없는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 테스트 모드를 이용하여 라이트-검증-리드(write-verify-read) 기능을 수행하여 불량 분석을 용이하게 하는 것이다.
상기 목적을 달성하기 위한 본 발명의 PSRAM은 테스트 모드로 진입하면 테스트를 수행하기 위한 제어신호들을 발생하는 테스트 모드 디코더; 상기 테스트 모드 디코더로부터 출력된 라이트-검증-리드(write-verify-read) 기능을 수행하기 위한 테스트 모드 제어신호에 의해 제어되어 선택적으로 리프레시 동작을 수행하는 리프레시 제어블록; 및 상기 테스트 모드 디코더로부터 출력된 상기 테스트 모드 제어신호에 의해 제어되어 선택적으로 프리차지 동작을 수행하는 프리차지 제어블록을 포함하는데, 상기 테스트 모드 제어신호는 테스트 모드로 진입하면 활성화되어 상기 리프레시 동작과 상기 프리차지 동작을 수행하지 않도록 제어하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 PSRAM의 주요 부분을 나타낸 블록도이다.
PSRAM은 테스트 모드 디코더(2), 리프레시 제어부(4) 및 프리차지 제어부(6)를 포함한다.
테스트 모드 디코더(2)는 테스트 모드로 진입(entry)하면 라이트-검증-리드(write-verify-read) 기능을 수행하기 위한 테스트 모드 제어신호 WVREN를 발생한다. 여기서 테스트 모드 제어신호 WVREN는 리프레시 제어부(4)와 프리차지 제어부(6)로 입력되어 테스트 모드 제어신호 WVREN이 활성화되면 내부 리프레시 SREF를 수행하지 못하게 하고, 라이트 활성화 명령 /WE에 의한 활성화 또는 프리차지 동작 PCG을 수행하지 못하게 한다.
도 4는 도 3에 도시된 실시예가 라이트-검증-리드(write-verify-read) 기능을 수행하는 동작을 나타낸 타이밍도이다.
도 4를 참조하면, 어드레스 ADD가 천이하는 경우 어드레스 천이 검출 신호 ATDSUM가 발생하고, 이러한 어드레스 천이 검출 신호 ATDSUM에 의해 워드라인 활성화 명령 ROWACT와 어드레스 스트로브 신호 ADDSTB가 활성화된다.
워드라인 활성화 명령 ROWACT에 의해 일단 워드라인 WL이 활성화되면 테스트 모드 제어신호 WVREN가 활성화된 상태이기 때문에 셀프 지연 신호 SENSEDLY가 활성화되더라도 프리차지 명령 PCG가 활성화되지 않는다. 따라서 활성화된 워드라인 WL에 대해 프리차지 동작이 수행되지 않는다.
한편, 라이트 활성화 명령 /WE가 로우 레벨로 활성화되면 라이트 명령 WR이 발생하여 라이트 동작이 수행되는 동안 칼럼 선택 신호 YI는 하이 레벨을 유지하여 테스트 데이터가 메모리 셀에 저장되도록 한다.
이어서 라이트 활성화 명령 /WE가 하이 레벨로 비활성화되더라도 테스트 제어신호 WVREN가 활성화된 상태이기 때문에 프리차지 명령 PCG가 발생하지 않아 프리차지 동작이 수행되지 않는다.
또한 라이트 활성화 명령 /WE가 하이 레벨로 비활성화되면 리드 명령 RD이 발생하여 칼럼 선택 신호 YI를 비활성화시키고 소정 시간 지연 후에 다시 칼럼 선택 신호 YI를 활성화시켜 리드 동작을 수행한다.
상기한 동작이 완료되면 소정 기간(tRC) 이후에 어드레스 ADD가 다시 바뀌면 이전에 활성화되었던 워드라인 WL은 프리차지 되고, 새로운 어드레스에 해당하는 워드라인이 활성화된다.
상기한 바와 같이 본 발명은 테스트 모드로 진입하면 테스트 제어신호 WVREN를 활성화하여 라이트 활성화 명령 /WE가 하이 레벨로 비활성화되더라도 프리차지 명령 PCG가 발생하지 않아 프리차지 동작이 수행되지 않기 때문에 라이트-검증-리드(write-verify-read) 기능을 수행할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 PSRAM는 테스트 모드를 이용하여 라이트-검증-리드(write-verify-read) 기능을 수행할 수 있는 효과가 있다.
또한 본 발명은 라이트-검증-리드(write-verify-read) 기능을 수행하여 불량 분석을 용이하게 할 수 있는 효과가 있다.
결과적으로 불량분석이 용이하여 제품 개발 기간을 단축하여 비용을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 DRAM에서의 라이트-검증-리드(write-verify-read) 기능을 구현한 경우를 나타낸 타이밍도.
도 2는 종래 기술에 따른 PSRAM의 라이트와 리드 동작을 연속적으로 수행하는 경우를 나타낸 타이밍도.
도 3은 본 발명에 따른 PSRAM의 주요 부분을 나타낸 블록도.
도 4는 도 3에 도시된 실시예가 라이트-검증-리드(write-verify-read) 기능을 수행하는 동작을 나타낸 타이밍도.

Claims (4)

  1. 테스트 모드로 진입하면 테스트를 수행하기 위한 제어신호들을 발생하는 테스트 모드 디코더;
    상기 테스트 모드 디코더로부터 출력된 라이트-검증-리드(write-verify-read) 기능을 수행하기 위한 테스트 모드 제어신호에 의해 제어되어 선택적으로 리프레시 동작을 수행하는 리프레시 제어블록; 및
    상기 테스트 모드 디코더로부터 출력된 상기 테스트 모드 제어신호에 의해 제어되어 선택적으로 프리차지 동작을 수행하는 프리차지 제어블록을 포함하는데,
    상기 테스트 모드 제어신호는 테스트 모드로 진입하면 활성화되어 상기 리프레시 동작과 상기 프리차지 동작을 수행하지 않도록 제어하는 것을 특징으로 하는 PSRAM.
  2. 제 1 항에 있어서,
    상기 프리차지 제어블록은 상기 테스트 모드 제어신호가 활성화된 상태에서 라이트 활성화 명령이 비활성화되더라도 프리차지 동작을 수행하지 않는 것을 특징으로 하는 PSRAM.
  3. 제 2 항에 있어서,
    상기 프리차지 제어블록은 상기 테스트 모드 제어신호가 활성화된 상태에서 리드 및 라이트 동작이 수행된 후에 셀프 지연 신호가 활성화되더라도 프리차지 동작을 수행하지 않는 것을 특징으로 하는 PSRAM.
  4. 제 1 항에 있어서,
    상기 프리차지 블록은 어드레스가 천이하여 어드레스 천이 검출 신호가 발생하면 현재 활성화된 워드라인에 대해 프리차지 동작을 수행하고, 입력된 어드레스에 해당하는 워드라인을 활성화하는 것을 특징으로 하는 PSRAM.
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Publication number Priority date Publication date Assignee Title
KR100776737B1 (ko) * 2006-02-10 2007-11-19 주식회사 하이닉스반도체 반도체 메모리의 액티브 싸이클 제어장치 및 방법
ITTO20111080A1 (it) * 2011-11-23 2013-05-24 St Microelectronics Pvt Ltd Dispositivo di memoria sram perfezionato e relativo metodo di test

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) * 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
US5550394A (en) * 1993-06-18 1996-08-27 Texas Instruments Incorporated Semiconductor memory device and defective memory cell correction circuit
JP3244340B2 (ja) * 1993-05-24 2002-01-07 三菱電機株式会社 同期型半導体記憶装置
JP3260583B2 (ja) * 1995-04-04 2002-02-25 株式会社東芝 ダイナミック型半導体メモリおよびそのテスト方法

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