JP2002260383A

JP2002260383A - 半導体記憶装置

Info

Publication number: JP2002260383A
Application number: JP2001060981A
Authority: JP
Inventors: Hiroo Miyamoto; 裕夫宮本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-03-05
Filing date: 2001-03-05
Publication date: 2002-09-13

Abstract

(57)【要約】【課題】データ保持時の電流を低減して低消費電力化を
図る。【解決手段】信号発生手段８は、データ保持が必要なデ
ータのみをセンスアンプ５にラッチしてデータを保持さ
せ、センスアンプ５に保持したデータを元のメモリセル
２に記憶させてセルフリフレッシュ動作を行うようにし
たため、データ保持を行うメモリ領域を特定のメモリセ
ル２だけに小さくすることと、センスアンプ５にデータ
保持させたことにより、ＤＲＡＭ／疑似ＳＲＡＭ並みの
コスト、チップサイズにてＳＲＡＭ並みのスタンバイ
（データ保持）電流の供給で済み、デバイスの消費電力
を大幅に低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）や疑似ＳＲＡＭ（Static Ｒ
ＡＭ）のスタンバイ時にデータ保持を行う半導体記憶装
置に関する。

【０００２】

【従来の技術】近年、電子情報機器などに搭載されるＲ
ＡＭとしては、従来のＤＲＡＭまたは疑似ＳＲＡＭのチ
ップ内にメモリセルのリフレッシュ回路も搭載したセル
フリフレッシュ機能を持つＲＡＭが広く利用されてい
る。このセルフリフレッシュ機能を有するＤＲＡＭや疑
似ＳＲＡＭは、内部発振器のカウンタ動作に従ってメモ
リリのフレッシュが行われる。これらのＤＲＡＭや疑似
ＳＲＡＭに用いられる一般的なセルフリフレッシュ回路
の要部を図９に示している。

【０００３】図９において、セルフリフレッシュ回路１
００は、発振器１０１（Self Refresh Osc）と、カウン
タ（Refresh Counter）１０２と、ビット線イコライズ
回路１０３（Bit Line Eq1u.）と、センスアンプ１０４
（Sense Am.）とを有している。また、ワード線ＷＬ０
〜ＷＬ７とビット線対ＢＩＴおよびＢＩＴ＃との交点の
丸印はリフレッシュされるメモリセルを示している。

【０００４】発振器１０１はクロック信号発生回路であ
る。

【０００５】カウンタ１０２は、その各出力ビットがワ
ード線ＷＬ０〜ＷＬ７にそれぞれ接続されており、発振
器１０１からのクロック信号のタイミングで０〜７まで
インクリメントされ、出力するカウント値によってワー
ド線ＷＬ０〜ＷＬ７まで順番にリフレッシュ（活性化）
可能になっている。

【０００６】ビット線イコライズ回路１０３は、ビット
線イコライズ信号ＢＬＥＱによりビット線対ＢＩＴ，Ｂ
ＩＴ＃の電位をプリチャージするものである。

【０００７】センスアンプ１０４は、センスアンプイネ
ーブル信号ＳＡＰ，ＳＡＮにより、選択されたメモリセ
ルのビット線ＢＩＴ、ＢＩＴ＃の電位を増幅してデータ
を読み出すものである。

【０００８】上記構成により、以下、その動作を説明す
る。

【０００９】図１０は、図９のセルフリフレッシュ回路
１００のタイミングチャートである。図１０に示すよう
に、まず、通常のリード／ライト時は、その動作の前
に、ビット線イコライズ信号ＢＬＥＱを「Ｈ」（Ｖｃ
ｃ）レベルにしてビット線イコライズ回路１０３を活性
化させて、ビット線対ＢＩＴ，ＢＩＴ＃の電位を共に
（１／２）×Ｖｃｃにプリチャージ（イコライズ）して
おく。

【００１０】次に、リード／ライトの対象となるメモリ
セルのワード線ＷＬ（例えばＷＬ０）を「Ｈ」（Ｖｐ
ｐ）レベルにして、メモリセルを選択すると共に、メモ
リセル選択状態で、センスアンプイネーブル信号ＳＡＰ
を「Ｈ」（Ｖｃｃ）レベルにし、センスアンプイネーブ
ル信号ＳＡＮを「Ｌ」（ＧＮＤ）レベルにすることでセ
ンスアンプ１０４をアクティブにして活性化させて、ビ
ット線対ＢＩＴ，ＢＩＴ＃の電位を増幅して所定のメモ
リセルのデータを読み出す。

【００１１】その後、リフレッシュ動作に入るが、ワー
ド線ＷＬ０〜ＷＬ７に対してカウンタ１０２からの出力
パルスを順番に与えて行く以外は、上記したリード／ラ
イト動作と同様である。但し、ある一つのワード線ＷＬ
に着目して、カウンタ１０２から一旦パルスが与えられ
てから次のパルスが与えられるまでの周期は一つのメモ
リセルに蓄積される電荷量がセンス可能な量を保持でき
る期間内になるようにカウンタ１０２の周期を設定して
おく必要がある。リフレッシュ動作が終了すると、次の
リード／ライト動作に移る。

【００１２】このように、リフレッシュ動作に必要な信
号は内部で生成するので、外部からのリフレッシュ操作
が不要であるため、システムとして低消費電力化が図ら
れると共に、ＤＲＡＭ／疑似ＳＲＡＭ周辺の回路設計が
簡略化できるという利点がある。

【００１３】さらに、ＤＲＡＭ／疑似ＳＲＡＭ自体の低
消費電力化を図る方法として、特開２０００−５７７６
３号公報「ダイナミック型半導体記憶装置」に示される
ＤＲＡＭのリフレッシュ装置が提案されている。以下、
これを簡単に図１１を参照して説明する。

【００１４】図１１の構成は図９の構成と同様である
が、複数のメモリセルのうち、データ保持する必要のあ
るメモリセル（ＷＬ０，ＷＬ４に接続されたメモリセ
ル）と、データ保持する必要がないメモリセル（ＷＬ１
〜ＷＬ３、ＷＬ５〜ＷＬ７に接続されたメモリセル）と
に分割している。発振器（Self Refresh Osc）１０１に
よってクロック信号が発生する。これは図９の従来例の
場合と同じである。ところが、このクロック信号のタイ
ミングでカウンタ（Refresh Counter）１１２は、
「０」、「１」のみインクリメントし、カウンタ１１２
が出力するカウント値によってＷＬ０、ＷＬ４に接続し
たメモリセルのデータのみをセルフリフレッシュ（活性
化）する。それ以外のＷＬ１〜ＷＬ３、ＷＬ５〜ＷＬ７
に接続した各メモリセルのデータはリフレッシュされな
い。また、ＷＬ０に接続したメモリセルのデータをＷＬ
１〜ＷＬ３に接続したメモリセルを用いて保持する。即
ち、ＷＬ０に接続したメモリセルのデータをリフレッシ
ュするとき、データ保持の必要の無いＷＬ１〜ＷＬ３に
接続したメモリセルにも同時にデータを書き込み、これ
らのメモリセルのキャパシタを、ＷＬ０に接続したメモ
リセルのデータの保持に利用する。

【００１５】これによって、ＷＬ０に接続したメモリセ
ルのデータを保持するための電荷量は増加するため、リ
フレッシュ周期を伸ばすことができる。ＷＬ４に接続し
たメモリセルのデータに対しても同様に、ＷＬ５〜ＷＬ
７に対応したメモリセルを用いてセルフリフレッシュす
る。データを保持する必要のないメモリセル領域に対し
てはリフレッシュ動作することなく、さらにリフレッシ
ュ周期を伸ばすことによって、リフレッシュの回数を減
らすことができ、これによって、低消費電力化を図るこ
とが可能になる。

【００１６】

【発明が解決しようとする課題】しかしながら、携帯端
末装置など低消費電力が要求されるメモリのセルフリフ
レッシュ方式ではデータ保持（スタンバイ）時の電流が
大きすぎる。これは特開２０００−５７７６３号公報の
技術においても同様である。このため、携帯端末装置な
ど低消費電力が要求されるメモリとしてはＤＲＡＭ／疑
似ＳＲＡＭはほとんど用いられていない。本分野では、
ＤＲＡＭ／疑似ＳＲＡＭと比較して高コストであるにも
かかわらず、もっぱら低消費電力版のＳＲＡＭが用いら
れている。

【００１７】ＤＲＡＭ／疑似ＳＲＡＭにおいてデータ保
持をするということはリフレッシュ動作を行うというこ
とである。即ち、ワード線ＷＬをブーストレベル（キャ
パシタとスイッチングトランジスタから構成されるＤＲ
ＡＭのメモリセルで、スイッチングトランジスタによる
閾値電圧降下を補償するためにスイッチングトランジス
タのゲート、即ちワード線に印加する高電圧である。以
降の説明ではＶｐｐと表記する）にまで昇圧し、センス
アンプ１０４をアクティブにしてビット線をＶｃｃ、Ｇ
ＮＤに増幅し、その後、ワード線ＷＬをオフにし、ビッ
ト線対ＢＩＴ，ＢＩＴ＃を（１／２）×Ｖｃｃにプリチ
ャージ（イコライズ）する。

【００１８】この一連のリフレッシュ動作が電流を消費
する。特開２０００−５７７６３号公報においても、リ
フレッシュされる範囲が狭くなっており、さらにリフレ
ッシュ周期も長くなっているため、一定時間内に行われ
るリフレッシュの回数は少なくなる。しかし、リフレッ
シュ動作自体は行う必要がある。つまり、ＤＲＡＭ／疑
似ＳＲＡＭのデータ保持電流はリフレッシュ動作を行う
ために消費する電流であり、このリフレッシュ電流が大
きすぎるため、携帯端末装置など低消費電力が要求され
るメモリとしてはほとんど用いられていないのが現状で
ある。

【００１９】さらに、特開２０００−５７７６３号公報
に記載の技術を用いた時は、複数のワード線ＷＬを同時
に立ち上げる必要があるため、メモリセルゲート駆動用
のＶｐｐを発生する昇圧回路を強化する必要もある。こ
れに対して、ＳＲＡＭはメモリセル自体がデータをラッ
チしているため、電源を切らない限り、リフレッシュの
ような動作を行わなくてもデータが消えることはない。
即ち、ＳＲＡＭのデータ保持状態においては全ての周辺
回路は動作しておらず、メモリセルのリーク電流が直接
データ保持電流となる。ＳＲＡＭのメモリセルのリーク
電流はＤＲＡＭ／疑似ＳＲＡＭのリフレッシュ動作で消
費する電流と比較するとはるかに小さい。

【００２０】さらに、ＳＲＡＭにおいては、スタンバイ
（データ保持）時、周辺回路は全く動作していないた
め、与える電源電圧を低くして消費電流を減らすことも
考えられる。一方、ＤＲＡＭ／疑似ＳＲＡＭにおいては
スタンバイ（データ保持）時においても、リフレッシュ
動作を行う必要があるため、与える電源電圧を低くする
と周辺回路が動作しなくなってしまうために、与える電
源電圧を低くすることはできない。

【００２１】本発明は、上記事情に鑑みて為されたもの
で、ＤＲＡＭや疑似ＳＲＡＭのデータ保持時の電流を低
減して低消費電力化を図ることができる半導体記憶装置
を提供することを目的とする。

【００２２】

【課題を解決する為の手段】本発明の半導体記憶装置
は、メモリセルに保持した電荷量によってデータを記憶
し、この電荷量をラッチ型増幅手段によって増幅してデ
ータを読み出す半導体記憶装置において、ラッチ型増幅
手段に、データ保持が必要なメモリセルのデータのみを
ラッチしてデータを保持させるストアー手段と、このラ
ッチ型増幅手段に保持したデータを元のメモリセルに記
憶させるリストアー手段とを有したものであり、そのこ
とにより上記目的が達成される。

【００２３】また、好ましくは、本発明の半導体記憶装
置において、ビット線対に複数のメモリセルが接続さ
れ、一つのビット線対にはそれに対応する一つまたは複
数のラッチ型増幅手段が接続されており、ストアー手段
は、データ保持が必要なデータを一つのビット線対につ
き一つのデータのみ、同じビット線に接続される一つま
たは複数のラッチ型増幅手段にラッチしてデータを保持
する。

【００２４】さらに、好ましくは、本発明の半導体記憶
装置において、ビット線対に複数のメモリセルが接続さ
れ、一つのビット線対にはそれに対応する複数の前記ラ
ッチ型増幅手段が接続されており、ストアー手段は、一
つのビット線対につきデータ保持が必要な複数のデータ
をそれぞれ、同じビット線に接続される複数のラッチ型
増幅手段にそれぞれラッチしてデータを保持する。

【００２５】さらに、好ましくは、本発明の半導体記憶
装置において、ラッチ型増幅手段とメモリセルアレイが
接続されるビット線を電気的に遮断可能とした第１スイ
ッチング手段を有する。

【００２６】さらに、好ましくは、本発明の半導体記憶
装置において、データ保持が必要なデータを記憶するメ
モリセルおよびラッチ型増幅手段と、データ保持が不要
なデータを記憶する一つまたは複数のメモリセルとを電
気的に遮断可能とした第２スイッチング手段を有する。

【００２７】さらに、好ましくは、本発明の半導体記憶
装置において、一つのビット線に接続される複数のラッ
チ型増幅手段は、複数のラッチ型増幅手段の増幅能力の
合計が一つのビット線対を十分に増幅可能とする増幅能
力である。

【００２８】さらに、好ましくは、本発明の半導体記憶
装置において、データ保持時にメモリセルゲート信号発
生回路および基板電位発生回路の電源回路を不活性化可
能とする第１電源制御手段を有する。

【００２９】さらに、好ましくは、本発明の半導体記憶
装置において、データ保持時に、外部より与えられる電
源電圧を下げる第２電源制御手段を有する。

【００３０】さらに、好ましくは、本発明の半導体記憶
装置において、データ保持時に、内部降圧回路が発生す
る降圧レベルを下げる第３電源制御手段を有する。

【００３１】さらに、好ましくは、本発明の半導体記憶
装置において、デバイスに与える電源電圧をラッチ型増
幅部およびパワーダウン検知用入力部とその他回路部と
に分割し、データ保持時にラッチ型増幅部およびパワー
ダウン検知用入力部以外のその他回路部に与える電源電
圧を遮断可能とする第４電源制御手段を有する。

【００３２】さらに、好ましくは、本発明の半導体記憶
装置において、メモリセルのデータをラッチ型増幅手段
にラッチする場合と、ラッチしたラッチ型増幅手段のデ
ータをメモリセルに転送する場合の少なくとも何れかの
場合において、複数のメモリセルを活性化する複数ワー
ド線の立ち上げのタイミングを互いにずらすように制御
する信号発生手段を有する。

【００３３】さらに、好ましくは、本発明の半導体記憶
装置において、データ保持時に、メモリセルゲート信号
発生回路および基板電位発生回路の電源回路を活性化す
る場合とそれを不活性化する場合とに切替える切替手段
を有する。

【００３４】さらに、好ましくは、本発明の半導体記憶
装置において、一つのビット線に接続される複数のラッ
チ型増幅手段は、データ保持が必要なデータのメモリセ
ルに近接して設けられ、ビット線上に均等となるような
位置に配置される。

【００３５】ここで、本発明の作用について以下に説明
する。

【００３６】ＤＲＡＭ／疑似ＳＲＡＭがＳＲＡＭと比較
してデータ保持電流が大きくなってしまうのはリフレッ
シュ動作に原因がある。本発明においては、データ保持
が必要な一部のメモリセルのみに対してデータ保持させ
ることにより、データ保持が不要な他のメモリセルに対
してはリフレッシュ動作を省くことにある。これによっ
て、ＳＲＡＭ並のデータ保持電流の低消費電力版ＤＲＡ
Ｍ／疑似ＳＲＡＭを実現することが可能となる。ＤＲＡ
Ｍ／疑似ＳＲＡＭはビット線対の一対毎にラッチ型増幅
手段を一つづつ持っている。具体的には、ラッチ型増幅
手段の構成はＳＲＡＭのメモリセルの構成と同じであ
る。つまり、ラッチ型増幅手段によってデータをラッチ
し、これによってデータ保持を行うことによって、ＳＲ
ＡＭ並のデータ保持電流を実現することができる。

【００３７】データ保持可能なメモリ数はラッチ型増幅
手段の数と同じである。ラッチ型増幅手段はビット線１
本分の容量を増幅するために用いらており、データをラ
ッチして保持するためであれば、ラッチ型増幅手段のサ
イズを小さくしてもさしつかえない。このため、一つの
ビット線対に接続されているラッチ型増幅手段を複数個
に分割することによって、さらに多くのデータを保持す
ることも可能である。この場合、一つのビット線対に２
つ以上のラッチ型増幅手段を持つことになるが、一つの
ビット線対に必要なラッチ型増幅手段の増幅能力は増や
す必要がないため、一つ当たりのラッチ型増幅手段の増
幅能力は小さくすることができる。例えば、一つのビッ
ト線対に２つのラッチ型増幅手段を持って、一つのビッ
ト線対当たり２つのデータをデータ保持するときは、デ
ータ保持時は各ラッチ型増幅手段がそれぞれ異なるデー
タを保持するが、通常動作時は、２つのラッチ型増幅手
段が同時に一つのビット線対をセンスするため、２つの
ラッチ型増幅手段の合計能力で一つのビット線対をセン
スすればよく、一つ当たりのラッチ型増幅手段の大きさ
は従来の半分でよくなる。

【００３８】また、データ保持時は、ラッチ型増幅手段
にてデータをラッチするだけなので、メモリセルゲート
駆動用のＶｐｐを発生する昇圧回路、基板電位発生回路
などの電源回路を不活性化でき、与える電圧も低くてよ
い。さらに、ラッチ型増幅手段以外の回路には電圧を与
えなくてもデータ保持は可能である。

【００３９】

【発明の実施の形態】以下、本発明の半導体記憶装置の
各実施形態１，２について図面を参照しながら説明す
る。なお、通常、複数のビット線対が設けられており、
一つのビット線対毎に複数のメモリセル（メモリセルア
レイ）が接続されているが、ここでは、説明を簡略化す
るために、以下、一つのビット線対について説明する。（実施形態１）図１は、本発明の半導体記憶装置におけ
るセルフリフレッシュ回路の実施形態１を示すブロック
図である。図１において、半導体記憶装置１は、ワード
線ＷＬ０につながりデータ保持が必要な一つのメモリセ
ル２と、ワード線ＷＬ１〜ＷＬ７につながりデータ保持
が不要な複数のメモリセル３と、ビット線対ＢＩＴ，Ｂ
ＩＴ＃と接続されるビット線イコライズ回路４と、ラッ
チ型増幅手段としてのセンスアンプ５と、第１スイッチ
ング手段としてのスイッチングトランジスタ６と、第２
スイッチング手段としてのスイッチングトランジスタ７
と、各部を制御する制御手段としての信号発生手段８と
を有しており、メモリセル２，３にそれぞれ保持した各
電荷量によって各データをそれぞれ記憶し、この電荷量
をセンスアンプ５で増幅してデータを読み出すものであ
る。これらのビット線イコライズ回路４、センスアンプ
５および信号発生手段８によりセルフリフレッシュ回路
９が構成されており、データ保持が必要なデータを記憶
するメモリセル２に対してのみセルフリフレッシュ動作
を行うものである。

【００４０】メモリセル２は●印で示しており、スタン
バイ時（データ保持時）にデータ保持が必要なデータを
記憶するメモリであり、メモリセル３は○印で示してお
り、スタンバイ時（データ保持時）にデータ保持が不要
なデータを記憶する複数のワークＲＡＭ用メモリであ
る。

【００４１】ビット線イコライズ回路４は、ビット線イ
コライズ信号ＢＬＥＱによりビット線対ＢＩＴ，ＢＩＴ
＃の電位を（１／２）×Ｖｃｃにプリチャージするもの
であり、その一構成例を図２に示している。なお、ビッ
ト線イコライズ信号ＢＬＥＱは、通常のＤＲＡＭ／疑似
ＳＲＡＭと同じ動作を行う。

【００４２】センスアンプ５は、センスアンプイネーブ
ル信号ＳＡＰ，ＳＡＮに応じてビット線対ＢＩＴ，ＢＩ
Ｔ＃の電位を増幅して所定のメモリセル内のデータを読
み出すものである。センスアンプ５の構成はＳＲＡＭの
メモリセルの構成と略同じであり、センスアンプ５は、
メモリセルのデータをラッチし、これによってデータ保
持を行い、ＳＲＡＭ並の小さいデータ保持電流を実現す
ることができる。このセンスアンプ５の一回路構成例を
図３に示すと共に、ＳＲＡＭのメモリセルの一回路構成
例を図４および図５に示しており、以下、センスアンプ
５によるデータ保持原理について、図３を用いて説明す
る前に、図４および図５を用いてＳＲＡＭのメモリセル
の一構成例について説明する。

【００４３】図４および図５に示すように、ＳＲＡＭの
メモリセル２１は電源電圧Ｖｃｃで駆動される二つのイ
ンバータ２３を帰還接続したラッチ回路から構成されて
いる。このメモリセル２１において、帰還接続したイン
バータ２３，２３にデータを書き込むには、書込みデー
タとその論理反転データをそれぞれビット線対ＢＩＴ、
ＢＩＴ＃に与え、ワード線ＷＬをアクティブにして伝送
ゲートトランジスタ２２，２２を導通させることによ
り、書込みデータを帰還接続インバータ２３，２３に伝
え、保持していた値と異なれば、帰還接続のインバータ
２３，２３の論理状態が反転する。その後、ワード線Ｗ
Ｌを非アクティブにして伝送ゲートトランジスタ２２，
２２を遮断することで、帰還接続インバータ２３，２３
をビット線対ＢＩＴ、ＢＩＴ＃から電気的に遮断する
と、この帰還接続インバータ２３，２３は論理的に安定
な状態であるので、ＳＲＡＭのメモリセル２１は、リフ
レッシュ動作なしにその記憶状態を保持することができ
る。

【００４４】図３は図１のセンスアンプ５の一構成例を
示す回路図である。図３に示すように、ＤＲＡＭに用い
られるラッチ型センスアンプ５が、図４に示したＳＲＡ
Ｍのメモリセル２１の構成と異なるのは、ワード線ＷＬ
にそのゲートが接続される伝送ゲートトランジスタ２
２，２２が無いことと、図５の等価回路に示す帰還接続
のインバータ２３，２３を駆動する電源であるＶｃｃ、
ＧＮＤの代わりに、センスアンプ５のイネーブル信号Ｓ
ＡＰ，ＳＡＮを有することであり、それ以外はＤＲＡＭ
のセンスアンプ５とＳＲＡＭのメモリセル２１とは同等
の構成である。図４および図５に示したように、ワード
線ＷＬにゲートが接続された伝送ゲートトランジスタ２
２，２２は、図１に示したＭＣＴ０線に接続されるスイ
ッチングトランジスタ６に相当する。即ち、センスアン
プ５でデータをラッチしているデータ保持状態におい
て、ＭＣＴ０信号は非アクティブ（ＧＮＤ）、センスア
ンプイネーブル信号ＳＡＰはＶｃｃレベル、センスアン
プイネーブル信号ＳＡＮはＧＮＤレベルとすることによ
り、図４および図５に示したＳＲＡＭのメモリセル２１
によるデータ保持状態と同等のものとなっている。した
がって、本発明により、ＤＲＡＭのセンスアンプ５を用
いてＳＲＡＭのメモリセル２１と同じメモリ機能を果た
させることが可能となる。この原理を用いた本発明にお
けるストアー動作によって、ワード線ＷＬ０につながる
メモリセル２のデータをセンスアンプ５にコピーするこ
とができる。

【００４５】スイッチングトランジスタ６はメモリセル
２とセンスアンプ５間に設けられ、ＭＣＴ０信号により
スイッチング制御されて、メモリセル２とセンスアンプ
５を導通または遮断し、スイッチングトランジスタ７は
メモリセル２，３間に設けられ、ＭＣＴ１信号によりス
イッチング制御されて、メモリセル２，３を導通または
遮断し、通常リード／ライト時は、ＭＣＴ０信号および
ＭＣＴ１信号はＶｐｐ（昇圧電位）レベルであってセン
スアンプ５とメモリセル２，３とが導通状態になってい
る。

【００４６】信号発生手段８は、特に図示していない
が、ビット線イコライズ信号ＢＬＥＱを発生するイコラ
イズ信号発生回路と、センスアンプイネーブル信号ＳＡ
Ｐ，ＳＡＮ（Ｖｃｃ）を発生するイネーブル信号発生回
路と、ＭＣＴ０，ＭＣＴ１信号を発生するスイッチング
信号発生回路と、ＷＬ０信号〜ＷＬ７信号（Ｖｐｐ）を
出力制御するメモリセルゲート信号発生回路と、基板電
位を負バイアスＶＢＢにする基板電位発生回路と、これ
らの各信号発生回路や基板電位発生回路に対して信号発
生を制御する信号発生制御手段と、各信号発生回路や基
板電位発生回路に電力を供給する電源回路と、この電源
回路の各信号発生回路や基板電位発生回路への電力供給
を制御する電源制御手段８１（第１電源制御手段）とを
有している。電源制御手段８１は、消費電力節減のた
め、センスアンプ５によるデータ保持時に、活性化が不
必要な各信号発生回路や基板電位発生回路の電源回路を
不活性化可能とするものである。

【００４７】これらのイコライズ信号発生回路、イネー
ブル信号発生回路、スイッチング信号発生回路、メモリ
セルゲート信号発生回路および基板電位発生回路などの
各種信号発生回路と、信号発生制御手段と、電源回路と
によって、データ保持が必要なデータのみをラッチして
センスアンプ５にデータを保持させるストアー手段８２
と、センスアンプ５に保持したデータを元のメモリセル
２に記憶させるリストアー手段８３と、通常リード／ラ
イト手段８４が構成されており、信号発生制御手段は、
ソフトウェアに基づいてＣＰＵ（中央演算処理装置）が
各種信号出力の制御を行うようにしてもよいし、それを
ハードウェア（回路）で構成してもよく、要は順次各種
信号を各部に出力すればよい。即ち、信号発生制御手段
が、ビット線イコライズ信号ＢＬＥＱ、センスアンプイ
ネーブル信号ＳＡＰ，ＳＡＮ、ＭＣＴ０信号、ＭＣＴ１
信号およびＷＬ０信号〜ＷＬ７信号および基板電位ＶＢ
Ｂを順次出力制御することにより、ストアー動作および
リストアー動作の他、通常リード／ライト動作などを順
次行うように制御が為されるものである。

【００４８】上記構成により、信号発生手段８によるス
トアー動作、リストアー動作について、以下に説明す
る。

【００４９】図６は、図１のセルフリフレッシュ回路９
のタイミングチャート図である。図６に示すように、ま
ず、ビット線イコライズ信号ＢＬＥＱを「Ｌ」（ＧＮ
Ｄ）レベルにし、ビット線イコライズ動作を解除した
後、ワード線ＷＬ０をＶｐｐ（昇圧電位）にして、ワー
ド線ＷＬ０につながるメモリセル２を選択状態にする。
これにより、メモリセル２のデータをビット線対ＢＩ
Ｔ，ＢＩＴ＃に読み出す。

【００５０】その後、センスアンプイネーブル信号ＳＡ
Ｐを「Ｈ」（Ｖｃｃ）レベルにし、センスアンプイネー
ブル信号ＳＡＮを「Ｌ」（ＧＮＤ）レベルにして、セン
スアンプ５を活性化させ、メモリセル２のデータをセン
スアンプ５にラッチする。これによって、メモリセル２
のデータをセンスアンプ５に、ＳＲＡＭのようにリフレ
ッシュ動作なしにその値をデータ保持することができ
る。

【００５１】その後、ワード線ＷＬ０を「Ｌ」（ＧＮ
Ｄ）レベルにしてメモリセル２を非選択状態にし、その
後、ＭＣＴ０，ＭＣＴ１信号を共に「Ｌ」（ＧＮＤ）レ
ベルにすることにより、ワード線ＷＬ０のメモリセル２
に蓄積された電荷のリークを低減する。この電荷リーク
の低減について更に説明すると、ビット線対ＢＩＴ，Ｂ
ＩＴ＃にはメモリセル２と数多くのメモリセル３とがつ
ながっており、これら一つ一つが寄生容量となる不純物
の拡散領域をもっている。ＭＣＴ０信号を「Ｌ」（ＧＮ
Ｄ）レベルにし、センスアンプ５とビット線対ＢＩＴ，
ＢＩＴ＃を切り離すことによって、データ保持（スタン
バイ）時、これら拡散領域からの拡散リークの低減を図
ることができる。

【００５２】さらに、ビット線イコライズ信号ＢＬＥＱ
を「Ｈ」（Ｖｃｃ）レベルにしてビット線対ＢＩＴ，Ｂ
ＩＴ＃をイコライズし、次の動作に備える。

【００５３】上記データ保持時は、センスアンプ５によ
ってデータをラッチしている。このとき、メモリセルゲ
ート信号（ＷＬ０信号〜ＷＬ７信号）におけるＶｐｐ
（昇圧電位）レベルは使用しないため、メモリセルゲー
ト信号発生回路（信号発生手段８に含む）は不活性化す
ることができる（図２の「データ保持」および「Ｖｐｐ
−ＯＦＦ」で示す期間）。また、メモリセル２のキャパ
シタ内の電荷を保持する必要がないため、そのメモリセ
ル２につながる基板電位を負バイアスＶＢＢにする必要
がない。このため、基板電位発生回路（信号発生手段８
に含む）も不活性化することができる。これによって、
電位を発生する必要のない全ての信号発生回路を不活性
化し、センスアンプ５によるラッチでメモリセル２のデ
ータを保持するため、データ保持（スタンバイ）時の電
流はセンスアンプ５でのリーク電流のみとなる。データ
保持状態から通常リード／ライト動作に戻るときは、リ
ストアー動作を行う（図２の「リストアー」で示すサイ
クル期間参照）。

【００５４】このリストアー動作において、まず、メモ
リセルゲート駆動信号発生回路、基板電位発生回路を活
性化させる。ＶｐｐレベルとＶＢＢレベルの各電位が十
分発生した後、ＭＣＴ０信号をＶｐｐ（昇圧電位）レベ
ルにすることにより、ワード線ＷＬ０につながるメモリ
セル２とセンスアンプ５間のビット線対ＢＩＴ，ＢＩＴ
＃を電気的に導通させる。このとき、後述する目的のた
めＭＣＴ１信号は「Ｌ」（ＧＮＤ）レベルのままであ
る。その後、ワード線ＷＬ０をＶｐｐ（メモリセルゲー
ト駆動信号発生回路からのＷＬ０信号）にしてワード線
ＷＬ０につながるメモリセル２を選択状態にすることに
より、センスアンプ５にラッチされていたデータをワー
ド線ＷＬ０につながるメモリセル２にデータ転送して書
き込む。書き込み完了後、ワード線ＷＬ０を「Ｌ」（Ｇ
ＮＤ）レベルにしてメモリセル２を非選択状態にする。
これで、リストアー動作は完了する。

【００５５】この後、通常リード／ライト動作が可能と
なるが、上記リストアー時、ＭＣＴ０信号のみＶｐｐ
（昇圧電位）、ＭＣＴ１信号は「Ｌ」（ＧＮＤ）レベル
にしておくことによって、センスアンプ５にラッチされ
ていたデータをワード線ＷＬ０につながるメモリセル２
に書き込む際に、センスアンプ５につながる容量が軽く
なる。これによって、リストアー動作の高速化、低消費
電力化が図られる。

【００５６】なお、本発明は、本実施形態１の方法に限
らず、その他の方法によっても実施可能である。本実施
形態１では、ＭＣＴ０信号およびＭＣＴ１信号と２つの
伝送ゲートトランジスタ６，７を用いたが、これらは無
くても本発明は実現できる。ＭＣＴ０信号はデータ保持
（スタンバイ）時のリーク電流の低減のために必要であ
り、ＭＣＴ１信号はリストアー時の高速化、低消費電力
化を図るために必要であり、これらの性能によって本発
明がより改善されるものである。ＭＣＴ０信号を省いて
ワード線ＷＬ０につながるメモリセル２とセンスアンプ
５を短絡させ、ＭＣＴ１信号でセンスアンプ５とメモリ
セル３を切り離すことによってもデータ保持（スタンバ
イ）時のリーク電流を低減することができる。このと
き、ワード線ＷＬ０につながるメモリセル２からのリー
クは発生するが、その他、多数のメモリセル３からのリ
ークはカットすることが可能である。

【００５７】したがって、メモリセル２とセンスアンプ
５との間のビット線を電気的に遮断可能とするスイッチ
ングトランジスタ６と、メモリセル２およびセンスアン
プ５とメモリセル３との間のビット線を電気的に遮断可
能とするスイッチングトランジスタ７とのうち少なくと
も何れかのスイッチングトランジスタを設けていればよ
い。

【００５８】また、本実施形態１では、データ保持時
に、各電源回路を不活性化したが、活性化したままでも
よい。各電源回路を活性化したままでは電流は不活性化
した時と比較し増加するが、リフレッシュ回路を動作さ
せたときと比較すると格段に小さくなる。各電源回路を
活性化させた状態であると、リストアー動作時に、電源
回路が各電位を発生させるまでの待ち時間が無くなるた
め、不活性化させたときに比較してリストアー動作の高
速化につながる。また、各電源回路の活性化、不活性化
を外部信号入力によって切り替える切替手段を設けても
よい。

【００５９】この場合、２種類のデータ保持（スタンバ
イ）モードを持つことが可能となる。例えば、ノーマル
データ保持（スタンバイ）モードのときはデータ保持時
に各電源回路を活性状態とし、パワーダウンデータ保持
（スタンバイ）モードのときはデータ保持時に各電源回
路を不活性状態にすればよい。ノーマルデータ保持（ス
タンバイ）モードではデータ保持（スタンバイ）電流は
多少多いが、データ保持（スタンバイ）モードから通常
リード／ライトモードヘの切り替わりが速い。また、パ
ワーダウンデータ保持（スタンバイ）モードではノーマ
ルデータ保持（スタンバイ）モードと比較してデータ保
持（スタンバイ）電流は少ないが、データ保持（スタン
バイ）モードから通常リード／ライトモードヘの切り替
わりが遅い。なお、ノーマルデータ保持（スタンバイ）
モードではデータ保持（スタンバイ）電流は多少多いと
したが、これはパワーダウンデータ保持（スタンバイ）
モードと比較したときのことであり、従来のＤＲＡＭ／
疑似ＳＲＡＭよりはるかに少ないデータ保持電流である
ことは言うまでもない。

【００６０】さらに、従来のＤＲＡＭ／疑似ＳＲＡＭで
はデータ保持（スタンバイ）時でも、リフレッシュ回路
を動作させる必要があったため、ＳＲＡＭのようにデー
タ保持（スタンバイ）時に電源電圧を低くして消費電力
を減らすという方法は難しかった。本実施形態１では、
特に説明しなかったが、ＳＲＡＭのようにデータ保持
（スタンバイ）時に外部より与える電源電圧を低くして
消費電力を減らすことができる電源制御手段（第２電源
制御手段）を設けてもよい。また、内部降圧回路を持っ
たデバイスであれば、データ保持（スタンバイ）時に、
降圧された電圧を電源として使用することができる電源
制御手段（第３電源制御手段）を設けてもよく、これに
よってもデバイスの消費電力を減らすことが可能であ
る。さらには、デバイスに与える電源電圧をセンスアン
プ部、パワーダウンモードに移行するための信号となる
パワーダウン検知用入力部とその他回路に分割し、デー
タ保持（スタンバイ）時に、センスアンプ部、パワーダ
ウン検知用入力部以外のその他回路に与える電源電圧を
遮断（オフ）する電源制御手段（第４電源制御手段）を
設けてもよく、このように電源電圧を遮断してしまえ
ば、その他回路に流れるリーク電流をカットすることが
でき、デバイスの消費電力を大幅に減らすことが可能と
なる。（実施形態２）上記本実施形態１では、一つのビット線
対ＢＩＴ，ＢＩＴ＃に一つのセンスアンプ５を持ってい
る場合であったが、本実施形態２では、一つのビット線
対ＢＩＴ，ＢＩＴ＃に二つのセンスアンプを持っており
これらが各々別々に動作させることができる場合であ
る。なお、イコライズ動作を高速に行う場合は、ビット
線イコライズ回路を複数（この場合２つ）設けても良
く、本実施形態２はこの場合である。

【００６１】図７は、本発明の半導体記憶装置における
セルフリフレッシュ回路の実施形態２を示すブロック図
である。図７において、半導体記憶装置１１は、ビット
線対ＢＩＴ，ＢＩＴ＃の両端に配置されたメモリセル１
２Ａ，１２Ｂと、メモリセル１２Ａ，１２Ｂ間に配置さ
れた複数のメモリセル１３と、ビット線イコライズ回路
１４Ａ，１４Ｂと、センスアンプ１５Ａ，１５Ｂと、ス
イッチングトランジスタ１６，１７と、各部を制御する
制御手段としての信号発生手段１８とを有している。こ
れらのビット線イコライズ回路１４Ａ，１４Ｂ、センス
アンプ１５Ａ，１５Ｂおよび信号発生手段１８によりセ
ルフリフレッシュ回路１９が構成されており、データ保
持が必要な各データをそれぞれ記憶するメモリセル１２
Ａ，１２Ｂに対してのみセルフリフレッシュを行うよう
にしている。

【００６２】メモリセル１２Ａはワード線ＷＬ０につな
がりデータ保持が必要なデータが記憶されたメモリセル
であり、メモリセル１２Ｂはワード線ＷＬ７につながり
データ保持が必要なデータが記憶されたメモリセルであ
る。

【００６３】複数のメモリセル１３はそれぞれワード線
ＷＬ１〜ＷＬ６にそれぞれつながりデータ保持が不要な
各データがそれぞれ記憶されたメモリセルである。

【００６４】ビット線イコライズ回路１４Ａ，１４Ｂ
は、イコライズ動作を高速に行うべく、一つのビット線
対ＢＩＴ，ＢＩＴ＃の両端部にそれぞれ配置され、これ
らを各々別々にイコライズ動作させることができるもの
である。

【００６５】センスアンプ１５Ａ，１５Ｂはそれぞれ、
１ビット線対ＢＩＴ，ＢＩＴ＃の両端部にそれぞれ設け
られ、これらを各々別々に増幅動作させることができる
ものである。

【００６６】スイッチングトランジスタ１６はメモリセ
ル１２Ａと多数のメモリセル１３との間に設けられ、Ｍ
ＣＴ０信号によりスイッチング制御されて、メモリセル
１２Ａと多数のメモリセル１３との間のビット線対ＢＩ
Ｔ，ＢＩＴ＃を導通または遮断し、スイッチングトラン
ジスタ１７は複数のメモリセル１３とメモリセル１２Ｂ
との間に設けられ、ＭＣＴ１信号によりスイッチング制
御されて、メモリセル１２Ｂと多数のメモリセル１３と
の間のビット線対ＢＩＴ，ＢＩＴ＃を導通または遮断す
るものである。

【００６７】信号発生手段１８は、通常動作時には、一
つのビット線対ＢＩＴ，ＢＩＴ＃に接続された２つのセ
ンスアンプ１５Ａ，１５Ｂを同時に動作させ、２つのセ
ンスアンプ１５Ａ，１５Ｂで一つのデータを増幅させる
ものである。このため、図７における一つのセンスアン
プ１５Ａまたは１５Ｂの大きさは図１のセンスアンプ５
と比較して半分の大きさでよい。このセンス動作は一つ
のセンスが二つに分割されているだけで、その他は従来
のＤＲＡＭ／疑似ＳＲＡＭとの場合と同じである。ま
た、信号発生手段１８は、データ保持時には、二つのセ
ンスアンプ１５Ａ，１５Ｂがそれぞれ別々のデータを保
持する（ストアー動作を行う）ように動作させるもので
ある。

【００６８】また、上記実施形態１の信号発生手段８の
場合と略同じであるが、信号発生手段１８は、電源制御
手段１８１と、データ保持が必要なメモリセル１２Ａ，
１２Ｂの各データのみをラッチしてセンスアンプ１Ａ，
１５Ｂにデータを保持させるストアー手段１８２と、セ
ンスアンプ１５Ａ，１５Ｂに保持したデータを元のメモ
リセル２に転送して記憶させるリストアー手段１８３
と、通常リード／ライト手段１８４とを有している。

【００６９】即ち、信号発生手段１８は、特に図示して
いないが、ビット線イコライズ信号ＢＬＥＱ０，ＢＬＥ
Ｑ１を発生するイコライズ信号発生回路と、センスアン
プイネーブル信号ＳＡＰ０，ＳＡＮ０，ＳＡＰ１，ＳＡ
Ｎ１を発生するイネーブル信号発生回路と、ＭＣＴ０，
ＭＣＴ１信号を発生するスイッチング信号発生回路と、
ＷＬ０信号〜ＷＬ７信号（Ｖｐｐ）を出力制御するメモ
リセルゲート信号発生回路と、基板電位を負バイアスＶ
ＢＢにする基板電位発生回路と、これらの各信号発生回
路や基板電位発生回路に対して信号発生を制御する信号
発生制御手段と、各信号発生回路や基板電位発生回路に
電力を供給する電源回路と、この電源回路の各信号発生
回路や基板電位発生回路への電力供給を制御する電源制
御手段１８１（第１電源制御手段）とを有している。こ
の信号発生制御手段は、ビット線イコライズ信号ＢＬＥ
Ｑ０，ＢＬＥＱ１、センスアンプイネーブル信号ＳＡＰ
０，ＳＡＮ０，ＳＡＰ１，ＳＡＮ１、ＭＣＴ０信号、Ｍ
ＣＴ１信号およびＷＬ０信号〜ＷＬ７信号および基板電
位ＶＢＢを順次出力制御することにより、ストアー動作
およびリストアー動作の他、通常リード／ライト動作を
順次行うように制御が為されるものである。

【００７０】上記構成により、信号発生手段１８による
ストアー制御およびリストアー制御について、以下に説
明する。

【００７１】図８は、図１のセルフリフレッシュ回路１
９のタイミングチャート図である。図８に示すように、
まず、通常リード／ライト制御の後、ＭＣＴ０信号とＭ
ＣＴ１信号を昇圧電圧Ｖｐｐとしてビット線対ＢＩＴ、
ＢＩＴ＃を導通させた状態で、ビット線イコライズ信号
ＢＬＥＱ０、ＢＬＥＱ１を一旦「Ｈ」（Ｖｃｃ）レベル
にしてプリチャージ動作を行う（図８のイコライズ制
御）。

【００７２】その後、ビット線イコライズ信号ＢＬＥＱ
０，ＢＬＥＱ１を「Ｌ」（ＧＮＤ）レベルにし、ビット
線イコライズ動作を解除する。

【００７３】次に、ＭＣＴ０信号とＭＣＴ１信号を
「Ｌ」（ＧＮＤ）レベルにしてデータ保持が必要なメモ
リセル１２Ａ，１２Ｂを、データ保持が必要でない複数
のメモリセル１３と電気的に遮断して、センスアンプ１
５Ａ，１５Ｂにそれぞれかかる負荷を軽減し、ＷＬ０信
号とＷＬ７信号を「Ｈ」（Ｖｐｐ）レベルにすること
で、ワード線ＷＬ０とワード線ＷＬ７につながるメモリ
セル１２Ａ，１２Ｂをそれぞれ選択する。

【００７４】さらに、センスアンプ１５Ａ，１５Ｂのイ
ネーブル信号ＳＡＰ０，ＳＡＰ１を「Ｌ」（ＧＮＤ）レ
ベル、イネーブル信号ＳＡＮ０，ＳＡＮ１を「Ｈ」（Ｖ
ｃｃ）レベルにしてセンスアンプ１５Ａ，１５Ｂを活性
化させ、メモリセル１２Ａのデータをセンスアンプ１５
Ａにラッチすると共に、メモリセル１２Ｂのデータをセ
ンスアンプ１５Ｂにラッチする（図８のストアー制
御）。その後、ＷＬ０信号とＷＬ７信号を「Ｌ」（ＧＮ
Ｄ）レベルにしてそれぞれにつながるメモリセル１２
Ａ，１２Ｂを非選択にする。

【００７５】このようにして、センスアンプ１５Ａ，１
５Ｂによるデータのラッチが完了すると（図８のデータ
保持制御）、メモリセルゲート信号発生回路、基板電位
発生回路を不活性化することができる（図８の「データ
保持」及び「ＶＰＰ−ＯＦＦ」で示した期間）。これ
は、図１の実施形態１にて説明した通りである。

【００７６】さらに、上記データ保持状態から通常リー
ド／ライト動作に戻る時は、メモリセルゲート信号発生
回路、基板電位発生回路を活性化させ、Ｖｐｐ（昇圧電
位）、ＶＢＢ（基板負電位）が十分に発生した後、セン
スアンプ１５Ａ，１５Ｂにラッチしてある各データをそ
れぞれ、メモリセル１２Ａ，１２Ｂにそれぞれ転送する
（図８のリストアー制御）。センスアンプ１５Ａ，１５
Ｂにラッチしてある各データをメモリセル１２Ａ，１２
Ｂへ転送するには、次に示す手順で行う。

【００７７】即ち、上記データ保持状態からセンスアン
プ１５Ａ，１５Ｂを活性化させたままの状態で、ＷＬ０
信号とＷＬ７信号を「Ｈ」（Ｖｐｐ）レベルにしてそれ
ぞれにつながるメモリセル１２Ａ，１２Ｂを選択する。
これによって、センスアンプ１５Ａ，１５Ｂのデータ
が、ＷＬ０信号とＷＬ７信号につながるメモリセル１２
Ａ，１２Ｂに書き込まれる。その後、ＷＬ０信号とＷＬ
７信号を「Ｌ」（ＧＮＤ）レベルにしてそれぞれにつな
がるメモリセル１２Ａ，１２Ｂを非選択状態とし、セン
スアンプ１５Ａ，１５Ｂのイネーブル信号ＳＡＰ０、Ｓ
ＡＰ１を「Ｈ」レベルに、イネーブル信号ＳＡＮ０，Ｓ
ＡＮ１を「Ｌ」レベルにして、センスアンプ１５Ａ，１
５Ｂを不活性化し、ビット線イコライズ信号ＢＬＥＱ
０、ＢＬＥＱ１を「Ｈ」（Ｖｃｃ）レベルにしてビット
線対ＢＩＴ、ＢＩＴ＃をイコライズする。このとき、Ｍ
ＣＴ０信号とＭＣＴ１信号を「Ｈ」（Ｖｐｐ）レベルに
してビット線対ＢＩＴ、ＢＩＴ＃を導通させておく。こ
れで、リストアー動作は終了し、次のサイクルより通常
リード／ライト動作が可能となる。

【００７８】以上により、上記実施形態１，２によれ
ば、信号発生手段８や信号発生手段１８は、データ保持
が必要なデータのみをセンスアンプ５やセンスアンプ１
５Ａ，１５Ｂにラッチしてデータを保持させ、センスア
ンプ５やセンスアンプ１５Ａ，１５Ｂに保持したデータ
を元のメモリセル２やメモリセル１２Ａ，１２Ｂに記憶
させてセルフリフレッシュ動作を行うようにしたため、
データ保持を行うメモリ領域を、特定のメモリセル２や
メモリセル１２Ａ，１２Ｂだけに制限したことと、セン
スアンプ５または１５Ａ，１５Ｂにデータ保持をさせた
ことにより、ＤＲＡＭ／疑似ＳＲＡＭ並みのコスト、チ
ップサイズにてＳＲＡＭ並みのスタンバイ（データ保
持）電流の供給で済み、デバイスの消費電力を大幅に低
減することができるものである。

【００７９】なお、以上に説明したように、図８のタイ
ミングにて、ストアー制御、リストアー制御のサイクル
で、信号発生手段１８からＷＬ０信号とＷＬ７信号とを
同時に立ち上げるようにしたが、これに限らず、信号発
生手段１８は、通常動作時と比較して昇圧回路（メモリ
セルゲート信号発生回路）には２倍の負荷がかかるのを
解決するため、ＷＬ０信号とＷＬ７信号が立ち上がるタ
イミングを少しずらして出力するようにしてもよい。こ
のストアー動作やリストアー動作は、タイミングをずら
した遅延分だけ遅くなるが、同じ能力の昇圧回路（メモ
リセルゲート信号発生回路）であれば、複数のワード線
ＷＬを同時に立ち上げる場合よりはるかに高速であり、
ＷＬ０信号とＷＬ７信号が立ち上がるタイミングを少し
ずらすことよる遅延は大きな問題にならない。非常にク
リティカルなタイミングを要するアプリケーションに対
しては公知技術である能力の大きな（占有面積の大き
な）昇圧回路（メモリセルゲート信号発生回路）を採用
する方法をとれば良く、コストとのトレードオフとな
る。ＷＬ０信号を先に立ち上げ、十分に立ちあがった後
で、ＷＬ７信号を立ち上げる。この信号の遅延には通常
の遅延回路を用いれば良い。これによって、この昇圧回
路の能力を増強する必要はなくなる。

【００８０】また、図１の実施形態１では、一つのビッ
ト線対ＢＩＴ、ＢＩＴ＃につき一つのデータしか保持で
きなかったが、図７の実施形態２では一つのビット線対
ＢＩＴ、ＢＩＴ＃につき２つのデータが保持できる。セ
ンスアンプ５やセンスアンプ１５Ａ，１５Ｂを細かく分
割してき、例えば４分割すると、一つのビット線対ＢＩ
Ｔ、ＢＩＴ＃につき四つのデータを保持することができ
る。さらに、８分割、１６分割していくと、保持できる
データ数をセンスアンプの数に応じて増やすことができ
ることは明らかである。要は、一つのビット線に接続さ
れる複数のセンスアンプは、複数のセンスアンプの増幅
能力の合計が一つのビット線対ＢＩＴ、ＢＩＴ＃を十分
に増幅可能とする増幅能力であればよい。また、一つの
データを複数のセンスアンプにて高速にデータ保持する
ことも可能である。

【００８１】さらに、上記実施形態１，２では、特に説
明しなかったが、分割したセンスアンプはビット線対Ｂ
ＩＴ、ＢＩＴ＃に並列に配置、接続し、各々独立したセ
ンスアンプイネーブル信号ＳＡＰ，ＳＡＮで制御すれば
良い。分割したセンスアンプの配置の方法としては、デ
ータ保持したいメモリセルに近接して配置するのが好ま
しく、また、通常動作時に高速にセンスすることを考慮
すると、なるべく均等に配置した方が好ましい。

【００８２】さらに、上記実施形態１，２では、特に説
明しなかったが、ビット線イコライズ回路４，１４Ａ，
１４Ｂも、要求されるイコライズ速度に応じて適宜配
置、接続することができる。ビット線イコライズ回路
４，１４Ａ，１４Ｂは、具体的には、図２のような回路
構成を持つのでセンスアンプ同様、ビット線対ＢＩＴ、
ＢＩＴ＃と並列に配置、接続すればよい。例えば図２に
示すビット線イコライズ回路４は、ビット線対ＢＩＴ、
ＢＩＴ＃を（１／２）×Ｖｃｃにイコライズ（プリチャ
ージ）するために用いられ、ビット線ＢＩＴ、ＢＩＴ＃
をショートする回路と、各々のビット線ＢＩＴ、ＢＩＴ
＃に（１／２）×Ｖｃｃを供給するトランジスタがビッ
ト線ＢＩＴ、ＢＩＴ＃間に備えられた構成を採ってい
る。（１／２）×Ｖｃｃの電位を供給するトランジスタ
は、イコライズ電位の微調整を要する場合や長時間アク
セスされなかった場合に、（１／２）×Ｖｃｃレベルを
維持する電位供給を受けるために設けられている。

【００８３】さらに、上記実施形態２では、特に説明し
なかったが、図１の実施形態１と同様に、電源回路を不
活性化したり、または、電源回路を不活性化せず、電源
回路を活性化したままにしておき、リストアー動作を早
くするように構成してもよい。

【００８４】さらに、上記実施形態２では、特に説明し
なかったが、図１の実施形態１と同様に、スタンバイ時
に、Ｖｃｃレベルを下げて、または内部降圧回路の発生
レベルを下げてスタンバイ電流の更なる低減を図ること
も可能である。また、デバイスに与える電源電圧をセン
スアンプ部、パワーダウン検知用入力部とその他回路と
に分割し、センスアンプ部、パワーダウン検知用入力部
以外のその他回路に与える電源電圧をオフしてしまえ
ば、その他回路に流れるリーク電流をカットすることが
でき、消費電力を大幅に減らすことが可能となる。

【００８５】

【発明の効果】以上のように、本発明によれば、データ
保持が必要なデータのみをラッチしてラッチ型増幅手段
にデータを保持させ、ラッチ型増幅手段に保持したデー
タを元のメモリセルに記憶させるようにしてセルフリフ
レッシュ動作を行うため、データ保持を行うメモリ領域
を、データ保持が必要なデータのみに小さくしたこと
と、ラッチ型増幅手段にてデータ保持を行うことによ
り、ＤＲＡＭ／疑似ＳＲＡＭ並みのコスト、チップサイ
ズにてＳＲＡＭ並みのスタンバイ（データ保持）電流の
供給で済み、デバイスの消費電力を大幅に低減すること
ができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置におけるセルフリフレ
ッシュ回路の実施形態１を示すブロック図である。

【図２】図１のビット線イコライズ回路の一構成例を示
す回路図である。

【図３】図１のセンスアンプの一構成例を示す回路図で
ある。

【図４】ＳＲＡＭのメモリセルの一構成例を示す回路図
である。

【図５】図４の回路をゲートレベルの等価回路で表した
回路図である。

【図６】図１のセルフリフレッシュ回路のタイミングチ
ャート図である。

【図７】本発明の半導体記憶装置におけるセルフリフレ
ッシュ回路の実施形態２を示すブロック図である。

【図８】図７のセルフリフレッシュ回路のタイミングチ
ャート図である。

【図９】従来の半導体記憶装置におけるセルフリフレッ
シュ回路の一構成例を示すブロック図である。

【図１０】図９のセルフリフレッシュ回路のタイミング
チャート図である

【図１１】従来のセルフリフレッシュ回路の他の構成例
を示すブロック図である。

【符号の説明】

１，１１半導体記憶装置２，３，１２Ａ，１２Ｂ，１３メモリセル４，１４Ａ，１４Ｂビット線イコライズ回路５，１５Ａ，１５Ｂセンスアンプ６，７，１６，１７スイッチングトランジスタ８，１８信号発生回路８１，１８１電源制御手段８２，１８２ストアー手段８３，１８３リストアー手段９，１９セルフリフレッシュ回路ＷＬ０〜ＷＬ７ワード線ＢＩＴ，ＢＩＴ＃ビット線対ＢＬＥＱビット線イコライズ信号ＳＡＰ，ＳＡＮセンスアンプイネーブル信号ＭＣＴ０，ＭＣＴ１スイッチング信号

Claims

【特許請求の範囲】

【請求項１】メモリセルに保持した電荷量によってデ
ータを記憶し、該電荷量をラッチ型増幅手段で増幅して
データを読み出す半導体記憶装置において、データ保持が必要なデータのみをラッチして該ラッチ型
増幅手段にデータを保持させるストアー手段と、該ラッ
チ型増幅手段に保持したデータを元のメモリセルに記憶
させるリストアー手段とを有した半導体記憶装置。
【請求項２】ビット線対に複数のメモリセルが接続さ
れ、一つのビット線対にはそれに対応する一つまたは複
数のラッチ型増幅手段が接続されており、前記ストアー
手段は、前記データ保持が必要なデータを一つのビット
線対につき一つのデータのみ、同じビット線に接続され
る該一つまたは複数のラッチ型増幅手段にラッチしてデ
ータを保持する請求項１記載の半導体記憶装置。
【請求項３】ビット線対に複数のメモリセルが接続さ
れ、一つのビット線対にはそれに対応する複数の前記ラ
ッチ型増幅手段が接続されており、前記ストアー手段
は、一つのビット線対につきデータ保持が必要な複数の
データをそれぞれ、同じビット線に接続される該複数の
ラッチ型増幅手段にそれぞれラッチしてデータを保持す
る請求項１記載の半導体記憶装置。
【請求項４】前記ラッチ型増幅手段とメモリセルアレ
イが接続されるビット線を電気的に遮断可能とした第１
スイッチング手段を有する請求項１〜３の何れかに記載
の半導体記憶装置。
【請求項５】前記データ保持が必要なデータを記憶す
るメモリセルおよびラッチ型増幅手段と、データ保持が
不要なデータを記憶する一つまたは複数のメモリセルと
を電気的に遮断可能とした第２スイッチング手段を有す
る請求項１〜４の何れかに記載の半導体記憶装置。
【請求項６】一つのビット線に接続される複数のラッ
チ型増幅手段は、該複数のラッチ型増幅手段の増幅能力
の合計が一つのビット線対を十分に増幅可能とする増幅
能力である請求項２または３記載の半導体記憶装置。
【請求項７】前記データ保持時にメモリセルゲート信
号発生回路および基板電位発生回路の電源回路を不活性
化可能とする第１電源制御手段を有する請求項１〜６の
何れかに記載の半導体記憶装置。
【請求項８】前記データ保持時に、外部より与えられ
る電源電圧を下げる第２電源制御手段を有する請求項１
〜６の何れかに記載の半導体記憶装置。
【請求項９】前記データ保持時に、内部降圧回路が発
生する降圧レベルを下げる第３電源制御手段を有する請
求項１〜６の何れかに記載の半導体記憶装置。
【請求項１０】デバイスに与える電源電圧をラッチ型
増幅部およびパワーダウン検知用入力部とその他回路部
とに分割し、データ保持時に該ラッチ型増幅部およびパ
ワーダウン検知用入力部以外のその他回路部に与える電
源電圧を遮断可能とする第４電源制御手段を有する請求
項１〜６の何れかに記載の半導体記憶装置。
【請求項１１】メモリセルのデータを前記ラッチ型増
幅手段にラッチする場合と、ラッチした該ラッチ型増幅
手段のデータをメモリセルに転送する場合の少なくとも
何れかの場合において、複数のメモリセルを活性化する
複数ワード線の立ち上げのタイミングを互いにずらすよ
うに制御する信号発生手段を有する請求項３または６記
載の半導体記憶装置。
【請求項１２】前記データ保持時に、メモリセルゲー
ト信号発生回路および基板電位発生回路の電源回路を活
性化したままの場合と、それを不活性化する場合とに切
替え可能とする切替手段を有する請求項１〜７，１０の
何れかに記載の半導体記憶装置。
【請求項１３】一つのビット線に接続される複数のラ
ッチ型増幅手段は、データ保持が必要なデータのメモリ
セルに近接して設けられ、ビット線上の均等位置に配置
される請求項２、３、６または１１記載の半導体記憶装
置。