KR100652414B1 - 딥 파워 다운 모드일 때 일부 데이터를 보존할 수 있는메모리 장치 및 그 동작 방법 - Google Patents

딥 파워 다운 모드일 때 일부 데이터를 보존할 수 있는메모리 장치 및 그 동작 방법 Download PDF

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Abstract

딥 파워 다운 모드일 때 일부 데이터를 보존할 수 있는 메모리 장치 및 그 동작 방법이 개시된다. 메모리 장치는 외부 제어 신호들에 응답해서 상기 메모리 장치의 동작 상태를 나타내는 내부 제어 신호를 발생하는 명령 디코더 및 상기 내부 제어신호에 응답해서 비트 라인 센스 앰프의 전원 전압으로서 내부전압과 외부전압 중 하나를 선택적으로 공급하는 비트 라인 센스 앰프 제어부를 구비한다. 본 발명에 따른 메모리 장치 및 그 동작 방법은 딥 파워 다운 모드에서 리프레쉬(refresh) 동작 없이 필요한 데이터를 보존할 수 있는 장점이 있다.

Description

딥 파워 다운 모드일 때 일부 데이터를 보존할 수 있는 메모리 장치 및 그 동작 방법{Memory device reserving data during power down mode and method thereof}
도 1은 JEDEC에 규정된 딥 파워 다운 모드를 규정하는 타이밍도이다.
도 2는 본 발명의 실시예에 따른 메모리장치의 개략적인 블록도 이다
도 3은 도 2의 비트라인 센스앰프와 비트라인 센스앰프 제어부의 연결관계를 설명하는 회로도 이다.
도 4는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 설명하는 플로우 차트이다.
도 5는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 설명하는 플로우 차트이다.
도 6(a)는 도 5의 동작 방법에 따른 딥 파워 다운 모드의 진입과 이탈을 나타내는 타이밍 도이다.
도 6(b)는 종래의 딥 파워 다운 모드의 진입과 이탈을 나타내는 타이밍도 이다.
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것으로서, 특히 내부 전압 발생기가 동작하지 않을 때 일부 데이터를 보존할 수 있는 메모리 장치와 그 동작 방법에 관한 것이다.
개인 휴대 단말기(personal digital assistant)나 노트북 컴퓨터와 같은 휴대장치의 사용이 점점 확대되고 있는 상황에서 저전력 메모리(low power memory)의 필요성이 더욱 커지고 있다. 이에 대한 방안으로 온도에 따라 메모리 셀의 데이터 보유시간이 달라지는 것을 이용하여 리프레쉬 주기를 조절하여 전력 소모를 줄이는 방법과, 전체의 메모리 장치에 대해 리프레쉬 하지 않고 필요한 부분만 리프레쉬 하는 부분 리프레쉬(partial refresh)기능을 갖는 저전력 디램들이 개발되고 있다.
또한 메모리의 엑티브 또는 스탠바이 상태에서 파워 다운 모드(power donw mode)로 동작하여 메모리의 소비전력을 감소시키는 파워 다운 모드가 JEDEC(Joint Electronic Device Engineering Council)에 규정되어 있다. 또한 최근 들어 메모리가 사용되지 않을 때는 메모리내의 내부전압 발생기를 동작시키지 않음으로 소비전력을 최소화할 수 있는 딥 파워 다운(Deep Power Down; 이하 DPD)모드가 JEDEC에서 표준화 되었다.
도 1은 JEDEC에 규정된 딥 파워 다운 모드를 규정하는 타이밍도이다.
도1을 참조하면, 메모리 장치는 클럭 인에이블 신호(CKE)가 로우이고, 로우 어드레스 스트로브 신호(/RAS)와 컬럼 어드레스 스트로브 신호(/CAS)가 하이이며, 쓰기 인에이블 신호(/WE)와 선택 신호(/CS)가 로우인 경우에 클록 신호(CLK)에 동 기되어 DPD 모드에 진입하고 클록 인에이블 신호(CKE)가 하이로 되면 DPD 모드를 이탈한다.
DPD 모드 이탈 후에는 소정 시간, 예를 들어 200us의 파워 업 시퀀스를 거쳐 정상 동작을 한다. DPD 모드에 진입하면 메모리 장치내의 모든 내부전압 발생기는 디스에이블 되고 동작하지 않게 되므로 전력소모가 상당히 감소한다.
그러나 JEDEC에 표준화된 도1의 DPD 모드에서는 저소비 전력이 이루어지나 메모리의 모든 셀들에 저장된 모든 데이터가 보존되지 않는 단점이 있다. 왜냐하면 모든 내부전압 발생기를 동작시키지 않기 때문에 리프레쉬 동작을 수행할 수 없기 때문이다. 따라서 DPD 모드에 진입하기 전에 메모리에 저장된 필요한 데이터를 다른 저장공간에 옮겨 놓아야 하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 딥 파워 다운 모드일 때 필요한 데이터를 보존할 수 있는 메모리 장치를 제공함에 있다..
본 발명이 이루고자 하는 다른 기술적 과제는 딥 파워 다운 모드일 때 필요한 데이터를 보존할 수 있는 메모리 장치의 동작 방법을 제공함에 있다.
본 발명의 실시예에 따른 메모리 장치는 외부 제어 신호들에 응답해서 상기 메모리 장치의 동작 상태를 나타내는 내부 제어 신호를 발생하는 명령 디코더 및 상기 내부 제어신호에 응답해서 비트 라인 센스 앰프의 전원 전압으로서 내부전압과 외부전압 중 하나를 선택적으로 공급하는 비트 라인 센스 앰프 제어부를 구비한 다.
상기 외부 제어 신호들은 상기 메모리 장치의 동작 모드를 결정하는 명령어들이다.
상기 비트라인 센스앰프 제어부는 상기 외부 제어 신호들이 상기 메모리 장치의 딥 파워 다운 모드를 나타내는 경우의 상기 내부 제어신호에 응답하여 상기 외부전압을 상기 비트라인 센스앰프의 전원으로 공급하고 상기 외부 제어신호들이 상기 딥 파워 다운 모드 이외의 동작을 나타내는 경우에는 상기 내부 제어 신호에 응답하여 상기 내부전압을 상기 비트라인 센스앰프의 전원으로 공급한다.
상기 비트라인 센스 앰프 제어부는 엔모스 제어부 및 피모스 제어부를 구비한다. 엔모스 제어부는 상기 내부 제어신호에 응답하며, 상기 딥 파워 다운 모드인 경우 상기 외부전압을 수신하고 상기 딥 파워 다운 모드가 아닌 경우 센싱 인에이블 신호를 수신하여 대응되는 비트라인 센스 앰프의 엔모스 트랜지스터 쌍을 제어한다.
피모스 제어부는 상기 내부 제어신호에 응답하고, 상기 딥 파워 다운 모드인 경우 상기 외부전압을 수신하고 상기 딥 파워 다운 모드가 아닌 경우 반전 센싱 인에이블 신호 및 상기 내부전압을 수신하여 대응되는 비트라인 센스 앰프의 피모스 트랜지스터 쌍을 제어한다.
상기 외부 전압에 응답하여 상기 내부 전압을 발생하는 내부전압 발생기를 더 구비하고, 상기 내부전압 발생기는 상기 딥 파워 다운 모드인 경우의 상기 내부 제어 신호에 응답해서 상기 내부전압의 발생을 중지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 장치는 비트라인 센스 앰프 및 상기 메모리 장치가 딥 파워 다운 모드(Deep Power Down Mode)인 경우 내부 제어 신호에 응답하여 상기 비트 라인 센스 앰프의 구동 전압으로서 외부 전압을 인가하는 비트라인 센스앰프 제어부를 구비한다.
상기 비트라인 센스앰프 제어부는 상기 메모리 장치가 딥 파워 다운 모드 이외의 모드인 경우 내부 제어 신호에 응답하여 상기 비트 라인 센스 앰프의 구동 전압으로서 내부 전압을 인가한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 장치의 동작 방법은 워드라인을 인에이블 시키는 단계, 내부전압을 이용하여 상기 워드라인에 대응되는 비트라인 센스앰프를 구동하는 단계 딥 파워다운 모드(Deep Power Down Mode)인지를 판단하는 단계 및 딥 파워다운 모드이면 상기 비트라인 센스앰프를 외부전압을 이용하여 구동하는 단계를 구비한다.
상기 딥 파워다운 모드이면 상기 내부전압을 발생하는 내부 전압 발생기를 디스에이블 시키는 단계를 더 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법은 워드라인을 인에이블 하고 상기 워드라인에 연결된 비트라인 센스 앰프를 내부전압을 이용해 동작시키는 제 1 액티브 명령을 인가하는 단계, 딥 파워다운 모드 진입명령을 인가하는 단계, 상기 딥 파워다운 모드 진입명령에 응답해서 상기 비트라인 센스앰프의 전원을 상기 내부전압에서 외부전압으로 전환하는 단계, 딥 파워다운 모드 이탈명령을 인가하는 단계, 상기 워드라인을 다시 인 에이블 하는 제 2 액티브 명령을 인가하는 단계를 구비한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 메모리장치의 개략적인 블록도 이다.
도 2를 참고하면, 본 발명의 실시예에 따른 메모리 장치(200)는 명령 디코더(210)및 비트라인 센스앰프 제어부(270)를 구비한다.
명령 디코더(210)는 외부 제어 신호들(CKE,/RAS,/CAS,/CS,/WE)에 응답해서 메모리 장치(200)의 동작 상태를 나타내는 내부 제어신호(PDPD)를 발생한다.
비트라인 센스앰프 제어부(270)는 내부 제어신호(PDPD)에 응답해서 비트라인 센스앰프(260)의 전원 전압으로서 내부전압(VINT)과 외부전압(VDD) 중 하나를 선택적으로 공급한다. 외부 제어 신호들(CKE,/RAS,/CAS,/CS,/WE)은 메모리 장치(200)의 동작 모드를 결정하는 명령어들이다.
도 2에는 설명의 편의를 위하여 어드레스 제어부(220), 내부전압 발생기(230),메모리 블록(240)들,워드라인 드라이버(250)들이 더 개시된다.
어드레스 제어부(220), 메모리 블록(240), 워드라인 드라이버(250)의 구성 및 동작은 본 발명의 기술분야에서 통상의 지식을 가진 자라면 쉽게 이해할 수 있으므로 자세한 설명은 생략한다.
상기 명령 디코더(210)는 외부 제어신호들(CKE,/RAS,/CAS,/CS,/WE)에 응답해서 메모리 장치(200)의 동작상태를 나타내는 내부 제어신호(PDPD)를 발생한다. 즉, 외부 제어 신호들(CKE,/RAS,/CAS,/CS,/WE)이 메모리 장치(200)의 딥 파워다운 모드 (이하 DPD모드라 한다)를 나타내면 외부 제어 신호들(CKE,/RAS,/CAS,/CS,/WE)을 디코딩하여 DPD모드를 나타내는 내부 제어 신호(PDPD)를 하이 로 발생한다.
여기서, 내부제어신호(PDPD)가 하이 레벨로 발생한다고 설명하였으나 당업자라면 회로 구성에 따라 내부 제어신호(PDPD)가 로우 레벨로 발생될 수 도 있음을 이해할 수 있을 것이다.
내부전압 발생기(230)는 내부제어신호(PDPD)에 응답해서 온/오프가 결정된다. 즉, 메모리 장치(200)가 DPD 모드가 아닌 경우에는 외부전압(VDD)을 이용해서 메모리 장치(200)에 필요한 내부전압(VINT)및 워드라인전압등을 발생하고, 메모리 장치(200)가 DPD 모드인 경우에는 내부 제어신호(PDPD)가 트랜지스터(GTR)를 턴 오프 시켜 내부전압 발생기(230)가 동작하지 않도록 한다.
비트 라인 센스 앰프(,260)는 메모리 블록(240)들 사이에 형성된다. 또한 비트라인 센스앰프(260)는 비트라인 센스앰프(260)의 좌측 또는 우측 중의 한쪽 메모리 블록(240)에 형성된 비트라인(BL)과 반전 비트라인(/BL)이 공통 연결된 접힌(Folded) 구조일 수 있다.
또는 좌측 메모리 블록의 비트라인(BL)과 우측 메모리 블록의 반전 비트라인(/BL)에 가각 연결되는 개방(Open) 구조일 수도 있다.
비트라인 센스 앰프 제어부(270)는 센싱 인에이블 신호(PS)및 반전 센싱 인에이블 신호(/PS)와 내부 제어신호(PDDP)에 응답해서 비트라인 센스앰프(260)의 동작을 제어한다. 도 3은 도 2의 비트라인 센스앰프와 비트라인 센스앰프 제어부의 연결관계를 설명하는 회로도 이다.
도 3을 참조하면, 비트라인 센스앰프(260)는 비트라인(BL)과 반전 비트라인(/BL)에 크로스 커플로 연결된 엔모스 트랜지스터 쌍(311)과 피모스 트랜지스터 쌍(312)을 구비한다. 즉, 비트라인 센스앰프(260)는 래치 형식이므로 자체 누설 전류 외에는 전류 소모가 거의 없다.
비트라인 센스앰프 제어부(270)는 외부 제어 신호들 (CKE,/RAS,/CAS,/CS,/WE)이 메모리 장치(200)의 딥 파워 다운 모드를 나타내는 경우의 내부 제어신호(PDPD)에 응답하여 외부전압(VDD)을 비트라인 센스앰프(260)의 전원으로 공급한다.
그리고, 외부 제어신호들(CKE,/RAS,/CAS,/CS,/WE)이 딥 파워 다운 모드 이외의 동작을 나타내는 경우에는 내부제어신호(PDPD)에 응답하여 내부전압(VINT)을 비트라인 센스앰프(260)의 전원으로 공급한다.
비트라인 센스앰프 제어부(270)는 엔모스 제어부(320)와 피모스 제어부(330)를 구비한다.
엔모스 제어부(320)는 내부 제어신호(PDPD)에 응답하며, 딥 파워 다운 모드인 경우 외부전압(VDD)을 수신하고 딥 파워 다운 모드가 아닌 경우 센싱 인에이블 신호(PS)를 수신하여 대응되는 비트라인 센스 앰프(260)의 엔모스 트랜지스터 쌍(311)을 제어한다.
피모스 제어부(330)는 내부 제어신호(PDPD)에 응답하고, 딥 파워 다운 모드인 경우 외부전압(VDD)을 수신하고 딥 파워 다운 모드가 아닌 경우 반전 센싱 인에이블 신호(/PS) 및 내부전압(VINT)을 수신하여 대응되는 비트라인 센스 앰프(260) 의 피모스 트랜지스터 쌍(312)을 제어한다.
엔모스 제어부(320)는 제 1 및 제 2 전송 게이트(TM1, TM2)및 제어 트랜지스터(CTR)를 구비한다.
제 1 전송 게이트(TM1)는 내부제어신호(PDPD)에 응답하여 외부전압(VDD)을 전송 또는 차단한다. 제 2 전송 게이트(TM2)는 내부 제어신호(PDPD)에 응답하여 센싱 인에이블 신호(PS)를 전송 또는 차단한다.
제어 트랜지스터(CTR)는 제 1 및 제 2 전송 게이트들(TM1, TM2)로부터 출력되는 외부전압(VDD) 또는 센싱 인에이블 신호(PS)를 게이트로 수신하고 대응되는 비트라인 센스앰프(260)의 엔모스 트랜지스터 쌍(311)을 제어하는 엔모스 쌍 센싱 신호(LAB)를 접지 전압 레벨로 발생한다.
피모스 제어부(330)는 제 3 및 제 4 전송 게이트(TM3, TM4), 제 1 내지 제 3 트랜지스터(T1, T2, T3)들을 구비한다.
제 3 전송 게이트(TM3)는 내부제어신호(PDPD)에 응답하여 반전 센싱 인에이블 신호(/PS)를 제 1 노드(N1)로 전송 또는 차단한다. 제 4 전송 게이트(TM4)는 내부 제어신호(PDPD)에 응답하여 제 1 노드(N1)를 접지 전압(VSS)에 연결 또는 차단한다.
제 1 트랜지스터(T1)는 내부전압(VINT)과 제 2 노드(N2) 사이에 연결되며 내부 제어신호(PDPD)를 게이트로 수신한다. 제 2 트랜지스터(T2)는 외부전압(VDD)과 제 2 노드(N2) 사이에 연결되며 내부 제어신호(PDPD)가 반전된 신호를 게이트로 수신한다. 피모스 제어부(330)는 내부 제어신호(PDPD)를 반전시키기 위해서 인버터 (E)를 구비할 수 있다.
제 3 트랜지스터(T3)는 제 2 노드(N2)에 1단이 연결되고 제 1 노드(N1)에 게이트가 연결되며 제 2 단으로 대응되는 비트라인 센스 앰프(260)의 피모스 트랜지스터 쌍(312)을 제어하는 피모스 쌍 센싱 신호(LA)를 발생한다.
엔모스 제어부(320)는 센싱인에이블 신호(PS)와 내부 제어 신호(PDPD)에 응답해서, 비트라인 센스앰프(260)의 엔모스 트랜지스터 쌍(311)의 엔모스 쌍 센싱신호(LAB)를 제어한다.
메모리 장치(200)가 DPD 모드가 아닌 때에는 즉, 내부 제어 신호(PDPD)가 로우 인 경우는 제 1 전송 게이트(TM1)가 턴 오프, 제 2 전송 게이트(TM2)는 턴 온 되어 센싱 인에이블 신호(PS)가 제어 트랜지스터(CTR)의 게이트로 공급된다.
메모리 장치(200)가 DPD 모드가 아닌 때에는 센싱 인에이블 신호(PS)는 하이 레벨이며 메모리 장치(200)가 DPD 모드인 때에는 센싱 인에이블 신호(PS)는 로우 레벨이다. 따라서 센싱 인에이블 신호(PS)에 응답하여 제어 트랜지스터(CTR)가 턴 온 되고 엔모스 쌍 센싱 신호(LAB)가 접지 전압(VSS) 레벨로 대응되는 엔모스 트랜지스터 쌍(311)으로 인가된다.
한편, 메모리 장치(200)가 DPD 모드인 때에는 즉, 내부 제어 신호(PDPD)가 하이 인 경우는 제 1 전송 게이트(TM1)가 온, 제 2 전송 게이트(TM2)는 오프 되어 외부 전압(VDD)이 제어 트랜지스터(CTR)의 게이트로 공급된다.
메모리 장치(200)가 DPD 모드인 때에는 외부전압(VDD)에 응답하여 제어 트랜지스터(CTR)가 턴 온 되고 엔모스 쌍 센싱 신호(LAB)가 접지 전압(VSS) 레벨로 대 응되는 엔모스 트랜지스터 쌍(311)으로 인가된다. 엔모스 제어부(320)는 제 1 및 제 2 전송 게이트(TM1, TM2)를 제어하기 위한 인버터(I1)을 더 구비할 수 있다.
상기 피모스 제어부(330)는 반전 센싱 인에이블신호(/PS)와 내부 제어 신호(PDPD)에 응답해서, 비트라인 센스앰프(260)의 피모스 트랜지스터 쌍(312)을 제어하는 피모스 쌍 센싱신호(LA)를 제어한다.
메모리 장치(200)가 DPD 모드가 아닌 때에는 즉, 내부 제어 신호(PDPD)가 로우 인 경우는 제 1 트랜지스터(T1)는 온 되고 3 트랜지스터(T3) 의 소스에 내부전압(VINT)이 인가되며, 제 3 전송 게이트(TM3)도 온 되어 반전 센싱 인에이블 신호(/PS)가 제 3 트랜지스터(T3)의 게이트로 공급된다.
메모리 장치(200)가 DPD 모드가 아닌 때에는 센싱 인에이블 신호(PS)는 하이 레벨이므로 반전 센싱 인에이블 신호(/PS)는 로우 레벨이다. 따라서 제 3 트랜지스터(T3)가 턴 온 되고 피모스 쌍 센싱 신호(LA)가 내부전압(VINT)의 전압 레벨로 되어 대응되는 피모스 트랜지스터 쌍(312)으로 인가된다.
한편 메모리 장치가 DPD 모드인 때에는 즉, 내부 제어 신호(PDPD)가 하이 인 경우는 제 1 트랜지스터(T1)는 오프, 제 2 트랜지스터(T2)가 온 되어 외부전압(VDD)이 제 3 트랜지스터(T3)의 소스 즉, 제 2 노드(N2)에 인가되고, 제 3 전송 게이트(TM3)는 오프, 제 4 전송 게이트(TM4)가 온 되어 접지 전압(VSS)이 제 3 트랜지스터(T3)의 게이트로 공급된다.
그러면, 제 3 트랜지스터(T3)가 턴 온 되고 피모스 쌍 센싱 신호(LA)가 외부전압(VDD)의 전압 레벨로 되어 대응되는 피모스 트랜지스터 쌍(312)으로 인가된다.
또한 비트라인 센스앰프 제어부(270)는 프리차지 상태에서 엔모스 쌍 센싱 신호(LA)와 피모스 쌍 센싱 신호(LAB)를 일정 전압으로 프리차지 하는 프리차지 제어부(미도시)를 더 구비할 수 있다.
이와 같은 동작에 의하여 메모리 장치(200)가 DPD 모드인 경우에도 비트라인 센스앰프(260)는 외부전압(VDD)에 의하여 구동되며 필요한 데이터를 유지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 설명하는 플로우 차트이다.
도 4를 참조하면, 메모리 장치의 동작 방법(400)은 먼저 워드라인을 인에이블 시킨다. (410 단계) 그리고, 내부전압을 이용하여 워드라인에 대응되는 비트라인 센스앰프를 구동한다(420단계)
딥 파워다운 모드(Deep Power Down Mode)인지를 판단한다.(430 단계) 딥 파워다운 모드이면 딥 파워다운 모드이면 내부전압을 발생하는 내부 전압 발생기를 디스에이블 시키고 비트라인 센스앰프를 외부전압을 이용하여 구동한다.(440 단계)
만일 딥 파워다운 모드가 아니면 420단계에서 처럼 비트라인 센스 앰프를 내부 전압을 이용하여 구동한다. 도 4에 도시된 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법(400)은 도 2및 도 3에 도시된 메모리 장치(200)의 동작 방법에 대응되므로 상세한 설명을 생략한다.
도 5는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 설명하는 플로우 차트이다.
도 6(a)는 도 5의 동작 방법에 따른 딥 파워 다운 모드의 진입과 이탈을 나타내는 타이밍 도이다.
도 6(b)는 종래의 딥 파워 다운 모드의 진입과 이탈을 나타내는 타이밍도 이다.
도 5를 참조하면, 메모리 장치의 동작 방법(500)은 워드라인을 인에이블 하고 상기 워드라인에 연결된 비트라인 센스 앰프를 내부전압을 이용해 동작시키는 제 1 액티브 명령을 인가하는 510 단계, 딥 파워다운 모드 진입명령을 인가하는 520 단계, 상기 딥 파워다운 모드 진입명령에 응답해서 상기 비트라인 센스앰프의 전원을 상기 내부전압에서 외부전압으로 전환하는 530 단계, 딥 파워다운 모드 이탈명령을 인가하는 540 단계 및 상기 워드라인을 다시 인에이블 하는 제 2 액티브 명령을 인가하는 550 단계를 구비한다.
이하 도2및 도 3, 도 5, 도 6(a) 및 도6(b)를 참고로 본 발명의 메모리 장치의 동작 방법이 설명된다.
메모리 장치(200)의 정상모드에서는 내부제어신호(PDPD) 로직 로우 상태이다. 로우 레벨의 내부제어신호(PDPD)에 응답해서 엔모스 제어부(320)의 제 2 전송게이트(TM2)는 온, 제 1 전송 게이트(TM1)는 오프 되어 하이 레벨의 센싱 인에이블 신호(PS)가 제어 트랜지스터(CTR)의 게이트에 공급된다.
이때, 피모스 제어부(330)의 제 3 전송게이트(TM3)는 온, 제 4 전송 게이트(TM4)는 오프 되어 반전 센싱 인에이블 신호(/PS)신호가 제 3 트랜지스터(T3)의 게이트에 공급된다. 또한 피모스 제어부(330)의 제 1 트랜지스터(T1)는 온, 제 2 트 랜지스터(T2)는 오프 되어 제 3 트랜지스터(T3)의 소스에 내부전압(VINT)이 공급된다.
메모리 장치(200)에 제 1 엑티브 명령(ACT1)이 입력되면(510 단계) 어드레스 제어부(220) 및 워드라인 드라이버(250)등의 내부 회로에 의해 해당 메모리 블록(240)내의 특정 워드라인(WL)이 인에이블 된다. 워드라인(WL)이 인에이블 되면 셀 커패시터(C)의 전하는 억세스 트랜지스터(AT)를 통해 비트라인 쌍(BL, /BL)으로 전송된다.
워드라인(WL)이 엑티브 된 후 일정시간 후에 센싱 인에이블 신호(PS)와 반전 센싱 인에이블 신호(/PS) 각각은 하이 와 로우 로 발생된다.
하이 레벨의 센싱 인에이블신호(PS)는 엔모스 제어부(320)의 제 2 전송 게이트(TM2)를 통해 제어 트랜지스터(CTR) 게이트에 공급되고, 엔모스 트랜지스터 쌍 센싱 신호(LAB)를 접지전압(VSS)에 연결하여, 비트라인 센스앰프(260)의 엔모스 트랜지스터 쌍(311)을 동작시켜 비트라인(BL)과 반전비트라(/BL)인 중 하나를 접지전압(VSS)으로 센싱 증폭한다.
또한 로우 레벨의 반전센싱 인에이블 신호(/PS)는 피모스 제어부(330)의 제 3 전송 게이트(TM3)를 통해 제 3 트랜지스터(T3)의 게이트에 공급된다. 그러면 피모스 트랜지스터 쌍 센싱신호(LA)는 턴 온 된 제 3 트랜지스터(T3)를 통해 내부전압(VINT)에 연결되고 비트라인 센스앰프(260)의 피모스 트랜지스터 쌍(312)을 동작시켜 비트라인(BL)과 반전비트라인(/BL) 중 다른 하나를 내부전압(VINT)으로 증폭한다.
즉, 제 1 엑티브 명령(ACT1)에 의해 인에이블되는 워드라인(WL)에 연결된 메모리의 데이터는 비트라인 센스앰프(260)의 동작에 의해 비트라인(BL) 또는 반전비트라인(/BL)에 내부전압(VINT) 또는 접지전압(VSS)으로 증폭되어 래치 된다.
또한 제 1 엑티브 명령(ACT1)의 인가는 비트라인 센스앰프(260)를 공유하지 않는 각 메모리 블록(240)내의 워드라인을 인에이블 하기위해 여러 번 반복 될 수 도 있다.
제 1 엑티브 명령(ACT1)에 의한 비트라인 센스앰프(260)의 센싱 및 증폭 동작이 진행된 후에 외부 제어신호들(CKE,/CS,/RAS,/CAS,/WE)의 조합 에 의해 DPD 모드 진입 명령을 인가한다(520 단계). 명령 디코더(210)는 외부 제어신호들(CKE,/CS,/RAS,/CAS,/WE)을 디코딩 하고 내부 제어신호(PDPD)를 하이 로 발생한다.
하이 레벨의 내부 제어신호(PDPD)에 의해 내부 전압 발생기(230)는 동작하지 않게 되고 메모리 장치(200)의 내부전압(VINT)을 이용하는 회로들은 그 동작이 중지된다. 즉, DPD 모드때는 소모 전류를 최소화하기위해 내부전압 발생기(230)가 디스에이블 된다.
내부제어신호(PDPD)가 하이 가 되면 엔모스 제어부(320)의 제 2 전송게이트(TM2)은 오프, 제 1 전송 게이트(TM1)는 온 되므로 제어 트랜지스터(CTR)의 게이트에는 외부전압(VDD)이 공급된다. 그러므로 엔모스 쌍 센싱신호(LAB)는 계속 접지전압(VSS)과 연결되고, 비트라인 센스앰프(260)의 엔모스 트랜지스터 쌍(311)은 계속 비트라인(BL)과 반전비트라인(/BL) 중 하나를 접지 전압(VSS)으로 유지한다.
또한 내부제어신호(PDPD)가 하이 가 되면 피모스 제어부(330)의 제 1 트랜지스터(T1)는 오프 , 제 2 트랜지스터(T2)는 온 되어 제 3 트랜지스터(T3)의 소스에 외부전압(VDD)이 공급된다. 또한 제 3 전송게이트(TM3)는 오프, 제 4 전송 게이트(TM4)는 온 되어 제 3 트랜지스터(T3)의 게이트에 접지전압(VSS)이공급된다.
그러므로 피모스 쌍 센싱신호(LA)는 외부전압(VDD)과 연결되고, 비트라인 센스앰프(260)의 피모스 트랜지스터 쌍(312)은 비트라인(BL)과 반전비트라인(/BL) 중 다른 하나를 외부전압으로 유지한다. (530 단계)
즉, DPD 모드 때에는 비트라인 센스앰프(260)에 공급되는 전원이 내부전압(VINT)에서 외부전압(VDD)으로 전환되므로, 내부전압 발생기(230)가 동작하지 않아도 외부전압(VDD)과 접지전압(VSS)을 이용해 비트라인 센스앰프(260)를 계속 동작시켜 필요한 데이터를 계속해서 보존 할 수 있다.
클럭 신호(CKE)가 하이가 되면 메모리 장치(200)는 DPD 모드에서 이탈하고(540 단계) 일정 시간의 파워 업 시퀴언스가 실행된다. 파워 업 시퀴언스가 실행되는 동안에 내부전압 발생기(230)는 인에이블 되어 외부전압(VDD)을 이용해 내부전압(VINT)을 생성한다. 생성된 내부전압(VINT)은 메모리 장치(200)의 비트라인 센스앰프 제어부(270) 등의 내부회로의 전원전압으로 인가된다.
DPD 모드진입 전 인에이블 되었던 워드라인과 동일한 워드라인을 인에이블 시키는 제 2 엑티브 명령(ACT2)을 인가한다.(550 단계) 제 1 엑티브 명령(ACT1)이 여러 번 진행되었다면 동일하게 여러 번의 제 2 엑티브 명령(ACT2)이 인가될 수도 있다.
제 2 엑티브 명령(ACT2)에 의해 워드라인이 다시 인에이블 되고 센싱 인에이블 신호(PS)와 반전 센싱 인에이블 신호(/PS)가 각각 하이 및 로우 로 발생된다.
센싱 인에이블 신호(PS)와 반전 센싱 인에이블 신호(/PS)가 각각 하이 및 로우 가 된 후 DPD 모드에서 이탈된 상태를 나타내도록 내부제어신호(PDPD)도 로우 가 된다.
도 6(b)를 참조하면, 종래에는 내부제어신호(PDPD)가 DPD모드 진입과 동시에 하이 레벨로 된 후 DPD 모드 이탈과 동시에 로우 레벨로 전환된다. 그러나, 본 발명의 실시예에서는 내부제어신호(PDPD)가 DPD 모드 이탈 후에도 제 2 액티브 명령(ACT2)이 발생되어야 로우레벨로 전환된다. 이는 다음과 같은 메모리 장치(200)의 동작을 보장하기 위한 것이다.
워드라인이 인에이블되기 전에는, 즉, 제 2 엑티브 명령(ACT2)이 인가되기 전에는, 센싱 인에이블 신호(PS)와 반전 센싱 인에이블 신호(/PS)는 각각 하이 및 로우로 발생되지 않는다. 본 발명의 실시예는 상기 구간동안 내부제어신호(PDPD)를 하이 레벨로 유지한다. 그럼으로써, 비트라인 센스앰프(260)의 전원은 내부전압(VINT)으로 변환되지 않고, 외부전압(VDD)으로 유지된다.
DPD 모드를 이탈한 다음부터 제 2 엑티브 명령(ACT2)이 인가되기 전까지는, 센싱 인에이블 신호(PS)와 반전 센싱 인에이블 신호(/PS)는 각각 하이 및 로우로 발생되지 않는다. 상기 구간동안 본 발명의 실시예에서는 내부제어신호(PDPD)가 하이 레벨로 유지된다. 그럼으로써, 비트라인 센스앰프(260)의 전원은 내부전압(VINT)으로 변환되지 않고, 외부전압(VDD)으로 유지된다.
그리고, 제 2 엑티브 명령(ACT2)이 인가되면, 센싱 인에이블 신호(PS)와 반전 센싱 인에이블 신호(/PS)는 각각 하이 및 로우로 발생된다. 그 다음, 본 발명의 실시예에서는 내부제어신호(PDPD)가 로우 레벨로 전환된다. 그럼으로써, 비트라인 센스앰프(260)의 전원은 내부전압(VINT)으로 변환된다.
비트라인 센스앰프(260)의 전원을 외부전압(VDD)에서 다시 내부전압(VINT)으로 변환하고 인에이블된 워드라인에 연결된 메모리 셀들에 비트라인 센스앰프(260)에 보존되었던 데이터를 다시 기입한다.
삭제
또한 제 2 엑티브 명령(ACT2)에 의해 비트라인 센스앰프(260)에 보존된 데이 터가 메모리 셀에 쓰여진 후에, 인에이블 된 워드라인을 디스에이블 하기위한 프리차지 명령이 인가될 수 도 있다.
본 발명은 하나의 워드라인에 연결된 다수의 데이터를 보존하는 것에 대해 예시적인 실시예를 설명하고있지만, DPD 모드에서 보존이 필요한 데이터 양에 따라 인에이블 되는 워드라인 수는 더 많을 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 메모리 장치 및 그 동작 방법은 딥 파워 다운 모드에서 리프레쉬(refresh) 동작 없이 필요한 데이터를 보존할 수 있는 장점이 있다.

Claims (18)

  1. 메모리 장치에 있어서,
    외부 제어 신호들에 응답해서 상기 메모리 장치의 동작 상태를 지시하는 내부 제어 신호를 발생하는 명령 디코더 ; 및
    상기 내부 제어신호에 응답해서 비트 라인 센스 앰프의 전원 전압으로서 내부전압과 외부전압 중 하나를 선택적으로 공급하는 비트 라인 센스 앰프 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 외부 제어 신호들은 상기 메모리 장치의 동작 모드를 결정하는 명령어들인 것을 특징으로 하는 메모리 장치.
  3. 제 2항에 있어서, 상기 비트라인 센스앰프 제어부는,
    상기 외부 제어 신호들이 상기 메모리 장치의 딥 파워 다운 모드를 나타내는 경우의 상기 내부 제어신호에 응답하여 상기 외부전압을 상기 비트라인 센스앰프의 전원으로 공급하고
    상기 외부 제어신호들이 상기 딥 파워 다운 모드 이외의 동작을 나타내는 경우에는 상기 내부 제어 신호에 응답하여 상기 내부전압을 상기 비트라인 센스앰프의 전원으로 공급하는 것을 특징으로 하는 메모리 장치.
  4. 제 3항에 있어서, 상기 비트라인 센스 앰프 제어부는,
    상기 내부 제어신호에 응답하며, 상기 딥 파워 다운 모드인 경우 상기 외부전압을 수신하고 상기 딥 파워 다운 모드가 아닌 경우 센싱 인에이블 신호를 수신하여 대응되는 비트라인 센스 앰프의 엔모스 트랜지스터 쌍을 제어하는 엔모스 제어부 ; 및
    상기 내부 제어신호에 응답하고, 상기 딥 파워 다운 모드인 경우 상기 외부전압을 수신하고 상기 딥 파워 다운 모드가 아닌 경우 반전 센싱 인에이블 신호 및 상기 내부전압을 수신하여 대응되는 비트라인 센스 앰프의 피모스 트랜지스터 쌍을 제어하는 피모스 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제 4항에 있어서, 상기 엔모스 제어부는,
    상기 내부 제어 신호에 응답하여 상기 외부전압을 전송 또는 차단하는 제 1 전송 게이트 ;
    상기 내부 제어신호에 응답하여 상기 센싱 인에이블 신호를 전송 또는 차단하는 제 2 전송 게이트 ; 및
    상기 제 1 및 제 2 전송 게이트들로부터 출력되는 상기 외부전압 또는 상기 센싱 인에이블 신호를 게이트로 수신하고 대응되는 상기 비트라인 센스 앰프의 상기 엔모스 트랜지스터 쌍을 제어하는 엔모스 쌍 센싱 신호를 접지 전압 레벨로 발생하는 제어 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  6. 제 4항에 있어서, 상기 피모스 제어부는,
    상기 내부 제어 신호에 응답하여 반전 센싱 인에이블 신호를 제 1 노드로 전송 또는 차단하는 제 3 전송 게이트 ;
    상기 내부 제어신호에 응답하여 상기 제 1 노드를 접지 전압에 연결 또는 차단하는 제 4 전송 게이트 ;
    상기 내부전압과 제 2 노드 사이에 연결되며 상기 내부 제어신호를 게이트로 수신하는 제 1 트랜지스터 ;
    상기 외부전압과 상기 제 2 노드 사이에 연결되며 상기 내부 제어신호가 반전된 신호를 게이트로 수신하는 제 2 트랜지스터 ;
    상기 제 2 노드에 1단이 연결되고 상기 제 1 노드에 게이트가 연결되며 제 2 단으로 대응되는 상기 비트라인 센스 앰프의 상기 피모스 트랜지스터 쌍을 제어하는 피모스 쌍 센싱 신호를 발생하는 제 3 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  7. 제 2항에 있어서,
    상기 외부 전압에 응답하여 상기 내부 전압을 발생하는 내부전압 발생기를 더 구비하고,
    상기 내부전압 발생기는 상기 딥 파워 다운 모드인 경우의 상기 내부 제어 신호에 응답해서 상기 내부전압의 발생을 중지하는 것을 특징으로 하는 메모리 장 치.
  8. 메모리 장치에 있어서,
    비트라인 센스 앰프 ; 및
    상기 메모리 장치가 딥 파워 다운 모드(Deep Power Down Mode)인 경우 내부 제어 신호에 응답하여 상기 비트 라인 센스 앰프의 구동 전압으로서 외부 전압을 인가하는 비트라인 센스앰프 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제 8항에 있어서, 상기 비트라인 센스앰프 제어부는,
    상기 메모리 장치가 딥 파워 다운 모드 이외의 모드인 경우 내부 제어 신호에 응답하여 상기 비트 라인 센스 앰프의 구동 전압으로서 내부 전압을 인가하는 것을 특징으로 하는 메모리 장치.
  10. 제 8항에 있어서,
    외부 제어 신호들에 응답해서 상기 내부 제어 신호를 발생하는 명령 디코더를 더구비하고,
    상기 외부 제어 신호들은 상기 메모리 장치의 딥 파워 다운 모드를 나타내는 명령어인 것을 특징으로 하는 메모리 장치.
  11. 제 8항에 있어서,
    상기 외부 전압에 응답하여 상기 내부 전압을 발생하는 내부전압 발생기를 더 구비하고,
    상기 내부전압 발생기는 상기 딥 파워 다운 모드인 경우의 상기 내부 제어 신호에 응답해서 상기 내부전압의 발생을 중지하는 것을 특징으로 하는 메모리 장치.
  12. 메모리 장치의 동작 방법에 있어서,
    워드라인을 인에이블 시키는 단계;
    내부전압을 이용하여 상기 워드라인에 대응되는 비트라인 센스앰프를 구동하는 단계 ;
    딥 파워다운 모드(Deep Power Down Mode)인지를 판단하는 단계 ; 및
    딥 파워다운 모드이면 상기 비트라인 센스앰프를 외부전압을 이용하여 구동하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  13. 제 12항에 있어서,
    상기 딥 파워다운 모드이면 상기 내부전압을 발생하는 내부 전압 발생기를 디스에이블 시키는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  14. 메모리 장치의 동작 방법에 있어서,
    워드라인을 인에이블 하고 상기 워드라인에 연결된 비트라인 센스 앰프를 내부전압을 이용해 동작시키는 제 1 액티브 명령을 인가하는 단계;
    딥 파워다운 모드 진입명령을 인가하는 단계;
    상기 딥 파워다운 모드 진입명령에 응답해서 상기 비트라인 센스앰프의 전원을 상기 내부전압에서 외부전압으로 전환하는 단계;
    딥 파워다운 모드 이탈명령을 인가하는 단계;
    상기 워드라인을 다시 인에이블 하는 제 2 액티브 명령을 인가하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  15. 제 14항에 있어서,
    상기 딥 파워다운 모드 진입명령 인가 후 상기 내부 전압을 발생하는 내부전압 발생기가 디스에이블 되는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  16. 제 15항에 있어서,
    상기 딥 파워다운 모드 이탈명령 인가 후 파워 업 시퀴언스를 실행하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  17. 제 16항에 있어서, 상기 파워 업 시퀴언스를 실행하는 단계는 상기 내부전압 발생기를 인에이블 시키는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동 작 방법.
  18. 제 14항에 있어서, 상기 제2 액티브 명령 인가 후 상기 비트라인 센스앰프의 전원을 상기 외부전압에서 상기 내부전압으로 전환하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
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