KR100940265B1 - 센스앰프 전원공급 회로 - Google Patents

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Abstract

본 발명은 제어신호에 응답하여 오버드라이빙 구간에서 제1전압원을 공급하는 오버드라이빙부와, 상기 제어신호에 응답하여 오버드라이빙 구간에서 상기 제1전압원을 공급하고, 오버드라이빙 구간이 아닌 경우 제2전압원을 공급하는 스위칭부와, 인에이블 신호에 응답하여 상기 스위칭부에서 전달되는 전압원을 센스앰프로 공급하는 센스앰프 구동부를 포함하는 센스앰프 전원공급 회로에 관한 것이다.
센스앰프, 전압공급회로, 인에이블 신호

Description

센스앰프 전원공급 회로{SENSE AMPLIFIER POWER SUPPLY CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 센스앰프 전원공급 회로에 관한 것이다.
일반적으로 디램에서 전력소모를 줄이고, 디바이스의 신뢰성을 높이기 위하여 메모리 저장부 및 비트라인 센스앰프에 사용되는 전원은 외부 전압보다 낮은 내부 전원이다. 이때 가장 문제가 되는 것 중의 하나가 메모리 셀에서 흘러나온 아주 적은 양의 차지를 센싱하여 씨모스(CMOS) 레벨로 바꿔주기까지의 시간이 길어진다는 점이다.
이것을 개선하기 위하여 사용하는 방식이 비트라인 센스앰프 오버 드라이브 방식이다. 오버 드라이브란 초기에는 외부 전원인 VDD를 이용하여 센싱을 시작하여 내부전원 레벨이 될 때까지 사용하고, 그 이후는 내부전원으로 유지시키는 방식이다.
이와 같이 종래 기술은 비트라인 센싱 초기에는 VDD 레벨을 사용하고, 센싱 데이터 레벨이 내부전원(Vcore) 레벨로 되면 내부 전원인 코어전압으로 스위칭시키는 방식이다.
도 1 은 종래 기술에 의한 센스앰프 전원 공급 회로도이다.
도 1 에 도시한 바와 같이, 종래 기술은 제1인에이블 신호(SAP1)와, 제2인에이블 신호(SAP2)에 응답하여 구동하는 드라이버를 통해서 센스앰프의 비트라인을 디벨롭시키는데 사용된다.
그런데, 하이 테크놀로지로 갈수록 서브-홀 면적이 감소하고 있다. 제한된 면적 내에서 RTO 드라이빙 능력을 키우기 위해 SAP1/2 드라이버의 채널 폭을 원하는 만큼 키우기는 제한적이다.
결국 RTO 드라이빙 능력이 약해 스피드 파라미터인 tRCD에 영향을 끼칠 수 있다.
또한, 코어전압 노이즈가 주변 회로에 영향을 끼친다. 즉, 다시 말하면 도 1에 도시한 바와 같이, 인에이블 신호(SAP1)에 응답하여 오버 드라이빙 하고 나면 코어전압 레벨이 흔들린다. 결국, 코어전압을 사용하고 있는 딜레이 회로까지 영향을 끼쳐 코어전압 레벨이 흔들리면서 지연양도 변화되어 타이밍 마진 확보에 영향을 끼쳐 칩 특성에 영향을 끼치는 문제점이 있다.
본 발명은 비트라인과 비트바라인을 빠르게 디벨롭 시키기 위해 외부전압 오버 드라이버 방식을 사용함에 있어서 오버 드라이빙에 의한 코어전압 노이즈를 최소화할 수 있는 센스앰프 전원공급 회로를 제시한다.
이러한 본 발명은 제1인에이블 신호에 응답하여 제1전압원을 센스앰프로 공급하는 오버드라이빙부와, 제2인에이블 신호에 응답하여 제2전압원을 센스앰프로 공급하는 센스앰프 구동부와, 상기 제1인에이블 신호와 상기 제2인에이블 신호에 따라 선택적으로 상기 제1,2전압원을 센스앰프로 공급하는 스위칭부를 포함한다.
본 발명에서, 상기 스위칭부는 상기 제1인에이블 신호 활성화 시 상기 제1전압원을 센스앰프로 공급하고 상기 제2전압원은 차단하며, 상기 제2인에이블 신호 활성화 시 상기 제1전압원을 차단하고 상기 제2전압원은 센스앰프로 공급한다.
그리고, 본 발명은 제1인에이블 신호와 제2인에이블 신호에 응답하여 제1전압원과 제2전압원을 센스앰프로 공급하는 센스앰프 전원 공급부와, 상기 제1인에이블 신호와 상기 제2인에이블 신호에 따라 선택적으로 상기 제1,2전압원을 센스앰프로 공급하는 스위칭부를 포함한다.
본 발명에서, 상기 스위칭부는 상기 제1인에이블 신호 활성화 시 상기 제1전압원을 센스앰프로 공급하고 상기 제2전압원은 차단하며, 상기 제2인에이블 신호 활성화 시 상기 제1전압원을 차단하고 상기 제2전압원은 센스앰프로 공급한다.
이와 같이, 구성된 본 발명은 외부전압 오버 드라이빙하는 시점에 코어전원 전압 라인이 차단되기 때문에 외부전압 오버 드라이빙에 의한 노이즈가 외부에 영향을 끼치지 않아 안정적으로 외부전압 오버 드라이빙을 수행하므로 비트라인과 비트바라인을 안정적으로 디벨롭 시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 2 와 도 3 은 본 발명에 의한 센스앰프 전원 공급 회로도이다.
도 2 에 도시한 바와 같이, 본 발명은 제1인에이블 신호(SAP1<0:2>)에 응답하여 오버드라이빙 구간에서 외부전원 전압(VDD)을 공급하는 오버드라이빙부(10)와, 제1인에이블 신호(SAP1<0:2>)에 응답하여 외부전원 전압(VDD) 또는 코어전원 전압(VCORE)을 선택적으로 공급하는 스위칭부(20)와, 제2인에이블 신호(SAP2<0:1>)에 응답하여 상기 스위칭부(20)에서 전달되는 외부전원 전압(VDD) 또는 코어전원 전압(VCORE)을 센스앰프로 공급하는 센스앰프 구동부를 포함한다.
상기 오버드라이빙부(10)는 상기 제1인에이블 신호(SAP1<0:2>)에 응답하여 외부전원 전압(VDD)을 센스앰프로 공급하는 제1드라이버(P1<0:1>)를 포함하고, 상기 센스앰프 구동부는 상기 제2인에이블 신호(SAP2<0:1>)에 응답하여 외부전원 전압(VDD) 또는 코어전원 전압(VCORE)을 센스앰프로 공급하는 제2드라이버(N1<0:1>)를 포함한다. 그리고, 상기 센스 앰프 구동부는 제3인에이블 신호(SAN<0:1>)에 응답하여 접지전원 전압(VSS)을 센스앰프로 공급하는 제3드라이버(N2<0:1>)를 포함한다.
한편, 상기 스위칭부(20)는 상기 제1인에이블 신호(SAP1<0:2>)가 하이레벨로 활성화되는 경우 상기 외부전원 전압(VDD)을 센스앰프 구동부로 공급하고, 코어전원 전압(VCORE)은 차단하며, 상기 제1인에이블 신호(SAP1<0:2>)가 로우레벨로 비활성화되는 경우 상기 외부전원 전압(VDD)을 차단하고 상기 코어전원 전압(VCORE)을 센스앰프 구동부로 공급하는 제4드라이버(P2<0:1>)를 포함한다.
여기서, 상기 제1드라이버(P1<0:1>)와 상기 제4드라이버(P2<0:1>)는 주변회로 영역(PERI)에 배치하고, 상기 제2드라이버(N1<0:1>)와 제3드라이버(N2<0:1>)는 서브-홀 영역(Sub-HOLE)에 배치하여 구성한다.
이하, 설명의 편의를 위해 도2에서 블록-0(BLOCK-0)의 좌측에 연결되는 센스앰프 구동부를 제1 센스앰프 구동부라 하고, 블록-0(BLOCK-0)의 우측에 연결되는 센스앰프 구동부를 제2 센스앰프 구동부라 하겠다. 도면에 도시되진 않았지만, 제1 센스앰프 구동부와 블록-0(BLOCK-0) 사이에는 제1 센스앰프(미도시)가 연결되고, 제2 센스앰프 구동부와 블록-0(BLOCK-0) 사이에는 제2 센스앰프(미도시)가 연결된다. 즉, 제1 센스앰프는 제1 센스앰프 구동부를 통해 외부전원 전압(VDD) 또는 코어전원 전압(VCORE)을 공급받고, 제2 센스앰프는 제2 센스앰프 구동부를 통해 외부전원 전압(VDD) 또는 코어전원 전압(VCORE)을 공급받는다.
한편, 상기 제1인에이블 신호(SAP1<0:2>)는 오버드라이빙시 하이레벨로 활성화되는 신호이고, 상기 제2인에이블 신호(SAP2<0:1>)는 대응되는 센스앰프가 연결된 셀 블록이 선택되는 경우 하이레벨로 활성화되는 신호이다. 또한, 상기 제3인에이블 신호(SAN<0:1>)는 대응되는 센스앰프가 연결된 셀 블록이 선택되는 경우 센스앰프에 접지전압(VSS)을 공급하기 위해 하이레벨로 활성화되는 신호이다. 예를 들어, SAP1<0>은 제2 센스앰프의 오버드라이빙 구간에서 하이레벨로 활성화되고, SAP1<1>는 제1 센스앰프의 오버드라이빙 구간에서 하이레벨로 활성화된다. 그리고, SAP2<0:1>는 제1 센스앰프와 제2 센스앰프가 연결된 블록-0(BLOCK-0)이 선택되는 경우 하이레벨로 활성화된다.
좀 더 상세히 설명하면, 도 3 에 도시한 바와 같이, X-CONTROL 블럭은 디램 동작에서 뱅크 액티브 신호를 받아서 블록 정보 신호(SAEN, SAP1b, SAP2b, MAT)를 출력하고, X-HOLE 영역은 상기 블록 정보 신호(SAEN, SAP1b, SAP2b, MAT)를 가지고 제1 내지 제3인에이블 신호(SAP1<0:2>, SAP2<0:1>, SAN<0:1>)를 발생시킨다.
먼저, 셀 블럭에 해당되는 곳의 셀 정보를 다룬다면 셀 데이터 정보를 디텍팅하기 위해 센스앰프의 BL/BLb를 디벨롭 시키야 한다. 이 BL/BLb를 "High", "Low"로 디벨롭하는데 사용되는 신호가 "RTO", "SB"가 된다.
여기서, BL/BLb의 빠른 디벨롭을 위해 "RTO" 에 코어전원 전압보다 전원 공급 능력이 강한 외부전원 전압을 사용하는 오버 드라이빙 방식을 사용한다.
본 발명에서는 제1드라이버(P1<0:1>)를 셀 어레이 영역 밖으로 배치하고, 코어전원 전압 노이즈를 최소화하기 위해 코어전원 전압을 블럭 단위로 분리할 수 있는 제4드라이버(P2<0:1>)를 구비한다. 이러한 제1드라이버(P1<0:1>)와 제4드라이버(P2<0:1>)는 블럭 정보 신호(SAEN, SAP1b, SAP2b, MAT)에 의해 생성된 제1 및 제2인에이블 신호(SAP1<0:2>,SAP2<0:1>)에 응답하여 오버드라이빙 여부와 코어전원 전압의 차단 여부를 결정한다.
예를 들어, 도 2와 도 3을 참조하여 블럭-0(BLOCK-0)의 워드라인이 선택되면 SAP1<0>, SAP1<1>은 "Low"에서 "High"로 바뀌면서 "A" 낸드 입력이 둘 다 "High"되면서 출력 전압은 "LOW"로 바뀐다. 결국, 오버 드라이빙을 하는 "C" 트랜지스터가 Turn-on되고 "B" 와 "B'" 트랜지스터의 게이트 입력은 "High"가 되어 코어전원 전압을 차단시킨다. 즉, 블록-0(BLOCK-0)의 워드라인이 선택되는 경우 SAP1<0:2>가 "High"가 되고, 블록-1(BLOCK-1)에 대응하는 SAP1<2>는 "Low"가 되므로, P1<0>와 P2<1>는 턴-온된다. 이때, SAP2<0:1>도 "High"가 되어 N1<0:1>가 턴-온되므로, 블록-0(BLOCK-0) 양측의 제1 센스앰프 구동부와 제2 센스앰프 구동부에는 턴-온된 P1<0>, P2<1> 및 N<0:1>을 통해 외부전원 전압(VDD)이 공급된다.
결국, 외부전압 오버 드라이빙하는 구간에 코어전원 전압 라인이 차단되기 때문에 외부전압 오버 드라이빙에 의한 노이즈가 외부로 영향을 끼치지 않는다. 이와 같이 본 발명은 안정적인 외부전압 오버 드라이빙을 하여 센스앰프는 비트라인과 비트바라인을 안정적으로 디벨롭 시킨다.
도 1 은 종래 기술에 의한 센스앰프 전원 공급 회로도이다.
도 2 와 도 3 은 본 발명에 의한 센스앰프 전원 공급 회로도이다.

Claims (12)

  1. 제1 전압원과 제1 노드 사이에 연결되어, 제어신호에 응답하여 오버드라이빙 구간에서 턴온되는 제1 스위치를 포함하는 오버드라이빙부;
    상기 제어신호에 응답하여 상기 오버드라이빙 구간에서 턴온되어 상기 제1 노드의 전압을 제2 노드로 전달하는 제2 스위치와, 상기 제어신호에 응답하여 상기 오버드라이빙 구간에서 턴오프되어 제2 전압원이 상기 제2 노드로 전달되는 것을 차단하는 제3 스위치를 포함하는 스위칭부; 및
    인에이블신호에 응답하여 상기 제2 노드의 전압을 센스앰프로 공급하는 센스앰프 구동부를 포함하는 센스앰프 전원공급 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 오버드라이빙부와 스위칭부는 주변회로 영역에 배치하고, 상기 센스앰 프 구동부는 서브-홀 영역에 배치하여 구성한 센스앰프 전원공급 회로.
  4. 제 1 항에 있어서,
    상기 제1전압원은 외부전원 전압이고, 상기 제2전압원은 코어전원 전압인 센스앰프 전원공급 회로.
  5. 제 1 항에 있어서,
    상기 제어신호는 오버드라이빙 구간에서 활성화되고, 상기 인에이블 신호는 상기 센스앰프가 연결된 셀 블록이 선택되는 경우 활성화되는 센스앰프 전원공급 회로.
  6. 제1 제어신호 및 제2 제어신호를 입력받아 논리연산을 수행하는 제1 논리부와, 제1 전압원과 제1 노드 사이에 연결되어 상기 제1 논리부의 출력신호에 응답하여 턴온되는 제1 스위치와, 상기 제2 제어신호 및 제3 제어신호를 입력받아 논리연산을 수행하는 제2 논리부와, 상기 제1 전압원과 제2 노드 사이에 연결되어 상기 제2 논리부의 출력신호에 응답하여 턴온되는 제2 스위치를 포함하는 오버드라이빙부;
    상기 제1 논리부의 출력신호에 응답하여 제1 센스앰프의 오버드라이빙 구간에서 턴온되어 상기 제2 노드의 전압을 제3 노드로 전달하는 제3 스위치와, 상기 제2 논리부의 출력신호에 응답하여 상기 오버드라이빙 구간에서 턴오프되어 제2 전압원이 상기 제3 노드로 전달되는 것을 차단하는 제3 스위치를 포함하는 스위칭부;
    제1 인에이블 신호에 응답하여 상기 제3 노드의 전압을 상기 제1 센스앰프로 공급하는 제1 센스앰프 구동부; 및
    제2 인에이블 신호에 응답하여 상기 제2 노드의 전압을 제2 센스앰프로 공급하는 제2 센스앰프 구동부를 포함하는 센스앰프 전원공급 회로.
  7. 제 6 항에 있어서,
    상기 제1 제어신호는 상기 제1 센스앰프의 오버드라이빙 구간에서 활성화되는 센스앰프 전원공급 회로.
  8. 제 6 항에 있어서,
    상기 제2 제어신호는 상기 제2 센스앰프의 오버드라이빙 구간에서 활성화되는 센스앰프 전원공급 회로.
  9. 제 6 항에 있어서,
    상기 오버드라이빙부와 스위칭부는 주변회로 영역에 배치하고, 상기 센스앰프 구동부는 서브-홀 영역에 배치하여 구성한 센스앰프 전원공급 회로.
  10. 제 6 항에 있어서,
    상기 제1전압원은 외부전원 전압이고, 상기 제2전압원은 코어전원 전압 레벨인 센스앰프 전원공급 회로.
  11. 제 6 항에 있어서,
    상기 제1인에이블 신호는 상기 제1 센스앰프가 연결된 셀 블록이 선택되는 경우 활성화되고, 상기 제2인에이블 신호는 상기 제2 센스앰프가 연결된 셀 블록이 선택되는 경우 활성화되는 센스앰프 전원공급 회로.
  12. 제 6 항에 있어서,
    상기 제1 센스앰프 및 제2 센스앰프는 동일한 셀 블록이 연결되는 센스앰프 전원공급 회로.
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