JP5580179B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、一対のビット線に生じている電位差を増幅するセンスアンプを備えた半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリにおいては、メモリセルからビット線に読み出された微少なデータを増幅するためのセンスアンプが用いられる。センスアンプは、通常フリップフロップ回路構成を有しており、一対のビット線のうち電位の高い側が高位側のコモンソース線を介して駆動され、電位の低い側が低位側のコモンソース線を介して駆動される。
半導体メモリがリード動作を行う際には、多数のセンスアンプが同時に活性化されるため、コモンソース線の電位が変動し、センス感度やセンス速度が低下するという問題がある。この問題を解消すべく、センス動作の初期において高位側のコモンソース線をより高電位にオーバードライブする方式が採用されることがある（特許文献１参照）。特許文献１に記載された半導体メモリでは、センス動作の初期においてコモンソース線を外部電源電位にオーバードライブし、これによってコモンソース線の電位ドロップを低減させている。
特許文献１に記載された半導体メモリでは、内部電源電位ＶＩＮＴのレベルに依存する遅延回路と外部電源電位ＶＣＣのレベルに依存する遅延回路を用い、オーバードライブ期間の開始タイミングを前者の遅延回路の出力によって定義し、オーバードライブ期間の終了タイミングを後者の遅延回路の出力によって定義している。これにより、前者の遅延回路の遅延量と後者の遅延回路の遅延量との差分によってオーバードライブ期間が決まることになる。
特開平１０−２４２８１５号公報
しかしながら、内部電源電位のレベルは安定化されているため、オーバードライブ期間の開始タイミングは実質的に固定される。このことは、オーバードライブ期間の長さが外部電源電位のレベルをそのまま反映することを意味するため、外部電源電位のレベルに応じたオーバードライブ期間の変動量が大きすぎるという問題が生じる。オーバードライブ期間は外部電源電位のレベルに応じて最適値に設計する必要があるため、オーバードライブ期間の変動量が大きすぎると、変動の大きいパラメータ（外部電源電位のレベル）に変動の大きいパラメータ（オーバードライブ期間）をマッチングさせる必要が生じ、回路設計が非常に困難となる。
本発明による半導体装置は、第１及び第２の電源ノードを有し、一対のビット線に生じている電位差に基づいて、前記一対のビット線の一方を前記第１の電源ノードに接続し、前記一対のビット線の他方を前記第２の電源ノードに接続するセンスアンプと、前記センスアンプの前記第１の電源ノードに第１の電位を供給する第１のドライバ回路と、前記センスアンプの前記第２の電源ノードに第２の電位を供給する第２のドライバ回路と、前記センスアンプの前記第２の電源ノードに第３の電位を供給する第３のドライバ回路と、前記第１乃至第３のドライバ回路の動作を制御するタイミング制御回路と、を備え、前記第１の電位と前記第３の電位との電位差は、前記第１の電位と前記第２の電位との電位差よりも大きく、前記タイミング制御回路は、前記第１及び第３のドライバ回路をオンさせた後、前記第第３のドライバ回路をオフさせるとともに前記第２のドライバ回路をオンさせ、前記タイミング制御回路は、前記第３のドライバ回路のオン期間を決める遅延回路を含み、前記遅延回路は、遅延量が外部から供給される外部電源電位に依存する第１の遅延回路と、遅延量が前記外部電源電位に依存しない第２の遅延回路とを含み、前記第３のドライバ回路のオン期間は、前記第１の遅延回路の遅延量と前記第２の遅延回路の遅延量の和によって決まることを特徴とする。
本発明によれば、いわゆるオーバードライブ期間の長さが、外部電源電位に依存する遅延回路と外部電源電位に依存しない遅延回路の両方によって決まるため、オーバードライブ期間の長さを外部電源電位のレベルに適度に依存させることができる。これにより、変動の大きいパラメータ（外部電源電位のレベル）にマッチングさせるべきパラメータ（オーバードライブ期間）の変動量が小さくなることから、外部電源電位のレベルに応じてオーバードライブ期間を最適値とするための回路設計が容易となる。
本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 センス回路１４の一部を示す回路図である。 タイミング制御回路５０の回路図である。 タイミング制御回路５０の動作を説明するためのタイミング図である。 外部電源電位ＶＤＤのレベルとオーバードライブ期間との関係を説明するためのグラフである。 第１の比較例によるタイミング制御回路５０ａの回路図である。 タイミング制御回路５０ａを用いた場合における外部電源電位ＶＤＤのレベルとオーバードライブ期間との関係を説明するためのグラフである。 第２の比較例によるタイミング制御回路５０ｂの回路図である。 タイミング制御回路５０ｂを用いた場合における外部電源電位ＶＤＤのレベルとオーバードライブ期間との関係を説明するためのグラフである。 電源回路１００に含まれる回路ブロックのうち、内部電圧ＶＯＤを生成する回路ブロック１００ａを抜き出して示すブロック図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。センス回路１４の構成については後述する。
ロウデコーダ１２、カラムデコーダ１３及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０は、アドレス端子２１及びコマンド端子２２を介してそれぞれ外部から供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてロウデコーダ１２、カラムデコーダ１３及びアンプ回路１５の動作を制御する。
具体的には、コマンド信号ＣＭＤがアクティブ動作を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより、対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。また、コマンド信号ＣＭＤがリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。したがって、コマンド信号ＣＭＤがリード動作を示している場合には、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５を介してデータ端子２３から外部に出力される。一方、コマンド信号ＣＭＤがライト動作を示している場合には、データ端子２３を介して外部から供給されたライトデータＤＱがアンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
また、アクセス制御回路２０には、タイミング制御回路５０が含まれている。タイミング制御回路５０は、センス回路１４の動作タイミングを制御するためのタイミング信号ＳＡＮＴ，ＳＡＰ２Ｔ，ＳＡＰ１Ｂを生成する回路である。タイミング制御回路５０の詳細については後述する。
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路１００によって生成される。電源回路１００は、電源端子３１，３２を介してそれぞれ供給される外部電源電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹ，ＶＯＤなどを生成する。尚、本明細書においてＶＤＤ，ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹ，ＶＯＤとは、当該電位のレベルを示すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。例えば、「ＶＤＤ」とは、外部電源電位ＶＤＤの電位レベルそのものを指すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹ，ＶＯＤについても同様である。本実施形態では、
ＶＰＰ＞ＶＤＤ＞ＶＰＥＲＩ≒ＶＡＲＹ
である。また、詳細については後述するが、外部電源電位ＶＤＤのレベルが１．４Ｖ未満である場合は
ＶＯＤ＝ＶＤＤ
であり、外部電源電位ＶＤＤのレベルが１．４Ｖ以上である場合は
ＶＯＤ＝１．４Ｖ
である。
内部電源電位ＶＰＰは、ロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタをオンさせる。内部電源電位ＶＡＲＹは、センス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電源電位ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧としてＶＤＤよりも電圧の低い内部電源電位ＶＰＥＲＩを用いることにより、低消費電力化が図られている。内部電源電位ＶＯＤは、センス回路１４の活性化の初期においてビット線対の一方をオーバードライブするための電位である。
外部電源電位ＶＤＤのレベルは仕様によって決まるが、仕様によっては外部電源電位ＶＤＤを複数のレベルに設定可能とされる。一例として、外部電源電位ＶＤＤのレベルを１．５Ｖ又は１．３５Ｖに設定可能な仕様であれば、実際に供給される外部電源電位ＶＤＤのレベルが１．５Ｖであっても或いは１．３５Ｖであっても、正しく動作するよう回路設計する必要がある。内部電源電位ＶＯＤを除く他の内部電源電位ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩなどは、外部電源電位ＶＤＤのレベルにかかわらず一定レベルであり、且つ、電源回路１００の制御により電位レベルが安定化される。
図２は、センス回路１４の一部を示す回路図である。
図２に示すように、センス回路１４にはセンスアンプＳＡとこれを駆動するためのドライバ回路４１〜４３が含まれている。センスアンプＳＡは、一対の電源ノードａ，ｂと一対のデータ入出力ノードｃ，ｄとを備える。センスアンプＳＡの電源ノードａ，ｂは、それぞれ高位側のコモンソース線ＰＣＳＴ及び低位側のコモンソース線ＮＣＳＢに接続されている。また、センスアンプＳＡのデータ入出力ノードｃ，ｄは、それぞれ対応するビット線ＢＬＴ，ＢＬＢに接続されている。
センスアンプＳＡは、クロスカップルされたＰチャンネル型のＭＯＳトランジスタＰ１，Ｐ２と、クロスカップルされたＮチャンネル型のＭＯＳトランジスタＮ１，Ｎ２とを備えている。トランジスタＰ１，Ｐ２のコモンソースは電源ノードａを介して高位側のコモンソース線ＰＣＳＴに接続され、トランジスタＮ１，Ｎ２のコモンソースは電源ノードｂを介して低位側のコモンソース線ＮＣＳＢに接続されている。かかる構成により、一対のビット線ＢＬＴ，ＢＬＢに電位差が生じると、コモンソース線ＰＣＳＴ，ＮＣＳＢを介して増幅されることになる。
コモンソース線ＮＣＳＢにはドライバ回路４１が接続されており、これがオンするとコモンソース線ＮＣＳＢは接地電位ＶＳＳに駆動される。ドライバ回路４１はＮチャンネル型のＭＯＳトランジスタからなる。また、コモンソース線ＰＣＳＴにはドライバ回路４２が接続されており、これがオンするとコモンソース線ＰＣＳＴは内部電源電位ＶＡＲＹに駆動される。ドライバ回路４２もＮチャンネル型のＭＯＳトランジスタからなる。さらに、コモンソース線ＰＣＳＴにはドライバ回路４３が接続されており、これがオンするとコモンソース線ＰＣＳＴは内部電源電位ＶＯＤに駆動される。ドライバ回路４３はＰチャンネル型のＭＯＳトランジスタからなる。これらドライバ回路４１〜４３を構成するトランジスタのゲート電極には、それぞれタイミング信号ＳＡＮＴ，ＳＡＰ２Ｔ，ＳＡＰ１Ｂが供給される。タイミング信号ＳＡＮＴ，ＳＡＰ２Ｔ，ＳＡＰ１Ｂは、タイミング制御回路５０によって生成される信号である。
図３は、タイミング制御回路５０の回路図である。
図３に示すように、タイミング制御回路５０は、アクティブ信号Ｒ１Ｔに基づいてタイミング信号ＳＡＮＴ，ＳＡＰ２Ｔ，ＳＡＰ１Ｂを生成する回路である。アクティブ信号Ｒ１Ｔは、コマンド端子２２に入力されたコマンドがアクティブコマンドである場合に、アクセス制御回路２０の内部で生成される信号である。タイミング制御回路５０にはアクティブ信号Ｒ１Ｔを受けてタイミング調整を行う偶数段のインバータ５１が設けられており、その出力がタイミング信号ＳＡＮＴとして用いられる。
また、タイミング制御回路５０にはアクティブ信号Ｒ１Ｔを遅延させる遅延回路５２が設けられている。遅延回路５２は、内部電源電位ＶＰＥＲＩを動作電源とする遅延回路５２ａと、外部電源電位ＶＤＤを動作電源とする遅延回路５２ｂからなり、これらが直列接続されている。遅延回路５２の出力は、インバータ５３によって反転され、ＮＡＮＤゲート回路５４の一方の入力ノードに供給される。ＮＡＮＤゲート回路５４の他方の入力ノードにはアクティブ信号Ｒ１Ｔがそのまま供給される。ＮＡＮＤゲート回路５４の出力は、タイミング調整を行う偶数段のインバータ５５を介し、タイミング信号ＳＡＰ１Ｂとして用いられる。さらに、遅延回路５２の出力は、ＮＡＮＤゲート回路５６の一方の入力ノードにも供給される。ＮＡＮＤゲート回路５６の他方の入力ノードにはアクティブ信号Ｒ１Ｔがそのまま供給される。ＮＡＮＤゲート回路５６の出力は、タイミング調整を行う奇数段のインバータ５７を介し、タイミング信号ＳＡＰ２Ｔとして用いられる。
図４は、タイミング制御回路５０の動作を説明するためのタイミング図である。
まず、時刻ｔ０以前においては、タイミング信号ＳＡＮＴ，ＳＡＰ２Ｔはローレベル、タイミング信号ＳＡＰ１Ｂはハイレベルである。このため、ドライバ回路４１〜４３は全てオフ状態であり、コモンソース線ＰＣＳＴ，ＮＣＳＢには動作電圧が供給されない。したがって、時刻ｔ０以前においては、センスアンプＳＡは非活性化されている。
その後、時刻ｔ０においてアクティブ信号Ｒ１Ｔがハイレベルに変化すると、所定の時間だけタイミング調整された後、時刻ｔ１においてタイミング信号ＳＡＮＴがハイレベル、タイミング信号ＳＡＰ１Ｂはローレベルに活性化する。これにより、ドライバ回路４１，４３がオンすることから、コモンソース線ＰＣＳＴには内部電源電位ＶＯＤが供給され、コモンソース線ＮＣＳＢには外部電源電位ＶＳＳが供給される。その結果センスアンプＳＡが活性化され、一対のビット線ＢＬＴ，ＢＬＢに生じている電位差の増幅が開始される。ここで、アクティブ信号Ｒ１Ｔとはワード線ＷＬの活性化タイミングを規定する信号であり、センスアンプＳＡの活性化タイミングを時刻ｔ１にずらしているのは、メモリセルＭＣから読み出されたデータによってビット線ＢＬＴ又はＢＬＢの電位が十分に変化するまでの時間を確保するためである。
次に、時刻ｔ１から遅延回路５２の遅延量Ｄが経過すると、タイミング信号ＳＡＰ１Ｂ，ＳＡＰ２Ｔがハイレベルに変化する。これにより、ドライバ回路４３がオフし、代わりにドライバ回路４２がオンすることから、コモンソース線ＰＣＳＴには内部電源電位ＶＯＤの代わりに内部電源電位ＶＡＲＹが供給されることになる。上述の通り、内部電源電位ＶＡＲＹはビット線のハイ側電位であり、したがって、ビット線対の一方がＶＡＲＹレベル、他方がＶＳＳレベルに駆動されることになる。
ここで、時刻ｔ１から時刻ｔ２までの期間は、ドライバ回路４３がオンしているオーバードライブ期間である。ドライバ回路４３によって供給される内部電源電位ＶＯＤは内部電源電位ＶＡＲＹよりも高電位であることから、オーバードライブ期間においてはビット線の一方がハイ側電位（＝ＶＲＡＹ）よりも高い電位にドライブされる。これによりセンス感度及びセンス速度が向上する。
また、時刻ｔ１から時刻ｔ２までの期間は、遅延回路５２の遅延量Ｄによって決まる。上述の通り、遅延回路５２は、内部電源電位ＶＰＥＲＩを動作電源とする遅延回路５２ａと、外部電源電位ＶＤＤを動作電源とする遅延回路５２ｂの直列回路によって構成されているため、遅延量Ｄは、遅延回路５２ａの遅延量Ｄａと遅延回路５２ｂの遅延量Ｄｂの和によって定義されることになる。遅延量Ｄａは、安定化された内部電源電位ＶＰＥＲＩを動作電源とする遅延回路５２ａによって決まることから、外部電源電位ＶＤＤのレベルにかかわらずほぼ一定である。これに対し、遅延量Ｄｂは、外部電源電位ＶＤＤを動作電源とする遅延回路５２ｂによって決まることから、外部電源電位のレベルによって変化する。これは、遅延回路５２ｂがインバータチェーンなどによって構成されるためであり、外部電源電位ＶＤＤのレベルが高いほど遅延量Ｄｂは短くなり、逆に、外部電源電位ＶＤＤのレベルが低いほど遅延量Ｄｂは長くなる。
その結果、外部電源電位ＶＤＤのレベルが高いほどオーバードライブ期間は短くなり、逆に、外部電源電位ＶＤＤのレベルが低いほどオーバードライブ期間は長くなる。後述するように、オーバードライブ期間においてコモンソース線ＰＣＳＴに供給される内部電源電位ＶＯＤは、外部電源電位ＶＤＤに連動する電位である。つまり、外部電源電位ＶＤＤのレベルが高いために内部電源電位ＶＯＤのレベルも高い場合には、オーバードライブ期間が短くなるため、過剰なオーバードライブが防止される。逆に、外部電源電位ＶＤＤのレベルが低いために内部電源電位ＶＯＤのレベルも低い場合には、オーバードライブ期間が長くなるため、オーバードライブ不足が防止される。これにより、常に最適なオーバードライブ量を与えることが可能となる。
しかも、本実施形態では、オーバードライブ期間が遅延量Ｄａと遅延量Ｄｂの和によって決まることから、オーバードライブ期間のＶＤＤ依存性が緩和される。つまり、オーバードライブ期間が遅延量Ｄｂのみによって決まる場合、外部電源電位ＶＤＤのレベルによるオーバードライブ期間の変化が非常に大きくなるため、回路設計が難しくなる。その理由は既に説明したとおりである。これに対し、本実施形態では、オーバードライブ期間が外部電源電位ＶＤＤのレベルに依存しつつも、その依存度が緩和されていることから、外部電源電位ＶＤＤのレベルによるオーバードライブ期間の変化が緩やかとなり、回路設計が容易となる。
図５は、外部電源電位ＶＤＤのレベルとオーバードライブ期間との関係を説明するためのグラフである。図５において線Ａで示しているのは最適なオーバードライブ期間であり、線Ｂで示しているのは実際のオーバードライブ期間である。図５に示すように、本実施形態によれば、線Ａと線Ｂがほぼ重なっており、外部電源電位ＶＤＤのレベルに応じて最適なオーバードライブ期間が与えられる。
図６は、第１の比較例によるタイミング制御回路５０ａの回路図である。図６に示すタイミング制御回路５０ａは、内部電源電位ＶＰＥＲＩを動作電源とする遅延回路５２ａのみによって遅延回路５２が構成されている点において、図３に示したタイミング制御回路５０と相違している。図７は、タイミング制御回路５０ａを用いた場合における外部電源電位ＶＤＤのレベルとオーバードライブ期間との関係を説明するためのグラフである。図７において線Ａで示しているのは最適なオーバードライブ期間であり、線Ｂで示しているのは実際のオーバードライブ期間である。図７に示すように、遅延回路５２ａのみを用いた場合、オーバードライブ期間がＶＤＤ依存性を持たなくなるため、外部電源電位ＶＤＤのレベルが高いほどオーバードライブが過剰となり、逆に、外部電源電位ＶＤＤのレベルが低いほどオーバードライブが不足する。
図８は、第２の比較例によるタイミング制御回路５０ｂの回路図である。図８に示すタイミング制御回路５０ｂは、外部電源電位ＶＤＤを動作電源とする遅延回路５２ｂのみによって遅延回路５２が構成されている点において、図３に示したタイミング制御回路５０と相違している。図９は、タイミング制御回路５０ｂを用いた場合における外部電源電位ＶＤＤのレベルとオーバードライブ期間との関係を説明するためのグラフである。図９において線Ａで示しているのは最適なオーバードライブ期間であり、線Ｂで示しているのは実際のオーバードライブ期間である。図９に示すように、遅延回路５２ｂのみを用いた場合、オーバードライブ期間のＶＤＤ依存性が強すぎる結果、外部電源電位ＶＤＤが高い領域で最適なオーバードライブ期間が得られるよう設計すると、外部電源電位ＶＤＤのレベルが低いほどオーバードライブが過剰となる。逆に、図示しないが、外部電源電位ＶＤＤが低い領域で最適なオーバードライブ期間が得られるよう設計すると、外部電源電位ＶＤＤのレベルが高いほどオーバードライブが不足する。
これらに対し、本実施形態では広範囲に亘り、外部電源電位ＶＤＤのレベルに応じて最適なオーバードライブ期間を得ることが可能となる。
図１０は、電源回路１００に含まれる回路ブロックのうち、内部電圧ＶＯＤを生成する回路ブロック１００ａ（リミット回路）を抜き出して示すブロック図である。
図１０に示すように、内部電圧ＶＯＤを生成する回路ブロック１００ａは、リファレンス電位生成部１１０と、差動回路部１２０と、ドライバ回路部１３０とを含んでいる。
リファレンス電位生成部１１０は、外部電源電位ＶＤＤのレベルにかかわらず１．４Ｖのリファレンス電位ＶＯＤＲを生成する回路である。具体的には、トランジスタ１１１〜１１４及び定電流源１１５からなる差動回路と、トランジスタ１１３のゲート電極に０．７Ｖのリファレンス電位ＶＯＤＲＺを供給するリファレンス回路１１６と、差動回路の出力ノード１１０ａと接地レベルＶＳＳが供給される電源ラインとの間に直列にダイオード接続されたトランジスタ１１７，１１８とを備えている。
トランジスタ１１８のゲート電極は、トランジスタ１１４のゲート電極に接続されている。リファレンス回路１１６は、外部電源電位ＶＤＤのレベルにかかわらず１．０Ｖに固定されるリファレンス電位ＶＦと接地レベルＶＳＳが供給される電源ラインとの間に直列接続された複数の抵抗体１１６ａ，１１６ｂからなり、これによって０．７Ｖのリファレンス電位ＶＯＤＲＺが生成される。０．７Ｖのリファレンス電位ＶＯＤＲＺは、トランジスタ１１３のゲート電極に供給されるため、トランジスタ１１４のゲート電極のレベルも０．７Ｖとなる。その結果、差動回路の出力ノード１１０ａのレベルは２倍の１．４Ｖとなり、これがリファレンス電位ＶＯＤＲとして差動回路部１２０に供給される。
差動回路部１２０は、トランジスタ１２１〜１２４及び定電流源１２５によって構成されており、トランジスタ１２３のゲート電極にリファレンス電位ＶＯＤＲが供給される。また、ドライバ回路部１３０はＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極は差動回路部１２０の出力ノード１２０ａに接続され、ソースはトランジスタ１２４のゲート電極に接続され、ドレインは外部電源電位ＶＤＤが供給される電源ラインに接続される。これにより、外部電源電位ＶＤＤが１．４Ｖ以上であれば、ドライバ回路部１３０から出力される内部電源電位ＶＯＤのレベルは、リファレンス電位ＶＯＤＲと同じ１．４Ｖに固定される。つまり、内部電源電位ＶＯＤが１．４Ｖ未満になるとドライバ回路部１３０がオンする一方、内部電源電位ＶＯＤが１．４Ｖを超えるとドライバ回路部１３０がオフし、且つ、抵抗１２６及びトランジスタ１３２を介して電流が流れるため、内部電源電位ＶＯＤのレベルは必ず１．４Ｖとなる。
これに対し、外部電源電位ＶＤＤが１．４Ｖ未満であれば、ドライバ回路部１３０を構成するトランジスタがオン状態に固定されることから、ドライバ回路部１３０から出力される内部電源電位ＶＯＤのレベルは、外部電源電位ＶＤＤのレベルと実質的に一致する。このように、差動回路部１２０は、内部電源電位ＶＯＤが１．４Ｖを超えないよう制限するリミッタ機能を有している。
さらに、差動回路部１２０には、動作信号ＶＯＤＡＣＴが入力されており、これがハイレベルである場合に活性化される。動作信号ＶＯＤＡＣＴがローレベルである場合は、トランジスタ１３１，１３２がオフするとともに、レベルシフタ１３３及びインバータ１３４，１３５を介して与えられる動作信号ＶＯＤＡＣＴによりトランジスタ１３６，１３７がオンし、これによりトランジスタ１２１，１２２，１３０のゲートソース間が短絡される。これにより差動回路部１２０は非活性化され、電力を消費しない状態となる。したがって、センスアンプＳＡを活性化させるタイミングで動作信号ＶＯＤＡＣＴをハイレベルとし、センスアンプＳＡが非活性化された後は動作信号ＶＯＤＡＣＴをローレベルとすればよい。
このように、本実施形態では、外部電源電位ＶＤＤのレベルが１．４Ｖ未満であれば、内部電源電位ＶＯＤのレベルが外部電源電位ＶＤＤのレベルと連動する一方、外部電源電位ＶＤＤのレベルが１．４Ｖ以上であれば、内部電源電位ＶＯＤのレベルは１．４Ｖに固定される。その結果、オーバードライブ期間のＶＤＤ依存性は、外部電源電位ＶＤＤが１．４Ｖ以上である領域ではより小さくなる。尚、内部電源電位ＶＯＤのレベルが１．４Ｖに固定されているにもかかわらず、外部電源電位ＶＤＤが１．４Ｖ以上の領域でオーバードライブ期間のＶＤＤ依存性が残るのは、タイミング信号ＳＡＮＴ，ＳＡＰ１Ｂの振幅がＶＤＤ振幅を有しているためである。
図５に戻って、線Ｃで示しているのは内部電源電位ＶＯＤを１．４Ｖにリミットしなかった場合における最適なオーバードライブ期間である。図５に示すように、内部電源電位ＶＯＤをリミットしない場合、外部電源電位ＶＤＤが１．４Ｖ以上であると最適なオーバードライブ期間が短くなり、最適なオーバードライブ期間のＶＤＤ依存性が強くなる。これに対し、本実施形態のように外部電源電位ＶＤＤを１．４Ｖにリミットすれば、外部電源電位ＶＤＤが１．４Ｖ以上の領域において、最適なオーバードライブ期間のＶＤＤ依存性が大幅に緩和されることから、設計がよりいっそう容易となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１ アドレス端子
２２ コマンド端子
２３ データ端子
３１，３２ 電源端子
４１〜４３ ドライバ回路
５０ タイミング制御回路
５２ 遅延回路
５２ａ 遅延回路
５２ｂ 遅延回路
１００ 電源回路
１００ａ 回路ブロック（リミット回路）
１１０ リファレンス電位生成部
１２０ 差動回路部
１３０ ドライバ回路部
ＢＬＴ，ＢＬＢ ビット線
ＮＣＳＢ コモンソース線（低位側）
ＰＣＳＴ コモンソース線（高位側）
ＳＡ センスアンプ

Claims (12)

  1. 第１及び第２の電源ノードを有し、一対のビット線に生じている電位差に基づいて、前記一対のビット線の一方を前記第１の電源ノードに接続し、前記一対のビット線の他方を前記第２の電源ノードに接続するセンスアンプと、
    前記センスアンプの前記第１の電源ノードに第１の電位を供給する第１のドライバ回路と、
    前記センスアンプの前記第２の電源ノードに第２の電位を供給する第２のドライバ回路と、
    前記センスアンプの前記第２の電源ノードに第３の電位を供給する第３のドライバ回路と、
    前記第１乃至第３のドライバ回路の動作を制御するタイミング制御回路と、を備え、
    前記第１の電位と前記第３の電位との電位差は、前記第１の電位と前記第２の電位との電位差よりも大きく、
    前記タイミング制御回路は、前記第１及び第３のドライバ回路をオンさせた後、前記第３のドライバ回路をオフさせるとともに前記第２のドライバ回路をオンさせ、
    前記タイミング制御回路は、前記第３のドライバ回路のオン期間を決める遅延回路を含み、
    前記遅延回路は、遅延量が外部から供給される外部電源電位に依存する第１の遅延回路と、遅延量が前記外部電源電位に依存しない第２の遅延回路とを含み、
    前記第３のドライバ回路のオン期間は、前記第１の遅延回路の遅延量と前記第２の遅延回路の遅延量の和によって決まる、ことを特徴とする半導体装置。
  2. 前記外部電源電位に基づいて安定化された内部電源電位を生成する電源回路をさらに備え、前記第２の遅延回路の遅延量は前記内部電源電位に依存することを特徴とする請求項１に記載の半導体装置。
  3. 前記電源回路は、前記外部電源電位に基づいて前記第３の電位をさらに生成し、前記外部電源電位のレベルが所定値以上である場合は前記第３の電位を制限するリミット回路を含んでいることを特徴とする請求項２に記載の半導体装置。
  4. 前記リミット回路は、前記外部電源電位のレベルが前記所定値未満である場合は前記第３の電位を前記外部電源電位のレベルと一致させ、前記外部電源電位のレベルが前記所定値以上である場合は前記第３の電位を前記所定値に固定することを特徴とする請求項３に記載の半導体装置。
  5. ビット線対と、
    前記ビット線対の電位差を増幅するアンプ回路と、
    外部から供給される外部電源電圧に応じて、第１及び第２の電源電圧を発生する内部電源生成回路と、
    前記第１の電源電圧が供給される第１のノードと、
    前記第１の電源電圧よりも高い第３の電源電圧が供給される第２のノードと、
    前記第１のノードと前記アンプ回路との間に接続された第１のトランジスタと、
    前記第２のノードと前記アンプ回路との間に接続された第２のトランジスタと、
    第１の信号に応じて前記第１及び第２のトランジスタにそれぞれ第１及び第２の制御信号を供給する制御回路であって、当該制御回路は、前記外部電源電圧で動作し、遅延量が前記外部電源電圧に依存する第１の遅延回路と、当該第１の遅延回路と直列に接続され前記第２の電源電圧で動作し、遅延量が前記外部電源電圧に依存しない第２の遅延回路とを含み、前記第１の信号を前記第１及び第２の遅延回路で遅延して、前記第１及び前記第２の制御信号を生成する前記制御回路と、
    を備えることを特徴とする半導体装置。
  6. 前記制御回路は、前記第２の制御信号を非活性レベルから活性レベルに遷移させて前記第２のトランジスタを非導通状態から導通状態とし、その後、前記第２の制御信号を前記活性レベルから前記非活性レベルに遷移させて前記第２のトランジスタを前記導通状態から前記非導通状態とすると共に、前記第１の制御信号を非活性レベルから活性レベルに遷移させて前記第１のトランジスタを非導通状態から導通状態とすることを特徴とする請求項５に記載の半導体装置。
  7. 前記制御回路の前記第１及び前記第２の遅延回路は、前記第１の制御信号の前記非活性レベルから前記活性レベルへの遷移のタイミングと前記第２の制御信号の前記活性レベルから前記非活性レベルへの遷移のタイミングとを制御することを特徴とする請求項６に記載の半導体装置。
  8. 前記第１及び前記第２の電源電圧は、前記外部電源電圧が第１の電位レベルの場合と前記外部電源電圧が前記第１の電位レベルよりも高い第２の電位レベルの場合とのいずれの場合においても、前記外部電源電圧の電位レベルに関わらず、実質的に一定の電位レベルであることを特徴とする請求項７に記載の半導体装置。
  9. 前記内部電源生成回路は、前記外部電源電圧に応じて前記第３の電源電圧を発生することを特徴とする請求項５に記載の半導体装置。
  10. 前記内部電源生成回路は、前記外部電源電圧を受け取り前記第３の電源電圧を発生する制限回路を含み、当該制限回路は、前記外部電源電圧の電位レベルが第１の電位レベルよりも低い場合には、前記第３の電源電圧の電位レベルを前記外部電源電圧の電位レベルに応じて変化させ、前記外部電源電圧の電位レベルが前記第１の電位レベルよりも高い場合には、前記第３の電源電圧の電位レベルを前記外部電源電圧の電位レベルに関わらず、実質的に一定の前記第１の電位レベルに制御することを特徴とする請求項９に記載の半導体装置。
  11. 前記第１のトランジスタは第１の導電型であり、前記第２のトランジスタは前記第１の導電型と異なる第２の導電型であることを特徴とする請求項８に記載の半導体装置。
  12. 前記第１の電源電圧は、前記第２の電源電圧と実質的に等しい電位レベルであることを特徴とする請求項８に記載の半導体装置。
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