JP5727211B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に内部電圧を生成する半導体装置に関する。

ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では、外部電源電圧から内部電圧を生成するための内部電圧生成回路が用いられる。内部電圧生成回路は、カレントミラー回路を有する差動アンプと、この差動アンプの出力端子に接続された制御端子を有するドライバトランジスタとを備えており、これらによって、リファレンス電圧と等しい電圧の内部電圧が生成される。

内部電圧生成回路は通常、消費電力低減のため、必要なときにのみ活性化するように構成される。内部電圧生成回路の活性化は、差動アンプのコモンソースと接地配線との間に接続される電流供給トランジスタをオンさせることによって行われる。電流供給トランジスタをオンさせると、差動アンプ内のカレントミラー回路に電流が流れてドライバトランジスタがオンし、内部電圧が生成されるようになる。特許文献１〜３には、このような活性化制御を行う電圧生成回路の例が開示されている。

特開２００５−６２４８１号公報 特開２００１−８４７６５号公報 特開平１１−９６７５８号公報

ところで近年、半導体装置の高速化に伴い、内部電圧生成回路の活性化直後から内部電圧が安定化するまでの時間（以下、「内部電圧の安定化時間」と称する。）として許される時間が非常に短くなっている。一例を挙げると、ＤＲＡＭにおいて外部にデータを出力するための内部クロック信号ＬＣＬＫを生成するＤＬＬ(Delay Locked Loop)回路では、内部クロック信号ＬＣＬＫの安定化時間（内部電圧生成回路の活性化直後から内部クロック信号ＬＣＬＫが安定化するまでの時間）が僅か２４ｎｓｅｃであるため、ＤＬＬ回路の動作電源電圧である内部電圧ＶＰＥＲＤの安定化時間としては、さらに短い時間しか残されない。

しかしながら、上記従来の半導体装置では、このような短い安定化時間を実現できない場合がある。すなわち、内部電圧生成回路は、半導体装置がパワーダウンモードから復帰すると同時に活性化するように構成されるが、このとき同時に、内部電圧の供給先回路も活性化する。そのため、内部電圧生成回路の活性化直後から電流の消費が始まるが、活性化直後の内部電圧生成回路は安定していないため、内部電圧生成回路の出力電位は一旦低下する。低下した出力電位はしばらく後に本来のレベルに戻るが、供給先回路の電流消費量が小さいと、出力電位の低下の度合いが小さくなって差動アンプの出力端子の電位の反応が鈍くなり、本来のレベルに戻るまでに長い時間を要してしまう。その結果、上記のような短い安定化時間に対応できなくなってしまう。

したがって、供給先回路の電流消費量によらず、内部電圧を短時間で安定化させることのできる技術が求められている。

本発明による半導体装置は、第１の外部電源電圧を降圧することによって内部電圧を生成し、第１の電源配線へ供給する内部電圧生成回路と、前記内部電圧の目標電圧より低い第２の外部電源電圧が供給される第２の電源配線と前記第１の電源配線との間に接続されたスイッチと、前記スイッチの開閉制御を行うスイッチ制御回路とを備え、前記スイッチ制御回路は、前記内部電圧生成回路による前記内部電圧の生成開始に応じて前記スイッチを導通させることを特徴とする。

本発明によれば、内部電圧生成回路による内部電圧の生成開始に応じて、内部電圧が一旦大幅に低下することになる。したがって、供給先回路の電流消費量によらず、内部電圧を短時間で安定化させることが可能になる。

本発明の好ましい実施の形態による半導体装置１０の構成を示すブロック図である。 本発明の好ましい実施の形態による半導体装置に含まれる回路ブロックのうち、内部電圧ＶＰＥＲＤを生成するＶＰＥＲＤ生成回路部と、その関連ブロックを抜き出して記載したブロック図である。 本発明の好ましい実施の形態によるＶＰＥＲＤ生成回路の内部構成を示す回路図である。 本発明の好ましい実施の形態によるＶＰＥＲＤ安定化促進回路内のワンショット信号生成部の内部構成を示す回路図である。 本発明の好ましい実施の形態による半導体装置の各部の電圧を実際に測定した結果を示す図である 本発明の好ましい実施の形態の第１の変形例による半導体装置に備えられるワンショット信号生成部の内部構成を示す回路図である。 本発明の好ましい実施の形態の第２の変形例による半導体装置に含まれる回路ブロックのうち、内部電圧ＶＰＥＲＤを生成するＶＰＥＲＤ生成回路と、その関連ブロックを抜き出して記載したブロック図である。 本発明の実施の形態による半導体装置に含まれる回路ブロックのうち、内部電圧ＶＰＥＲＩ２を生成するＶＰＥＲＩ２生成回路部と、その関連ブロックを抜き出して記載したブロック図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施の形態による半導体装置１０の構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。

ロウデコーダ１２及びカラムデコーダ１３の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０は、アドレス端子２１及びコマンド端子２２を介してそれぞれ外部から供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを、クロック端子２４から入力される外部クロックに同期して受け取り、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてロウデコーダ１２及びカラムデコーダ１３を制御する。また、アクセス制御回路２０は、アンプ回路１５の動作も制御する。

具体的には、コマンド信号ＣＭＤがアクティブ動作を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。ロウデコーダ１２は、これに応答してアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより、対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。また、コマンド信号ＣＭＤがリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。カラムデコーダ１３は、これに応答してアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。コマンド信号ＣＭＤがリード動作を示している場合には、メモリセルアレイ１１からセンスアンプＳＡを介してリードデータＤＱが読み出され、アンプ回路１５及び入出力回路１６を通って、データ端子２５から外部に出力される。一方、コマンド信号ＣＭＤがライト動作を示している場合には、外部からデータ端子２５を介してライトデータＤＱが供給され、入出力回路１６、アンプ回路１５、及びセンスアンプＳＡを通って、メモリセルＭＣに書き込まれる。

アクセス制御回路２０は、クロックイネーブル端子２３から入力されるクロックイネーブル信号ＣＫＥに応答して、パワーダウン信号ＰＤＳを電源回路１００とＤＬＬ回路７とに供給する。具体的には、クロックイネーブル信号ＣＫＥがハイレベルの時には、パワーダウン信号ＰＤＳを非活性レベルのロウレベルとして半導体装置１０をパワーダウンモードに設定し、クロックイネーブル信号ＣＫＥがロウレベルの時には、パワーダウン信号ＰＤＳを活性レベルのハイレベルとして半導体装置１０を動作状態に設定する。また、アクセス制御回路２０は、電源回路１００内のＶＰＥＲＤ生成回路部２及びＶＰＥＲＩ２生成回路部３にそれぞれ含まれる後述のＶＰＥＲＤ安定化促進回路５０及びＶＰＥＲＩ２安定化促進回路５５の活性状態と非活性状態を切り換えるための信号であるウエイクアップオフ信号ＷＵＯを生成する。アクセス制御回路２０は、ウエイクアップオフ信号ＷＵＯのレベル（ハイレベル又はロウレベル）を、例えば、自身が備えるモードレジスタ回路ＭＲＳやテストモードレジスタ回路ＴＭＲＳの設定に応じたレベルに設定する。

ＤＬＬ回路７は、入出力回路１６によるデータの出力タイミングを、クロック端子２４から入力される外部クロックと同期させるための内部クロック信号ＬＣＬＫ１を生成する回路である。生成された内部クロック信号ＬＣＬＫ１はクロックツリー８に供給され、クロックツリー８によって内部クロック信号ＬＣＬＫ２として入出力回路１６内の図示しない複数の出力回路に分配される。

アクセス制御回路２０は、パワーダウン信号ＰＤＳの活性レベルと非活性レベルとを切り換えることで、ＤＬＬ回路７の活性状態と非活性状態を切り換える。具体的には、パワーダウン信号ＰＤＳが非活性レベルを取るときには、ＤＬＬ回路７は動作状態に設定され、パワーダウン信号ＰＤＳが活性レベルを取るときには、ＤＬＬ回路７は非動作状態に設定される。

以上の各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電圧は、図２に示す電源回路１００によって生成される。電源回路１００は、電源端子３１，３２を介してそれぞれ供給される外部電位ＶＤＤ（第１の外部電源電圧）及び接地電位ＶＳＳ（第２の外部電源電圧）を受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＰＥＲＩ２，ＶＰＥＲＤ，ＶＡＲＹなどを生成する。なお、本明細書においてＶＤＤ，ＶＰＰ，ＶＰＥＲＩ，ＶＰＥＲＩ２，ＶＰＥＲＤ，ＶＡＲＹとは、当該電圧のレベルを示すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。例えば、「ＶＤＤ」とは、外部電位ＶＤＤの電圧レベルそのものを指すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。ＶＰＰ，ＶＰＥＲＩ，ＶＰＥＲＩ２，ＶＰＥＲＤ，ＶＡＲＹについても同様である。本実施の形態では、ＶＰＰ＞ＶＤＤ＞ＶＰＥＲＩ＝ＶＰＥＲＩ２＝ＶＰＥＲＤ＝ＶＡＲＹ＞ＶＳＳである。

内部電圧ＶＰＰは、ロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタをオンさせる。内部電圧ＶＡＲＹは、センス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。周辺回路の動作電圧として外部電位ＶＤＤよりも低い内部電圧ＶＰＥＲＩを用いることにより、低消費電力化が図られている。

また、入出力回路１６には、電源端子３３，３４を介してそれぞれ供給される外部電位ＶＤＤＱ及び接地電位ＶＳＳＱを受けて動作する。本実施形態において、外部電位ＶＤＤＱの電圧レベルはＶＤＤに等しく、外部電位ＶＳＳＱの電圧レベルはＶＳＳに等しい。このように、入出力回路１６に供給される外部電源を他の回路に供給される外部電源と異なる電源端子から供給することで、入出力回路に他の回路の動作で生じるノイズが重畳することを抑制している。

内部電圧ＶＰＥＲＤは、アクセス制御回路２０に含まれるＤＬＬ回路７の動作電圧として用いられる。好ましくは、内部電圧ＶＰＥＲＤは、ＤＬＬ回路７に含まれる回路であり、内部クロック信号ＬＣＬＫ１を発生させる回路である遅延回路部の動作電圧として用いられる。また、内部電圧ＶＰＥＲＩ２は、クロックツリー８の動作電圧として用いられる。ＤＬＬ回路７及びクロックツリー８に、内部電圧ＶＰＥＲＩではなくそれぞれ独自の内部電圧ＶＰＥＲＤ，ＶＰＥＲＩ２を供給するのは、電源配線を通じて内部クロック信号ＬＣＬＫ１にノイズが乗ることを防止するためである。

図２は、本実施の形態による半導体装置１０に含まれる回路ブロックのうち、内部電圧ＶＰＥＲＤを生成するＶＰＥＲＤ生成回路部２（内部電圧生成回路部）と、その関連ブロックを抜き出して記載したブロック図である。同図に示すように、本実施の形態によるＶＰＥＲＤ生成回路部２は、ＶＰＥＲＤ生成回路２ａと、ワンショット信号生成部５１（スイッチ制御回路）及びスイッチ５２からなるＶＰＥＲＤ安定化促進回路５０とを備えている。

ＶＰＥＲＤ生成回路２ａは、図２に示すように、外部電位ＶＤＤが供給される電源配線（第３の電源配線）と接地電位ＶＳＳが供給される接地配線（第２の電源配線）の間に接続され、外部電位ＶＤＤから内部電圧ＶＰＥＲＤを生成して電源配線Ｌ１（第１の電源配線）へ供給する回路である。ＶＰＥＲＤ生成回路２ａには、半導体装置１０がパワーダウンモードに入っている場合に活性化し（ハイレベルとなり）、そうでない場合に非活性化する（ロウレベルとなる）パワーダウン信号ＰＤＳ（所与の起動信号の反転信号）が、アクセス制御回路２０から供給されており、ＶＰＥＲＤ生成回路２ａは、このパワーダウン信号ＰＤＳの非活性化（起動信号の活性化）に応じて内部電圧ＶＰＥＲＤの生成を開始するよう構成される。

図３は、ＶＰＥＲＤ生成回路２ａの内部構成を示す回路図である。同図に示すように、ＶＰＥＲＤ生成回路２ａは、Ｐ型チャネルＭＯＳトランジスタＴ１〜Ｔ３と、Ｎ型チャネルＭＯＳトランジスタＴ４〜Ｔ８とを備えて構成される。

トランジスタＴ１，Ｔ２，Ｔ４，Ｔ５は、差動アンプＡ１を構成している。トランジスタＴ４のゲート（制御端子）は差動アンプＡ１の第１の入力端子ＩＴ１を構成しており、図示しない基準電圧発生源から内部電圧ＶＰＥＲＤのリファレンス電圧ＶＲＥＦ（内部電圧ＶＰＥＲＤの目標電圧）の供給を受ける。また、トランジスタＴ５のゲートは差動アンプＡ１の第２の入力端子ＩＴ２を構成しており、電源配線Ｌ１に接続される。トランジスタＴ４のソース（一方の被制御端子）とトランジスタＴ５のソースは接続されており、差動アンプＡ１のコモンソースを構成している。このコモンソースは、トランジスタＴ７，Ｔ８を介して、接地電位ＶＳＳが供給される接地配線に接続されている。トランジスタＴ５のドレイン（他方の被制御端子）は、差動アンプＡ１の出力端子ＯＴ１を構成する。

トランジスタＴ１，Ｔ２は、それぞれトランジスタＴ４，Ｔ５のドレインと、外部電位ＶＤＤが供給される電源配線との間に接続される。また、トランジスタＴ１，Ｔ２はカレントミラー接続されている。つまり、トランジスタＴ１のゲートとトランジスタＴ２のゲートとはノードＮ１で短絡され、ノードＮ１はさらにトランジスタＴ１のドレインと接続されている。ノードＮ１は、トランジスタＴ３を介して、外部電位ＶＤＤが供給される電源配線にも接続されている。

以上の構成により、差動アンプＡ１は、第２の入力端子ＩＴ２の電位が第１の入力端子ＩＴ１の電位と等しくなるよう出力端子ＯＴ１の電位を制御する。

トランジスタＴ６は、外部電位ＶＤＤが供給される電源配線と電源配線Ｌ１との間に接続され、電源配線Ｌ１に電圧を供給するドライバトランジスタとして機能する。具体的には、トランジスタＴ６がオン状態にあるときには、電源配線Ｌ１にはトランジスタＴ６を介して外部電位ＶＤＤが供給される。一方、トランジスタＴ６がオフ状態にあるときには、電源配線Ｌ１に対する外部電位ＶＤＤの供給が停止する。トランジスタＴ６のゲートは差動アンプＡ１の出力端子ＯＴ１に接続されており、トランジスタＴ６のオンオフ及びドレイン電流値は出力端子ＯＴ１の電位によって制御される。

差動アンプＡ１は、電源配線Ｌ１の電位がリファレンス電圧ＶＲＥＦより小さくなると、出力端子ＯＴ１の電位を上げ、トランジスタＴ６をオンさせる。これにより、電源配線Ｌ１に外部電位ＶＤＤが供給され、電源配線Ｌ１の電位が上がる。一方、電源配線Ｌ１の電位がリファレンス電圧ＶＲＥＦより大きくなると、差動アンプＡ１は出力端子ＯＴ１の電位を下げ、トランジスタＴ６をオフさせる。これにより、電源配線Ｌ１に対する外部電位ＶＤＤの供給が停止し、電源配線Ｌ１の電位が下がる。電源配線Ｌ１の電位は、おおまかには以上のような原理により、リファレンス電圧ＶＲＥＦと等しい電位に維持される。

トランジスタＴ７，Ｔ８は、差動アンプＡ１のコモンソースと、接地電位ＶＳＳが供給される接地配線との間に直列に接続されており、差動アンプＡ１に電流を供給する電流供給トランジスタとして機能する。つまり、トランジスタＴ７，Ｔ８がオン状態であるとき、差動アンプＡ１のコモンソースは接地配線と接続され、これによりトランジスタＴ１，Ｔ２に電流が流れる。一方、トランジスタＴ７，Ｔ８がオフ状態であるとき、差動アンプＡ１のコモンソースは接地配線と切り離され、これによりトランジスタＴ１，Ｔ２には電流が流れなくなる。なお、トランジスタＴ８には一定電圧ＢＩＡＳが常時供給されており、これによりトランジスタＴ８は常にオン状態に維持されている。トランジスタＴ８が設けられているのは、差動アンプＡ１に流れる直流電流を所定値以下に抑えるためである。

トランジスタＴ７のゲートには、インバータＩ１を介して、上述したパワーダウン信号ＰＤＳの反転信号が供給される。パワーダウン信号ＰＤＳの反転信号は、上述したトランジスタＴ３のゲートにも供給される。これにより、半導体装置１０がパワーダウンモードから復帰した場合には、トランジスタＴ３がオフとなってノードＮ１が外部電位ＶＤＤから切り離される一方、トランジスタＴ７がオンとなって差動アンプＡ１に電流が流れ始める。したがって、ＶＰＥＲＤ生成回路２ａによる内部電圧ＶＰＥＲＤの生成が開始され、電源配線Ｌ１の電位が内部電圧ＶＰＥＲＤに引き上げられる。一方、半導体装置１０がパワーダウンモードに入った場合には、トランジスタＴ３がオンとなってノードＮ１の電位が外部電位ＶＤＤに等しくなり、トランジスタＴ１，Ｔ２がオフとなる。また、トランジスタＴ７がオフとなり、差動アンプＡ１に流れる電流が止まる。したがって、ＶＰＥＲＤ生成回路２ａによる内部電圧ＶＰＥＲＤの生成が停止される。

ここで、半導体装置１０がパワーダウンモードから復帰すると、ＶＰＥＲＤ生成回路２ａだけでなくＤＬＬ回路７も活性化する。そのため、ＶＰＥＲＤ生成回路２ａの活性化直後からＤＬＬ回路７において電流の消費が始まるが、動作開始直後のＶＰＥＲＤ生成回路２ａは安定していないため、電源配線Ｌ１の電位は一旦低下する。低下した電位はしばらく後に本来のレベルに戻る。ここで、ＤＬＬ回路７の電流消費が小さいと、電位の低下の度合いが小さくなって差動アンプＡ１の出力端子ＯＴ１の電位の反応が鈍くなり、出力端子ＯＴ１が本来のレベル（目標電圧）に戻るまでに長い時間を要してしまう。

より詳しく説明する。トランジスタＴ１，Ｔ２がカレントミラーを構成しているため、トランジスタＴ１，Ｔ２，Ｔ４，Ｔ５のドレイン電流をそれぞれＩ_Ｔ１，Ｉ_Ｔ２，Ｉ_Ｔ４，Ｉ_Ｔ５とすると、平衡状態ではＩ_Ｔ１：Ｉ_Ｔ２＝Ｉ_Ｔ４：Ｉ_Ｔ５が成り立つ。このとき、出力端子ＯＴ１の電位は、電源配線Ｌ１の電位がリファレンス電圧ＶＲＥＦに等しくなるように制御される。つまり、電源配線Ｌ１の電位が低下した場合、トランジスタＴ５のドレイン電流が絞られ、Ｉ_Ｔ１：Ｉ_Ｔ２＝Ｉ_Ｔ４；Ｉ_Ｔ５のバランスが崩れる。その結果、出力端子ＯＴ１の電位が上昇してトランジスタＴ６のドレイン電流が増加することにより、電源配線Ｌ１の電位が上昇することになる。

差動アンプＡ１が平衡状態に戻るにはある程度の時間を要するため、低下した電源配線Ｌ１の電位の回復にはある程度の時間がかかる。この時間は、ＤＬＬ回路７の電流消費量が小さいほど、長くなる。これは、ＤＬＬ回路７の電流消費量が小さいほど、電源配線Ｌ１の電位の低下幅が小さくなって出力端子ＯＴ１の電位の上昇幅が小さくなるために、トランジスタＴ６のドレイン電流の増加量が小さくなることによるものである。半導体装置１０では、パワーダウンモードから復帰するとき、ＶＰＥＲＤ安定化促進回路５０によって電源配線Ｌ１と接地配線とを一旦短絡させる。つまり、電源配線Ｌ１の電位を強制的に一旦大幅に低下させるので、ＤＬＬ回路７の電流消費量によらず、内部電圧ＶＰＥＲＤを短時間で安定化させることができる。以下、ＶＰＥＲＤ安定化促進回路５０について、詳しく説明する。

図４は、ＶＰＥＲＤ安定化促進回路５０内のワンショット信号生成部５１の内部構成を示す回路図である。同図に示すように、ワンショット信号生成部５１は、インバータＩ２，Ｉ３と、遅延回路Ｄ１と、ＮＯＲ回路ＮＯ１とを備えて構成される。

インバータＩ２の入力端には上述したパワーダウン信号ＰＤＳが供給され、出力端はインバータＩ３の入力端及び遅延回路Ｄ１の入力端に接続される。遅延回路Ｄ１は、予め設定された遅延時間Ｔ_Ｄだけ入力信号を遅延させる回路である。遅延時間Ｔ_Ｄは、内部電圧ＶＰＥＲＤの安定化時間より短い時間に設定される。インバータＩ３の出力と遅延回路Ｄ１の出力はＮＯＲ回路ＮＯ１に入力され、したがって、ＮＯＲ回路ＮＯ１の出力信号ＯＳは、パワーダウン信号ＰＤＳの立ち下がりエッジに同期して立ち上がり、遅延回路Ｄ１の出力信号の立ち上がりエッジに同期して立ち下がる、持続時間Ｔ_Ｄのワンショット信号となる。

ＮＯＲ回路ＮＯ１は３入力回路により構成しており、残る１つの入力端には図１のアクセス制御回路２０から供給されるウエイクアップオフ信号ＷＵＯが入力される。ウエイクアップオフ信号ＷＵＯは、アクセス制御回路内のモードレジスタ回路ＭＲＳやテストモードレジスタ回路ＴＭＲＳの設定に応じて活性化（ハイレベル）又は非活性化（ロウレベル）される信号である。したがって、ＶＰＥＲＤ安定化促進回路５０が不要の場合には、モードレジスタ回路ＭＲＳやテストモードレジスタ回路ＴＭＲＳをウエイクアップオフ信号ＷＵＯを非活性とするほうに設定することで、ＮＯＲ回路ＮＯ１の出力信号ＯＳは非活性（ロウレベル）に固定される。言い換えれば、ワンショット信号生成部５１によるワンショット信号ＯＳの生成は行われない。

図２に戻る。スイッチ５２は、電源配線Ｌ１と接地電位ＶＳＳが供給される接地配線との間に挿入されたＮ型チャネルＭＯＳトランジスタによって構成される。スイッチ５２の制御端子はワンショット信号生成部５１の出力端と接続されており、したがって、スイッチ５２は、ワンショット信号ＯＳが活性化されている場合（ハイとなっている場合）に導通し、それ以外のときに非導通となる。

ＶＰＥＲＤ安定化促進回路５０が以上の構成を有していることにより、電源配線Ｌ１は、ＶＰＥＲＤ生成回路２ａの活性化（内部電圧ＶＰＥＲＤの生成開始）と同期して、時間Ｔ_Ｄの間だけ接地配線と短絡されることになる。電源配線Ｌ１が接地配線と短絡されると、電源配線Ｌ１の電位が急激に大幅に低下する一方、この低下によって図３に示したトランジスタＴ６に大きなドレイン電流が流れ始め、電源配線Ｌ１には大量の電荷が供給され始める。時間Ｔ_Ｄが経過した後には、電源配線Ｌ１は接地配線から切り離されるので、こうして供給され始めた大量の電荷によって電源配線Ｌ１の電位はすぐにリファレンス電圧ＶＲＥＦに等しい電圧まで戻され、以降は、差動アンプＡ１の動作により安定して維持されることになる。このように、ＶＰＥＲＤ生成回路２ａの活性化に応じて電源配線Ｌ１の電位を一旦急激に大幅に低下させていることから、半導体装置１０では、ＤＬＬ回路７の電流消費量によらず、内部電圧ＶＰＥＲＤを短時間で安定化させることが可能になっている。

図５は、半導体装置１０の各部の電圧を実際に測定した結果を示す図である。同図には、ワンショット信号ＯＳ、内部電圧ＶＰＥＲＤ、差動アンプＡ１の出力端子ＯＴ１（図３）の電圧、及びノードＮ１（図３）の電圧の時間変化を示している。また、同図には、遅延回路Ｄ１（図４）に設定される遅延時間Ｔ_Ｄが０ｎｓｅｃ，２ｎｓｅｃ，３ｎｓｅｃ，４ｎｓｅｃの各場合を示している。遅延時間Ｔ_Ｄが０ｎｓｅｃの場合とは、ＶＰＥＲＤ安定化促進回路５０を用いない場合である。

まずＶＰＥＲＤ安定化促進回路５０を用いない場合の内部電圧ＶＰＥＲＤは、図５に示すように、ＶＰＥＲＤ生成回路２ａが活性化した直後から徐々に低下した後、上昇に転じ、最終的にリファレンス電圧ＶＲＥＦで安定する。

これに対し、遅延時間Ｔ_Ｄが２ｎｓｅｃ，３ｎｓｅｃ，４ｎｓｅｃである場合の内部電圧ＶＰＥＲＤは、図５に示すように、ワンショット信号ＯＳの活性化とともに急激に低下し、ワンショット信号ＯＳの非活性化とともに上昇に転じる。そして、遅延時間Ｔ_Ｄが長いほど早期に、リファレンス電圧ＶＲＥＦと等しい安定状態に達している。

出力端子ＯＴ１の電位の変化のグラフを見ると明らかなように、遅延時間Ｔ_Ｄが長いほど、出力端子ＯＴ１の電位が早期に上昇している。これが、遅延時間Ｔ_Ｄが長いほど早期に、内部電圧ＶＰＥＲＤが安定状態に達する理由である。なお、出力端子ＯＴ１の電位は、ＶＰＥＲＤ生成回路２ａの活性化後一旦低下しているが、これは、ノードＮ１の電位が十分に低下るまでに図５に示すようにある程度の時間がかかり、その間、トランジスタＴ２がオフ状態となって出力端子ＯＴ１に外部電位ＶＤＤが供給されないためである。

その他、図５を見ると、出力端子ＯＴ１及びノードＮ１の電位の低下は、ワンショット信号ＯＳの活性化よりも若干遅れて開始している。これは、パワーダウン信号ＰＤＳのロジック遅延によるものである。つまり、図２を参照すると、パワーダウン信号ＰＤＳはＶＰＥＲＤ生成回路２ａとワンショット信号生成部５１の両方に供給されているが、実際の伝送経路では、図示していないが、前者の入力側に各種のロジック回路やレベル変換回路が設けられる。これらの回路を通過するために、ＶＰＥＲＤ生成回路２ａには、ワンショット信号生成部５１に比べて若干遅れて、パワーダウン信号ＰＤＳが供給される。この遅れのために、出力端子ＯＴ１及びノードＮ１の電位の低下が、ワンショット信号ＯＳの活性化よりも若干遅れる結果となっている。このような遅れは必須ではなく、ＶＰＥＲＤ生成回路２ａの活性化（出力端子ＯＴ１及びノードＮ１の電位の低下）とワンショット信号ＯＳの活性化とが同時に発生するようにしてもよいし、ワンショット信号ＯＳの活性化がＶＰＥＲＤ生成回路２ａの活性化に遅れて発生するようにしてもよい。

以上説明したように、本実施の形態による半導体装置１０によれば、ＤＬＬ回路７の電流消費量によらず、内部電圧ＶＰＥＲＤを短時間で安定化させることが可能になっている。これにより、半導体装置１０では、ＤＬＬ回路７が生成する内部クロック信号ＬＣＬＫ１のジッタが軽減され、内部クロック信号ＬＣＬＫ２に同期して出力されるリードデータＤＱのジッタも軽減されている。

図６は、本実施の形態の第１の変形例による半導体装置１０に備えられるワンショット信号生成部５１の内部構成を示す回路図である。同図に示すように、本変形例によるワンショット信号生成部５１は、ＮＯＲ回路ＮＯ１に代えて、３入力のＮＡＮＤ回路ＮＡ１を有している。また、インバータＩ３に代え、遅延回路Ｄ１とＮＡＮＤ回路ＮＡ１の間にインバータＩ４、ＮＡＮＤ回路ＮＡ１の出力端にインバータＩ５がそれぞれ設けられている。本変形例による半導体装置１０のその他の構成は、本実施の形態による半導体装置１０と同一である。

本変形例によるワンショット信号生成部５１によっても、本実施の形態によるワンショット信号生成部５１と同様なワンショット信号ＯＳを生成することが可能である。

図７は、本実施の形態の第２の変形例による半導体装置１０に含まれる回路ブロックのうち、内部電圧ＶＰＥＲＤを生成するＶＰＥＲＤ生成回路２ａ（内部電圧生成回路）と、その関連ブロックを抜き出して記載したブロック図である。本変形例による半導体装置１０は、スイッチ５２と接地配線との間に抵抗素子５３が挿入されている点で相違する他は、本実施の形態による半導体装置１０と同一である。

抵抗素子５３を挿入したことで、Ｎチャンネル型トランジスタにより構成されるスイッチ５２の製造バラつきによって生ずる貫通電流（電源配線Ｌ１から接地配線に向かって流れる電流）のバラつきを抑えることが可能になる。これにより、強制的に低下させる際の電源配線Ｌ１の電位の低下幅の製造バラつきを、抑えることが可能になる。

なお、第２の変形例による半導体装置１０において、第１の変形例によるワンショット信号生成部５１を用いてもよいのは勿論である。

再度、本実施の形態による半導体装置１０の説明に戻る。図８は、本実施の形態による半導体装置１０に含まれる回路ブロックのうち、内部電圧ＶＰＥＲＩ２を生成するＶＰＥＲＩ２生成回路部３（内部電圧生成回路部）と、その関連ブロックを抜き出して記載したブロック図である。同図に示すように、本実施の形態によるＶＰＥＲＩ２生成回路部３は、ＶＰＥＲＩ２生成回路３ａと、ワンショット信号生成部５６（スイッチ制御回路）及びスイッチ５７からなるＶＰＥＲＩ２安定化促進回路５５とを備えている。

ＶＰＥＲＩ２生成回路３ａは、図２に示すように、外部電位ＶＤＤが供給される電源配線と接地電位ＶＳＳが供給される接地配線の間に接続され、外部電位ＶＤＤから内部電圧ＶＰＥＲＩ２を生成して電源配線Ｌ２（第１の電源配線）へ供給する回路である。ＶＰＥＲＩ２生成回路３ａの詳細な内部構成は、図３に示したＶＰＥＲＤ生成回路３の内部構成と同一であるので、詳しい説明は割愛する。

ＶＰＥＲＩ２安定化促進回路５５は、半導体装置１０がパワーダウンモードから復帰するとき、電源配線Ｌ２と接地配線とを一旦短絡させ、それによって内部電圧ＶＰＥＲＩ２を短時間で安定化させるための回路である。具体的な内部構成及び機能は、上述したＶＰＥＲＤ安定化促進回路５０と同様であるので、詳しい説明は割愛する。

以上説明したように、本実施の形態による半導体装置１０によれば、クロックツリー８の電流消費量によらず、内部電圧ＶＰＥＲＩ２を短時間で安定化させることが可能になっている。これにより、半導体装置１０では、クロックツリー８を通過した内部クロック信号ＬＣＬＫ２のジッタが軽減されており、これによっても、内部クロック信号ＬＣＬＫ２に同期して出力されるリードデータＤＱのジッタが軽減されている。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施の形態では内部電圧ＶＰＥＲＤ，ＶＰＥＲＩ２の両方について、短時間で安定化させるための構成を採用したが、いずれか一方のみについて、短時間で安定化させるための構成を採用することとしてもよい。また、他の種類の内部電圧についても、同様に、短時間で安定化させるための構成を採用することとしてもよい。

また、上記実施の形態では内部電圧ＶＰＥＲＤに関して第１及び第２の変形例を説明したが、内部電圧ＶＰＥＲＩ２に関しても同様の変形例が適用可能であることは勿論である。

２ ＶＰＥＲＤ生成回路部
２ａ ＶＰＥＲＤ生成回路
３ ＶＰＥＲＩ２生成回路部
３ａ ＶＰＥＲＩ２生成回路
７ ＤＬＬ回路
８ クロックツリー
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
１６ 入出力回路
２０ アクセス制御回路
２１ アドレス端子
２２ コマンド端子
２３ クロックイネーブル端子
２４ クロック端子
２５ データ端子
３１〜３４ 電源端子
５０ ＶＰＲＥＤ安定化促進回路
５１，５６ ワンショット信号生成部
５２，５７ スイッチ
５３ 抵抗素子
５５ ＶＰＥＲＩ２安定化促進回路
１００ 電源回路
Ａ１ 差動アンプ
Ｄ１ 遅延回路
Ｉ１〜Ｉ５ インバータ
ＩＴ１，ＩＴ２ 入力端子
Ｌ１，Ｌ２ 第１の電源配線
ＬＣＬＫ 内部クロック信号
ＮＡ１ ＮＡＮＤ回路
ＮＯ１ ＮＯＲ回路
ＯＳ ワンショット信号
ＯＴ１ 出力端子
ＰＤＳ パワーダウン信号（起動信号の反転信号）
Ｔ１〜Ｔ３ Ｐ型チャネルＭＯＳトランジスタ
Ｔ４〜Ｔ８ Ｎ型チャネルＭＯＳトランジスタ
ＶＤＤ 外部電位（第１の外部電源電圧）
ＶＰＰ，ＶＰＥＲＩ，ＶＰＥＲＩ２，ＶＰＥＲＤ，ＶＡＲＹ 内部電圧
ＶＲＥＦ リファレンス電圧
ＶＳＳ 接地電位（第２の外部電源電圧）
ＷＵＯ ウエイクアップオフ信号

Claims (13)

1. 第１の電源配線と、
   第１の信号に応答して第１の外部電源電圧を降圧することによって内部電圧を生成し、前記第１の電源配線へ供給する内部電圧生成回路と、
   前記内部電圧の目標電圧より低い第２の外部電源電圧が供給される第２の電源配線と前記第１の電源配線との間に接続されたスイッチと、
   前記第１の信号に応答して前記スイッチを制御するスイッチ制御回路とを備え、
   前記スイッチ制御回路は、前記内部電圧生成回路による前記内部電圧の生成開始に応じて前記スイッチを導通させ、所定の期間、前記スイッチを導通状態に維持し、
   前記内部電圧生成回路は、カレントミラー回路を有する差動アンプと、前記差動アンプのコモンソースと前記第２の電源配線との間に接続された電流供給回路とを含み、
   前記カレントミラー回路と前記電流供給回路は、前記内部電圧生成回路が前記内部電圧を生成するよう、前記第１の信号に応答して活性化される
   ことを特徴とする半導体装置。
2. 前記スイッチ制御回路は、前記スイッチを導通させてから前記所定の期間が経過した後、前記スイッチを非導通にする
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の信号は、起動信号の反転信号を構成し、
   前記内部電圧生成回路は、前記起動信号の活性化に応じて前記内部電圧の生成を開始するよう構成され、
   前記スイッチ制御回路は、前記起動信号の活性化に応じて前記所定の期間にわたり活性化されるワンショット信号を生成して前記スイッチに供給し、
   前記スイッチは、前記ワンショット信号が活性化されている場合に導通し、前記ワンショット信号が非活性化されている場合に非導通となる
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記内部電圧生成回路は、前記第１の外部電源電圧が供給される第３の電源配線と前記第１の電源配線との間に接続されたドライバトランジスタを含み、
   前記差動アンプは、前記目標電圧が供給される第１の入力端子と、前記第１の電源配線に接続される第２の入力端子と、前記ドライバトランジスタの制御端子に接続される出力端子とを有し、前記コモンソースは前記差動アンプの動作電流が供給されるものであり、前記差動アンプは前記第２の入力端子の電圧が前記第１の入力端子の電圧と等しくなるよう前記出力端子の電位を制御し、
   前記電流供給回路は、前記差動アンプのコモンソースと前記第２の電源配線との間に接続された電流供給トランジスタを有し、
   前記電流供給トランジスタは、前記起動信号が活性化されている場合に導通し、前記起動信号が非活性化されている場合に非導通となる
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記スイッチ制御回路は、前記半導体装置がテストモードにある場合、前記ワンショット信号の生成を行わない
   ことを特徴とする請求項３又は４に記載の半導体装置。
6. 前記所定の期間は、前記内部電圧の安定化時間より短い時間に設定される
   ことを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置。
7. 前記スイッチは、トランジスタによって構成される
   ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記スイッチと直列に接続された抵抗素子をさらに備える
   ことを特徴とする請求項７に記載の半導体装置。
9. 前記内部電圧生成回路においては、前記差動アンプの前記カレントミラー回路は第１及び第２のトランジスタを含み、前記電流供給回路は電流供給トランジスタを含むことを特徴とする請求項１に記載の半導体装置。
10. 前記差動アンプは、前記第１のトランジスタのゲート端子及び前記第２のトランジスタのゲート端子に接続された第１の端子と、前記第１の外部電源電圧が供給される第２の端子と、前記第１の信号を受ける第３の端子とを有する第３のトランジスタを備え、
    前記第１及び第２のトランジスタの活性化は、前記第１の信号によって制御される前記第３のトランジスタの活性化又は非活性化に依存することを特徴とする請求項９に記載の半導体装置。
11. 前記第３のトランジスタの前記第３の端子はゲート端子を構成することを特徴とする請求項１０に記載の半導体装置。
12. 前記電流供給トランジスタはＮＭＯＳトランジスタであり、前記第１、第２及び第３のトランジスタはＰＭＯＳトランジスタであり、
    前記第１の信号が前記電流供給トランジスタを活性化させる第１の論理レベルであるときは、前記第３のトランジスタは前記第１の信号によって非活性化され、且つ、前記第１及び第２のトランジスタは活性化され、
    前記第１の信号が前記電流供給トランジスタを非活性化させる第２の論理レベルであるときは、前記第３のトランジスタは前記第１の信号によって活性化され、且つ、前記第１及び第２のトランジスタは非活性化される、請求項１０に記載の半導体装置。
13. 前記第１の信号は、前記差動アンプ及び前記電流供給回路のそれぞれに供給されることを特徴とする請求項１に記載の半導体装置。

Images