WO2014156711A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2014156711A1
WO2014156711A1 PCT/JP2014/056850 JP2014056850W WO2014156711A1 WO 2014156711 A1 WO2014156711 A1 WO 2014156711A1 JP 2014056850 W JP2014056850 W JP 2014056850W WO 2014156711 A1 WO2014156711 A1 WO 2014156711A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
terminal
internal voltage
signal
semiconductor device
Prior art date
Application number
PCT/JP2014/056850
Other languages
English (en)
French (fr)
Inventor
出井　陽治
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ピーエスフォー ルクスコ エスエイアールエル filed Critical ピーエスフォー ルクスコ エスエイアールエル
Publication of WO2014156711A1 publication Critical patent/WO2014156711A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with an internal voltage generation circuit that generates an internal voltage.
  • Patent Document 1 discloses a semiconductor device including an internal voltage generation circuit including an active driver circuit and a standby driver circuit.
  • the active driver circuit is a circuit that is activated when the internal circuit of the semiconductor device is in an active state, and has a sufficiently large driving capability so that the internal voltage does not decrease even when the internal circuit operates. .
  • the active driver circuit When the internal circuit becomes inactive, the active driver circuit is deactivated.
  • the standby driver circuit On the other hand, the standby driver circuit is always activated regardless of whether the internal circuit is in an active state or an inactive state. Thereby, even when the active driver circuit is inactivated, the level of the internal voltage is maintained at a desired potential level. Since the standby driver circuit only needs to maintain the level of the internal voltage when the internal circuit is in an inactive state, the drive capability is small.
  • the active driver circuit is activated each time the internal circuit transitions from the inactive state to the active state.
  • the current driving capability is not sufficient in the state immediately after the activation of the active driver circuit, the level of the internal voltage may be lowered.
  • Such a phenomenon does not pose a serious problem when the operation speed of the semiconductor device is not so high, but may be a problem in a semiconductor device that requires high-speed operation.
  • a semiconductor device is a semiconductor device including an internal voltage generation circuit that generates an internal voltage, and the internal voltage generation circuit is connected to a first terminal and the first terminal, and the control signal is activated.
  • a comparison circuit that compares a reference voltage and the internal voltage in a conversion period and controls a potential level of the first terminal according to a comparison result; and the first terminal and the control terminal are connected, and the internal voltage is
  • the first output transistor to be output is connected to the first terminal, and the first output transistor is turned on regardless of the result of the comparison within a predetermined period after the control signal is activated.
  • a control circuit for controlling the potential level of the first terminal.
  • the first output transistor is forcibly turned on for a predetermined period after the control signal is activated, a desired internal voltage is supplied immediately after the internal voltage generating circuit is activated. It becomes possible to do. Therefore, it is particularly suitable for a semiconductor device that requires high-speed operation.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 10 according to a preferred embodiment of the present invention.
  • 3 is a block diagram showing a configuration of a phase adjustment circuit 40.
  • FIG. 3 is a block diagram showing a configuration of a phase adjustment control circuit 50.
  • FIG. 6 is a timing chart for explaining the operation of the phase adjustment control circuit 50.
  • FIG. 2 is a circuit diagram of an internal voltage generation circuit 60 according to the first embodiment of the present invention.
  • FIG. FIG. 6 is an operation waveform diagram for explaining the operation of the internal voltage generation circuit 60 according to the first embodiment.
  • FIG. FIG. 6 is a circuit diagram of an internal voltage generation circuit 60 according to a third embodiment of the present invention. It is a circuit diagram of the current supply circuit PS used in the internal voltage generation circuit 60 according to the fourth embodiment of the present invention.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 10 according to a preferred embodiment of the present invention.
  • the semiconductor device 10 is a DRAM (Dynamic Random Access Memory) integrated on a single semiconductor chip, and has a memory cell array 11.
  • the memory cell array 11 includes a plurality of word lines WL and a plurality of bit lines BL, and has a configuration in which memory cells MC are arranged at intersections thereof. Selection of the word line WL is performed by the row decoder 12, and selection of the bit line BL is performed by the column decoder 13.
  • the semiconductor device 10 is provided with an address terminal 21, a command terminal 22, a clock terminal 23, a data terminal 24, and power supply terminals 25 and 26 as external terminals.
  • the address terminal 21 is a terminal to which an address signal ADD is input from the outside.
  • the address signal ADD input to the address terminal 21 is supplied to the address latch circuit 32 via the address input circuit 31 and is latched by the address latch circuit 32.
  • the address signal ADD latched by the address latch circuit 32 is supplied to the row decoder 12, the column decoder 13, or the mode register 14.
  • the mode register 14 is a circuit in which a parameter indicating the operation mode of the semiconductor device 10 is set.
  • the command terminal 22 is a terminal to which a command signal CMD is input from the outside.
  • the command signal CMD includes a plurality of signals such as a row address strobe signal / RAS, a column address strobe signal / CAS, a clock enable signal CKE, and a reset signal / RESET.
  • a slash (/) at the head of the signal name means that the corresponding signal is an inverted signal or that the signal is a low active signal.
  • the command signal CMD input to the command terminal 22 is supplied to the command decoding circuit 34 via the command input circuit 33.
  • the command decode circuit 34 is a circuit that generates various internal commands by decoding the command signal CMD.
  • the internal commands include an active signal IACT, a column signal ICOL, a refresh signal IREF, a mode register set signal MRS, and the like.
  • the active signal IACT is a signal that is activated when the command signal CMD indicates row access (active command).
  • the address signal ADD latched by the address latch circuit 32 is supplied to the row decoder 12. Thereby, the word line WL designated by the address signal ADD is selected.
  • the column signal ICOL is a signal that is activated when the command signal CMD indicates column access (read command or write command).
  • the address signal ADD latched by the address latch circuit 32 is supplied to the column decoder 13. As a result, the bit line BL specified by the address signal ADD is selected.
  • the refresh signal IREF is a signal that is activated when the command signal CMD indicates a refresh command.
  • the refresh signal IREF is activated, row access is performed by the refresh control circuit 35, and a predetermined word line WL is selected. As a result, the plurality of memory cells MC connected to the selected word line WL are refreshed. Selection of the word line WL is performed by a refresh counter (not shown) included in the refresh control circuit 35.
  • the mode register set signal MRS is a signal that is activated when the command signal CMD indicates a mode register set command. Therefore, if a mode register set command is input and a mode signal is input from the address terminal 21 in synchronization therewith, the set value of the mode register 14 can be rewritten.
  • the command input circuit 33 activates the activation signal INIT when the clock enable signal CKE is activated. Further, when the reset signal / RESET is activated, the internal reset signal IRST is activated.
  • the start signal INIT and the internal reset signal IRST are supplied to a phase adjustment circuit 40 and a phase adjustment control circuit 50 which will be described later.
  • the clock terminal 23 is a terminal to which external clock signals CK and / CK are input.
  • the external clock signal CK and the external clock signal / CK are complementary signals, and both are supplied to the clock input circuit 36.
  • the clock input circuit 36 generates an internal clock signal ICLK based on the external clock signals CK and / CK.
  • the internal clock signal ICLK is supplied to the phase adjustment circuit 40, the phase adjustment control circuit 50, and the like.
  • the internal clock signal ICLK is also supplied to a timing generator (not shown), and various internal clock signals generated thereby define the operation timing of circuit blocks such as the address latch circuit 32 and the command decode circuit 34.
  • the power supply terminal 25 is a terminal to which power supply potentials VDD and VSS are supplied.
  • the power supply potentials VDD and VSS supplied to the power supply terminal 25 are supplied to the internal power supply generation circuits 37 and 60.
  • the internal voltage generation circuit 37 generates various internal voltages VPP, VARY, VBLP, VOD, VPERI, and the like based on the power supply potentials VDD and VSS.
  • the internal voltage VPP is a voltage mainly used in the row decoder 12, the internal voltages VARY, VBLP, and VOD are mainly voltages used in the memory cell array 11, and the internal voltage VPERI is used in many other circuit blocks. Voltage.
  • the internal voltage generation circuit 60 generates the internal voltage VPERD supplied to the phase adjustment circuit 40 based on the power supply potentials VDD and VSS.
  • the internal voltage VPERD is the same voltage as the internal voltage VPERI, but a dedicated internal voltage VPERD is used so that power supply noise generated by other circuit blocks does not propagate to the phase adjustment circuit 40.
  • the circuit configurations of the phase adjustment circuit 40 and the internal voltage generation circuit 60 will be described in detail later.
  • the power supply terminal 26 is a terminal to which power supply potentials VDDQ and VSSQ are supplied.
  • the power supply potentials VDDQ and VSSQ supplied to the power supply terminal 26 are supplied to the input / output circuit 16.
  • the power supply potentials VDDQ and VSSQ are the same as the power supply potentials VDD and VSS supplied to the power supply terminal 25, respectively, but the input / output circuit 16 does not propagate power supply noise generated by the input / output circuit 16 to other circuit blocks. Uses dedicated power supply potentials VDDQ and VSSQ.
  • FIG. 2 is a block diagram showing the configuration of the phase adjustment circuit 40.
  • the phase adjustment circuit 40 is a so-called DLL circuit, and includes a delay circuit 41 that generates the internal clock signal LCLK by delaying the internal clock signal ICLK, and a counter circuit 42 that controls the delay amount of the delay circuit 41.
  • the delay circuit 41 is supplied with the activation signal INIT, and while it is activated, the delay circuit 41 generates the internal clock signal LCLK. When the activation signal INIT is inactive, the internal clock signal LCLK is not generated, and the current consumption by the delay circuit 41 is thereby reduced.
  • the delay circuit 41 has a configuration in which a plurality of delay elements (for example, inverter circuits) are cascade-connected, and the number of stages from the delay element to which the internal clock signal ICLK is input to the delay element to which the internal clock signal LCLK is output.
  • the delay amount of the internal clock signal LCLK with respect to the internal clock signal ICLK is determined by (the number of delay elements that pass through). As shown in FIG. 2, since the delay elements constituting the delay circuit 41 operate with the internal voltage VPERD, it is necessary to stabilize the potential level of the internal voltage VPERD to a desired level in order to obtain a desired delay amount. is there.
  • the delay amount of the delay circuit 41 is determined by the count value CNT supplied from the counter circuit 42.
  • the count value CNT of the counter circuit 42 is initialized when the internal reset signal IRST is activated.
  • the phase adjustment circuit 40 includes a replica circuit 43 that generates a replica clock signal RCLK based on the internal clock signal LCLK, and a phase comparison circuit 44 that compares the phases of the replica clock signal RCLK and the internal clock signal ICLK.
  • the replica circuit 43 is a circuit having a delay time substantially equal to the delay time until the read data DQ input to the FIFO circuit 15 shown in FIG. 1 is output to the data terminal 24. Therefore, the phase of the replica clock signal RCLK output from the replica circuit 43 matches the phase of the read data DQ. Therefore, the phase comparison operation between the internal clock signal ICLK and the replica clock signal RCLK by the phase comparison circuit 44 is substantially the same as the phase comparison operation between the internal clock signal ICLK and the read data DQ.
  • the phase comparison circuit 44 performs a phase comparison operation when the enable signal ENA is activated, and supplies a determination signal UD generated based on the result to the counter circuit 42.
  • the determination signal UD is, for example, a 1-bit signal. If the phase of the replica clock signal RCLK is advanced with respect to the internal clock signal ICLK, the determination signal UD is set to a high level. If the phase of the signal RCLK is delayed, the determination signal UD is set to a low level.
  • the counter circuit 42 that has received the determination signal UD performs a count-up operation or a count-down operation in synchronization with the count timing signal CT on condition that the enable signal ENA is activated. That is, when the determination signal UD is at the high level, the counter circuit 42 counts up the count value CNT in synchronization with the count timing signal CT, thereby increasing the delay amount of the delay circuit 41. Conversely, when the determination signal UD is at a low level, the counter circuit 42 counts down the count value CNT in synchronization with the count timing signal CT, thereby reducing the delay amount of the delay circuit 41. Therefore, if the update operation is repeatedly executed, the internal clock signal ICLK and the replica clock signal RCLK are substantially in phase with each other, in other words, the internal clock signal ICLK and the read data DQ are substantially in phase. Can do.
  • the count timing signal CT is generated by the update timing generation circuit 45.
  • the update timing generation circuit 45 divides the internal clock signal ICLK on condition that the enable signal ENA is activated, and outputs the divided internal clock signal ICLK as the count timing signal CT. Therefore, when the enable signal ENA is activated, the count value CNT of the counter circuit 42 is updated every predetermined clock cycle of the internal clock signal ICLK.
  • the counter circuit 42 activates the lock signal LOCK.
  • the lock signal LOCK is supplied to the phase adjustment control circuit 50 shown in FIG.
  • FIG. 3 is a block diagram showing the configuration of the phase adjustment control circuit 50. As shown in FIG.
  • the phase adjustment control circuit 50 includes an update control circuit 51 that receives an activation signal INIT and generates an enable signal ENA.
  • the update control circuit 51 activates the enable signal ENA for the first period.
  • the update control circuit 51 is also supplied with the update control signal SCLK from the determination timing control circuit 52.
  • the update control circuit 51 activates the enable signal ENA in the second period ( ⁇ first period).
  • the determination timing control circuit 52 activates the update control signal SCLK every predetermined clock cycle of the internal clock signal ICLK on condition that the SR latch circuit 53 is set.
  • the SR latch circuit 53 is a circuit that is set by the lock signal LOCK and reset by the internal reset signal IRST.
  • FIG. 4 is a timing chart for explaining the operation of the phase adjustment control circuit 50.
  • a reset command (RESET) is issued at time t0, and in response to this, the internal reset signal IRST is activated at time t1.
  • the internal reset signal IRST is activated, each internal circuit of the semiconductor device 10 is reset.
  • the phase adjustment control circuit 50 is also in a state where the SR latch circuit 53 is reset.
  • the update control circuit 51 activates the enable signal ENA for the first period (time t2 to t4).
  • the enable signal ENA is activated, the phase adjustment operation by the phase adjustment circuit 40 shown in FIG. 2 is started, and the count value CNT of the counter circuit 42 is set so that the phase of the replica clock signal RCLK matches the phase of the internal clock signal ICLK. Is updated.
  • the phase adjustment operation in response to the activation of the activation signal INIT is denoted as “LONG”.
  • the lock signal LOCK is activated when the phases of the two substantially coincide at time t3.
  • the SR latch circuit 53 is set, and then the determination timing control circuit 52 activates the update control signal SCLK at regular intervals.
  • the update control signal SCLK is activated at times t5 and t6, and the update control circuit 51 activates the enable signal ENA for the second period each time it is activated.
  • the second period is shorter than the first period, and the phase adjustment operation by the phase adjustment circuit 40 is executed during this period.
  • the phase adjustment operation in response to the update control signal SCLK is expressed as “SHORT”.
  • the activation signal INIT is also deactivated, and the generation operation of the internal clock signal LCLK by the delay circuit 41 is completely stopped. During the period when the operation of the delay circuit 41 is stopped, the generation operation of the internal voltage VPERD supplied to the delay circuit 41 can be stopped.
  • the activation signal INIT is input to the internal voltage generation circuit 60 that generates the internal voltage VPERD, and the activation / inactivation of the internal voltage generation circuit 60 is switched in response to the activation signal INIT. .
  • the current consumption of the internal voltage generation circuit 60 during a period when the generation of the internal clock signal LCLK is not necessary can be reduced.
  • the semiconductor device 10 devise the circuit configuration of the internal voltage generation circuit 60, so that the internal signal having the correct potential level after the activation signal INIT transitions from the inactive state to the active state. The generation of the voltage VPERD can be immediately resumed.
  • the circuit configuration of the internal voltage generation circuit 60 will be described in detail.
  • FIG. 5 is a circuit diagram of the internal voltage generation circuit 60 according to the first embodiment of the present invention.
  • the internal voltage generation circuit 60 includes a differential amplifier type comparison circuit CP that compares the internal voltage VPERD with the reference voltage VREFD. More specifically, P-channel MOS transistors P1 and P2 connected in a current mirror, N-channel MOS transistors N1 and N2 connected in series to the transistors P1 and P2, respectively, and an N-channel that supplies an operating current to these transistors. Type MOS transistors N4 and N5 are provided. The transistors N4 and N5 constitute a current supply circuit PS that supplies the operating current IA to the comparison circuit CP.
  • the boosted internal voltage VPP is supplied to the sources of the transistors P1 and P2. Further, the reference voltage VREFD is supplied to the gate electrode of the transistor N1, and the internal voltage VPERD is supplied to the gate electrode of the transistor N2.
  • the common source CS of the transistors N1 and N2 is grounded via the transistors N4 and N5 connected in series.
  • the reference voltage VREFD is supplied to the gate electrode of the transistor N4, whereby the operating current IA flows.
  • the activation signal INIT is supplied to the gate electrode of the transistor N5.
  • the output node of the current mirror circuit that is, the connection point (first terminal) between the transistor P2 and the transistor N2 is connected to the gate electrode of the N-channel MOS transistor N3.
  • the power supply voltage VDD is supplied to the drain of the transistor N3, and the source is connected to the internal power supply wiring VL that supplies the internal voltage VPERD.
  • the ON state of the transistor N3 is controlled so that the potential level of the internal voltage VPERD matches the reference voltage VREFD.
  • the internal voltage VPERD is stabilized by the capacitive element CL connected to the internal power supply wiring VL.
  • a P-channel MOS transistor P4 is connected between the power supply line to which the internal voltage VPP is supplied and the gate electrodes of the transistors P1 and P2, and N between the gate electrode of the transistor N3 and the internal power supply line VL.
  • a channel type MOS transistor N6 is connected. An activation signal INIT and its inverted signal are supplied to the gate electrodes of these transistors. Thus, when the activation signal INIT is deactivated to a low level, the transistor N5 is turned off and the transistors P4 and N6 are turned on, so that the internal voltage generation circuit 60 is completely stopped.
  • the internal voltage generation circuit 60 includes a one-shot pulse generation circuit 61 that receives the activation signal INIT and generates the one-shot signal VGONB, and a P-channel MOS transistor P3 that receives the one-shot signal VGONB at the gate electrode. It has more.
  • the one-shot pulse generation circuit 61 includes a delay element 62 that delays the start signal INIT, an inverter circuit 63 that inverts the output signal of the delay element 62, and a NAND gate circuit 64 that receives the output signal of the inverter circuit 63 and the start signal INIT. It is configured. With this configuration, when the activation signal INIT transits from the low level to the high level, the one-shot signal VGONB is activated to the low level by the pulse width determined by the delay amount td of the delay element 62.
  • the transistor P3 is connected between the power supply line to which the internal voltage VGATE is supplied and the gate electrode of the transistor N3.
  • the gate potential GN of the transistor N3 is forcibly fixed to the internal voltage VGATE regardless of the result of comparison by the comparison circuit CP.
  • the level of the internal voltage VGATE is not particularly limited as long as the transistor N3 can be turned on.
  • the power supply potential VDD or the internal potential VPP can be used.
  • each circuit that controls the gate potential of the transistor N3 based on the activation signal INIT may be collectively referred to as a “control circuit”.
  • FIG. 6 is an operation waveform diagram for explaining the operation of the internal voltage generation circuit 60 according to the first embodiment.
  • the activation signal INIT is deactivated to a low level before time t11, and the activation signal INIT is activated to a high level at time t11. Therefore, in the period before time t11, since the transistors P4 and N6 shown in FIG. 5 are on, the gate potential GP of the transistors P1 and P2 is at the VPP level and the gate potential GN of the transistor N3 is at the VPERD level. Further, since the transistor N5 is turned off, the operating current IA is not supplied to the common source CS, and the comparison circuit CP is inactive.
  • the transistors P4 and N6 are turned off, the transistor N5 is turned on, and the one-shot signal VGONB is only output for a period defined by the delay amount td of the delay element 62. Become low level.
  • the period from time t11 to t12 corresponds to the delay amount td of the delay element 62. Since the transistor P3 is turned on when the one-shot signal VGONB goes low, the gate potential GN is forcibly set to the internal voltage VGATE during this period. Thereby, since the transistor N3 is immediately turned on, the generation of the internal voltage VPERD is immediately started.
  • the gate potential GN greatly decreases from time t11 to t12. This is because current starts to flow through the transistors N2, N4, and N5 at time t11, while the transistors P1 and P2 are relatively large transistors, so that the parasitic capacitance is relatively large and the comparison circuit CP is steady. This is because it takes a certain amount of time to reach the state.
  • the level of the gate potential GN starts to rise.
  • the internal voltage VPERD starts to rise and stabilizes at substantially the same level as the reference voltage VREFD at time t16.
  • the period from time t15 to time t16 becomes longer as the internal voltage VPERD decreases at time t15, that is, the amount of charge released from the capacitive element CL increases.
  • the gate potential GN is forcibly charged to the internal voltage VGATE immediately after the start signal INIT transits to a high level, and therefore, in a short period (time t11 to t14). It becomes possible to stabilize the internal voltage VPERD.
  • the delay circuit 41 included in the phase adjustment circuit 40 can be brought into a normal operation state in a short period of time and synchronized with the internal clock signal LCLK. It becomes possible to start outputting the read data DQ in a short period of time.
  • the potential level of the gate potential GN immediately after the start signal INIT transitions to the high level is the steady level. And a different level. Therefore, the delay amount td of the delay element 62 is appropriately designed in consideration of the difference between the internal voltage VGATE and the steady level of the gate potential GN so that the assist operation via the transistor P3 is not excessive (or insufficient). It is preferable to do.
  • This embodiment is characterized in that the internal voltage VGATE uses a level substantially the same as the actual steady level of the gate potential GN.
  • this embodiment includes a measurement circuit that measures the gate potential GN in a steady state.
  • FIG. 7 is a circuit diagram of the measurement circuit 65 that measures the gate potential GN.
  • tap selection circuit 70 that performs A / D conversion on the level of the gate potential GN, and a regulator circuit that generates (D / A conversion) the internal voltage VGATE according to the output value of the tap selection circuit 70. 80.
  • the tap selection circuit 70 outputs a voltage comparator 71 that compares the gate potential GN and the internal voltage VGATE, a counter circuit 72 that counts up or down according to the output signal of the voltage comparator 71, and the counter circuit 72. And a decoder circuit 73 for decoding the count value.
  • the counter circuit 72 is a 4-bit (b0 to b3) binary counter, and counts up or down in synchronization with the count clock signal CCLK based on the output signal of the voltage comparator 71. .
  • Count clock signal CCLK is generated by AND gate circuit 74 that receives internal clock signal ICLK and activation signal INIT.
  • the decoder circuit 73 receives the 4-bit count values b0 to b3 output from the counter circuit 72 and activates any one of the 16-bit selection signals S0 to S15 based on this. These selection signals S0 to S15 are supplied to the regulator circuit 80.
  • the regulator circuit 80 includes a P-channel MOS transistor P5 and a plurality of resistance elements R connected in series between VPP and the ground, and an internal voltage VGATE is output from the drain of the transistor P5.
  • the adjacent resistance elements R are connected to the non-inverting input terminal (+) of the differential amplifier 81 via the corresponding transistors TR0 to TR15.
  • the reference voltage VREFG is supplied to the inverting input terminal ( ⁇ ) of the differential amplifier 81, and the output terminal of the differential amplifier 81 is connected to the gate electrode of the transistor P5.
  • Corresponding selection signals S0 to S15 are supplied to the gate electrodes of the transistors TR0 to TR15, respectively.
  • a predetermined potential is supplied to the non-inverting input terminal (+) of the differential amplifier 81 via any of the transistors TR0 to TR15 selected by the tap selection circuit 70.
  • FIG. 8 is a timing chart for explaining the operation of the measurement circuit 65.
  • the activation signal INIT is activated to a high level during a period from time t21 to t22 and t23 to t24, and the activation signal INIT is deactivated to a low level during a period from time t22 to t23.
  • the phase adjustment circuit 40 is also active during the period when the activation signal INIT is high level, and the phase adjustment circuit 40 is also inactive during the period when the activation signal INIT is low level.
  • the count circuit 72 Since the count clock signal CCLK is clocked during the period when the activation signal INIT is activated to a high level, the count circuit 72 performs a count-up operation or a count-down operation according to the potential difference between the gate potential GN and the internal voltage VGATE. Done. For example, if the selection signal S7 is activated at the time t21, the internal voltage VGATE is lower than the gate potential GN at this time, and thus the count is performed until the selection signals S10 and S11 are alternately selected. The up operation continues. In the locked state, the internal voltage VGATE becomes substantially the same potential as the gate potential GN.
  • the internal voltage VGATE is held at a level closest to the actual gate potential GN.
  • the transistor P3 shown in FIG. 5 is temporarily turned on, so that the internal voltage VPERD is set to the correct potential at high speed. Can be launched.
  • the level of the gate potential GN given through the transistor P3 is substantially equal to the level of the actual gate potential GN in the steady state, so that the internal voltage VPERD can be raised more quickly, The setting margin for the delay amount td of the delay element 62 is greatly increased.
  • FIG. 9 is a circuit diagram of the internal voltage generation circuit 60 according to the third embodiment of the present invention.
  • the internal voltage generation circuit 60 is shown in FIG. 5 in that N-channel MOS transistors N3S and N4S and a P-channel MOS transistor P6 are added and that the transistor P4 is omitted. This is different from the internal voltage generation circuit 60. Since other configurations are the same as those of the internal voltage generation circuit 60 shown in FIG. 5, the same components are denoted by the same reference numerals, and redundant description is omitted.
  • the size of the transistor N4S is sufficiently smaller than those of the transistors N4 and N5. Therefore, the operating current IS flowing through the transistor N4S is sufficiently smaller than the operating current IA.
  • the transistor N3S is connected between the wiring to which the power supply potential VDD is supplied and the internal power supply wiring VL, and the gate electrode thereof is connected to the drains of the transistors P2 and N2.
  • the internal power supply wiring VL is driven to the internal voltage VPERD regardless of whether the activation signal INIT is at a low level or a high level.
  • the size of the transistor N3S is sufficiently smaller than that of the transistor N3. Therefore, the capability of driving the internal power supply wiring VL by the transistor N3S is sufficiently smaller than the capability of the transistor N3.
  • the transistor P6 is connected to the gate electrode of the transistor N3 and the drains of the transistors P2 and N2, and an inverted signal of the activation signal INIT is supplied to the gate electrode. Therefore, the gate potential GN is supplied to the transistor N3 only during the period when the activation signal INIT is activated to the high level. During the period when the activation signal INIT is inactivated to the low level, the gate potential GNACT of the transistor N3 is fixed to the internal voltage VPERD.
  • the internal voltage generation circuit 60 can continue to generate the internal voltage VPERD even when the activation signal INIT is deactivated to a low level.
  • the internal voltage VPERD can be maintained substantially constant regardless of whether the activation signal INIT is at a high level or a low level. For this reason, even if the load of the internal voltage VPERD increases due to the start signal INIT transitioning to a high level, the fluctuation of the potential level can be further reduced.
  • the activation signal INIT is inactivated to a low level, the current consumption of the internal voltage generation circuit 60 is very small, so that an increase in current consumption can be minimized.
  • the internal voltage generation circuit activated when activated is disclosed in Patent Document 1.
  • the internal voltage generation circuit that is always activated is a separate circuit, not only can the number of elements be reduced, but there is also an advantage that there is no inevitable output voltage difference when the separate circuit is used. ing.
  • the internal voltage generation circuit that is activated at the time of activation and the internal voltage generation circuit that is always activated are provided as separate circuits, the characteristics are changed when switching from the active state to the standby state, or when switching from the standby state to the active state.
  • the potential level of the internal voltage VPERD varies depending on the difference, such a problem does not occur because the common comparison circuit CP is used when the internal voltage generation circuit 60 according to the present embodiment is used.
  • FIG. 10 is a circuit diagram of a current supply circuit PS used in the internal voltage generation circuit 60 according to the fourth embodiment of the present invention.
  • the current supply circuit PS shown in FIG. 10 has a configuration in which N-channel MOS transistors N6 and N7 are added to the current supply circuit PS shown in FIG.
  • the reference voltage VREFX is supplied to the gate electrodes of the transistors N4 and N4S instead of the reference voltage VREFD. Since other configurations are the same as those of the current supply circuit PS shown in FIG. 9, the same components are denoted by the same reference numerals, and redundant description is omitted.
  • the transistors N6 and N7 are connected in series between the common source CS and the ground, and play a role of flowing an operating current IB to the common source CS.
  • a reference voltage VREFX is supplied to the gate electrode of the transistor N6, and an integration signal ITG is supplied from the integration circuit 90 to the gate electrode of the transistor N7.
  • the integrating circuit 90 includes a P-channel MOS transistor PI, a resistance element RI and an N-channel MOS transistor NI that are directly connected between a power supply wiring to which a power supply potential VDD is supplied and a power supply wiring to which a ground potential GND is supplied, and a capacitance.
  • the device CI is provided.
  • a one-shot signal VGONB is supplied to the gate electrodes of the transistors PI and NI.
  • the capacitive element CI is connected between the connection point of the transistor PI and the resistive element RI and the power supply wiring to which the ground potential GND is supplied, and the charge level of the capacitive element CI is output as the integration signal ITG.
  • the transistor PI when the one-shot signal VGONB is activated to a low level, the transistor PI is turned on, so that the integration signal ITG becomes a high level. As a result, an operating current IA + IB + IS flows through the common source CS. Thereafter, when the one-shot signal VGONB returns to the high level, the transistor PI is turned off and the transistor NI is turned on, but the charge level of the capacitor element CI does not immediately become zero, but is determined by the resistor element RI and the capacitor element CI. Decrease gradually with a constant. For this reason, the level of the integration signal ITG also gradually decreases, and the operating current IB gradually decreases.
  • the time constant described above needs to be set longer than the time constant of the feedback loop of the internal voltage generation circuit 60.
  • the value of the operating current IA + IB in the present embodiment may be set equal to the value of the operating current IA in the third embodiment.
  • the internal voltage VPERD can be stabilized at high speed, and the current consumption of the internal voltage generation circuit 60 during the active period can be reduced.
  • the case where the internal voltage VPERD is used for the delay circuit 41 of the phase adjustment circuit 40 has been described as an example, but the use of the internal voltage VPERD is not limited thereto. Further, even when the phase adjustment circuit 40 is used, it does not have to be a DLL circuit, and may be a PLL circuit.

Abstract

【課題】制御信号が活性化した後、内部電圧発生回路を高速に立ち上げる。 【解決手段】起動信号ＩＮＩＴの活性化期間においてリファレンス電圧ＶＲＥＦＤ及び内部電圧ＶＰＥＲＤを比較し、比較の結果に応じてゲート電位ＧＮの電位レベルを制御する比較回路ＣＰと、ゲート電極にゲート電位ＧＮを受け、内部電圧ＶＰＥＲＤを出力するトランジスタＮ３と、起動信号ＩＮＩＴが活性化されてから所定の期間、比較回路ＣＰによる比較の結果に関わらずトランジスタＮ３を導通状態とするトランジスタＰ３を備える。本発明によれば、起動信号ＩＮＩＴが活性化されてから所定の期間はトランジスタＮ３が強制的に導通状態となることから、内部電圧発生回路を高速に立ち上げることが可能となる。

Description

半導体装置
　本発明は半導体装置に関し、特に、内部電圧を発生する内部電圧発生回路を備えた半導体装置に関する。
　多くの半導体装置は、外部電圧に基づいて内部電圧を発生する内部電圧発生回路を備えている。例えば、特許文献１には、アクティブ用ドライバ回路とスタンバイ用ドライバ回路を含む内部電圧発生回路を備えた半導体装置が開示されている。
　アクティブ用ドライバ回路は、半導体装置の内部回路がアクティブ状態である場合に活性化される回路であり、内部回路が動作しても内部電圧が低下しないよう、十分に大きな駆動能力を有している。内部回路が非アクティブ状態になると、アクティブ用ドライバ回路は非活性化される。一方、スタンバイ用ドライバ回路は、内部回路がアクティブ状態であるか非アクティブ状態であるかに関わらず、常時活性化される。これにより、アクティブ用ドライバ回路が非活性化した場合であっても、内部電圧のレベルは所望の電位レベルに維持される。スタンバイ用ドライバ回路は、内部回路が非アクティブ状態である場合に内部電圧のレベルを維持すれば足りるため、駆動能力は小さい。
特開平５－３３４８７９号公報
　特許文献１に記載された半導体装置では、内部回路が非アクティブ状態からアクティブ状態に遷移する度に、アクティブ用ドライバ回路が活性化される。しかしながら、アクティブ用ドライバ回路が活性化した直後の状態は電流駆動能力が十分でないため、内部電圧のレベルが低下することがあった。このような現象は、半導体装置の動作速度がそれほど高速でない場合には大きな問題とならないが、高速動作が求められる半導体装置においては問題となることがあった。
　本発明による半導体装置は、内部電圧を発生する内部電圧発生回路を備える半導体装置であって、前記内部電圧発生回路は、第１の端子と、前記第１の端子と接続され、制御信号の活性化期間においてリファレンス電圧及び前記内部電圧を比較し、比較の結果に応じて前記第１の端子の電位レベルを制御する比較回路と、前記第１の端子と制御端子が接続され、前記内部電圧を出力する第１の出力トランジスタと、前記第１の端子と接続され、前記制御信号が活性化されてから所定の期間内において前記比較の結果に関わらず前記第１の出力トランジスタを導通状態とするように前記第１の端子の電位レベルを制御する制御回路と、を備えることを特徴とする。
　本発明によれば、制御信号が活性化されてから所定の期間は第１の出力トランジスタが強制的に導通状態となることから、内部電圧発生回路が活性化した直後から所望の内部電圧を供給することが可能となる。このため、高速動作が求められる半導体装置において特に好適である。
本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 位相調整回路４０の構成を示すブロック図である。 位相調整制御回路５０の構成を示すブロック図である。 位相調整制御回路５０の動作を説明するためのタイミング図である。 本発明の第１の実施形態による内部電圧発生回路６０の回路図である。 第１の実施形態による内部電圧発生回路６０の動作を説明するための動作波形図である。 ゲート電位ＧＮを測定する測定回路６５の回路図である。 測定回路６５の動作を説明するためのタイミング図である。 本発明の第３の実施形態による内部電圧発生回路６０の回路図である。 本発明の第４の実施形態による内部電圧発生回路６０にて用いる電流供給回路ＰＳの回路図である。
　以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
　図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
　本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭ（Dynamic Random Access Memory）であり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
　図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５，２６が設けられている。
　アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
　コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、クロックイネーブル信号ＣＫＥ、リセット信号／ＲＥＳＥＴなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳなどがある。
　アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
　カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
　したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は内部クロック信号ＬＣＬＫに同期して行われる。
　リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５によってロウアクセスが行われ、所定のワード線ＷＬが選択される。これにより、選択されたワード線ＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。ワード線ＷＬの選択は、リフレッシュ制御回路３５に含まれる図示しないリフレッシュカウンタによって行われる。
　モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
　また、コマンド入力回路３３は、クロックイネーブル信号ＣＫＥが活性化している場合、起動信号ＩＮＩＴを活性化させる。また、リセット信号／ＲＥＳＥＴが活性化すると、内部リセット信号ＩＲＳＴを活性化させる。起動信号ＩＮＩＴ及び内部リセット信号ＩＲＳＴは、後述する位相調整回路４０、位相調整制御回路５０などに供給される。
　クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、位相調整回路４０及び位相調整制御回路５０などに供給される。また、内部クロック信号ＩＣＬＫは、図示しないタイミングジェネレータにも供給され、これによって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックの動作タイミングを規定する。
　電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３７，６０に供給される。内部電圧発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電圧ＶＰＰ，ＶＡＲＹ，ＶＢＬＰ，ＶＯＤ，ＶＰＥＲＩなどを発生させる。内部電圧ＶＰＰは主にロウデコーダ１２において使用される電圧であり、内部電圧ＶＡＲＹ，ＶＢＬＰ，ＶＯＤは主にメモリセルアレイ１１において使用される電圧であり、内部電圧ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電圧である。一方、内部電圧発生回路６０は、電源電位ＶＤＤ，ＶＳＳに基づいて、位相調整回路４０に供給する内部電圧ＶＰＥＲＤを発生させる。内部電圧ＶＰＥＲＤは、内部電圧ＶＰＥＲＩと同じ電圧であるが、他の回路ブロックによって生じる電源ノイズが位相調整回路４０に伝搬しないよう、専用の内部電圧ＶＰＥＲＤを用いている。位相調整回路４０及び内部電圧発生回路６０の回路構成については、追って詳細に説明する。
　電源端子２６は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２６に供給される電源電位ＶＤＤＱ，ＶＳＳＱは入出力回路１６に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、入出力回路１６によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路１６については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
　図２は、位相調整回路４０の構成を示すブロック図である。
　位相調整回路４０はいわゆるＤＬＬ回路であり、内部クロック信号ＩＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成する遅延回路４１と、遅延回路４１の遅延量を制御するカウンタ回路４２を備えている。遅延回路４１には起動信号ＩＮＩＴが供給されており、これが活性化している間、遅延回路４１は内部クロック信号ＬＣＬＫの生成を行う。起動信号ＩＮＩＴが非活性化している場合には内部クロック信号ＬＣＬＫの生成は行われず、これにより遅延回路４１による消費電流が削減される。
　遅延回路４１は、複数の遅延素子（例えばインバータ回路）が縦続接続された構成を有しており、内部クロック信号ＩＣＬＫが入力される遅延素子から内部クロック信号ＬＣＬＫが出力される遅延素子までの段数（経由する遅延素子の数）によって、内部クロック信号ＩＣＬＫに対する内部クロック信号ＬＣＬＫの遅延量が決まる。図２に示すように、遅延回路４１を構成する遅延素子は、内部電圧ＶＰＥＲＤによって動作するため、所望の遅延量を得るためには、内部電圧ＶＰＥＲＤの電位レベルを所望のレベルに安定させる必要がある。遅延回路４１の遅延量は、カウンタ回路４２から供給されるカウント値ＣＮＴによって定められる。カウンタ回路４２のカウント値ＣＮＴは、内部リセット信号ＩＲＳＴが活性化すると初期化される。
　さらに、位相調整回路４０は、内部クロック信号ＬＣＬＫに基づいてレプリカクロック信号ＲＣＬＫを生成するレプリカ回路４３と、レプリカクロック信号ＲＣＬＫと内部クロック信号ＩＣＬＫの位相を比較する位相比較回路４４を備えている。レプリカ回路４３は、図１に示したＦＩＦＯ回路１５に入力されたリードデータＤＱがデータ端子２４に出力されるまでの遅延時間と実質的に等しい遅延時間を有する回路である。したがって、レプリカ回路４３から出力されるレプリカクロック信号ＲＣＬＫの位相は、リードデータＤＱの位相と一致することになる。このため、位相比較回路４４による内部クロック信号ＩＣＬＫとレプリカクロック信号ＲＣＬＫの位相比較動作は、実質的に、内部クロック信号ＩＣＬＫとリードデータＤＱとの位相比較動作と同じことになる。
　位相比較回路４４は、イネーブル信号ＥＮＡが活性化している場合に位相比較動作を行い、その結果に基づいて生成した判定信号ＵＤをカウンタ回路４２に供給する。判定信号ＵＤは例えば１ビットの信号であり、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が進んでいれば判定信号ＵＤをハイレベルとし、逆に、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が遅れていれば判定信号ＵＤをローレベルとする。
　判定信号ＵＤを受けたカウンタ回路４２は、イネーブル信号ＥＮＡが活性化していることを条件として、カウントタイミング信号ＣＴに同期してカウントアップ動作又はカウントダウン動作を行う。つまり、カウンタ回路４２は、判定信号ＵＤがハイレベルである場合、カウントタイミング信号ＣＴに同期してそのカウント値ＣＮＴをカウントアップし、これにより、遅延回路４１の遅延量を増大させる。逆に、判定信号ＵＤがローレベルである場合、カウンタ回路４２はカウントタイミング信号ＣＴに同期してそのカウント値ＣＮＴをカウントダウンし、これにより、遅延回路４１の遅延量を減少させる。したがって、かかる更新動作を繰り返し実行すれば、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲＣＬＫの位相がほぼ一致した状態、換言すれば、内部クロック信号ＩＣＬＫとリードデータＤＱの位相がほぼ一致した状態とすることができる。
　カウントタイミング信号ＣＴは、更新タイミング発生回路４５によって生成される。更新タイミング発生回路４５は、イネーブル信号ＥＮＡが活性化していることを条件として内部クロック信号ＩＣＬＫを分周し、分周した内部クロック信号ＩＣＬＫをカウントタイミング信号ＣＴとして出力する。したがって、イネーブル信号ＥＮＡが活性化している場合、カウンタ回路４２のカウント値ＣＮＴは、内部クロック信号ＩＣＬＫの所定クロックサイクルごとに更新されることになる。
　そして、カウント値ＣＮＴの更新動作を繰り返した結果、その値が安定した場合、つまり、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲＣＬＫの位相がほぼ一致した場合、カウンタ回路４２はロック信号ＬＯＣＫを活性化させる。ロック信号ＬＯＣＫは、図１に示した位相調整制御回路５０に供給される。
　図３は、位相調整制御回路５０の構成を示すブロック図である。
　図３に示すように、位相調整制御回路５０は、起動信号ＩＮＩＴを受けてイネーブル信号ＥＮＡを生成する更新制御回路５１を備えている。更新制御回路５１は、起動信号ＩＮＩＴが活性化すると、イネーブル信号ＥＮＡを第１の期間活性化させる。さらに、更新制御回路５１には、判定タイミング制御回路５２から更新制御信号ＳＣＬＫも供給され、これが活性化すると更新制御回路５１はイネーブル信号ＥＮＡを第２の期間（＜第１の期間）活性化させる。判定タイミング制御回路５２は、ＳＲラッチ回路５３がセットされていることを条件として、内部クロック信号ＩＣＬＫの所定クロックサイクルごとに更新制御信号ＳＣＬＫを活性化させる。ＳＲラッチ回路５３は、ロック信号ＬＯＣＫによってセットされ、内部リセット信号ＩＲＳＴによってリセットされる回路である。
　図４は、位相調整制御回路５０の動作を説明するためのタイミング図である。
　図４に示す例では、時刻ｔ０にリセットコマンド（ＲＥＳＥＴ）が発行されており、これに応答して時刻ｔ１に内部リセット信号ＩＲＳＴが活性化する。内部リセット信号ＩＲＳＴが活性化すると、半導体装置１０の各内部回路はリセットされる。位相調整制御回路５０についても、ＳＲラッチ回路５３がリセットされた状態となる。
　次に、図示しないクロックイネーブル信号ＣＫＥが活性化すると、時刻ｔ２にて起動信号ＩＮＩＴが活性化する。これに応答して、更新制御回路５１はイネーブル信号ＥＮＡを第１の期間（時刻ｔ２～ｔ４）活性化させる。イネーブル信号ＥＮＡが活性化すると、図２に示した位相調整回路４０による位相調整動作が開始され、レプリカクロック信号ＲＣＬＫの位相が内部クロック信号ＩＣＬＫの位相と一致するよう、カウンタ回路４２のカウント値ＣＮＴが更新される。図４においては、起動信号ＩＮＩＴの活性化に応答した位相調整動作を「ＬＯＮＧ」と表記している。
　かかる更新動作を繰り返し実行した結果、時刻ｔ３にて両者の位相がほぼ一致すると、ロック信号ＬＯＣＫが活性化する。ロック信号ＬＯＣＫが活性化すると、ＳＲラッチ回路５３がセットされ、その後、判定タイミング制御回路５２は、一定期間ごとに更新制御信号ＳＣＬＫを活性化させる。図４に示す例では、時刻ｔ５，ｔ６において更新制御信号ＳＣＬＫが活性化しており、これが活性化する度に、更新制御回路５１はイネーブル信号ＥＮＡを第２の期間活性化させる。図４に示すように、第２の期間は第１の期間よりも短く、この間に位相調整回路４０による位相調整動作が実行される。図４においては、更新制御信号ＳＣＬＫに応答した位相調整動作を「ＳＨＯＲＴ」と表記している。このような間欠的な位相調整動作により、温度変化や電圧変動などに起因するレプリカクロック信号ＲＣＬＫと内部クロック信号ＩＣＬＫとの位相のズレが解消される。
　そして、図示しないクロックイネーブル信号ＣＫＥが非活性化すると、起動信号ＩＮＩＴも非活性化し、遅延回路４１による内部クロック信号ＬＣＬＫの生成動作は完全に停止する。遅延回路４１の動作が停止している期間においては、遅延回路４１に供給する内部電圧ＶＰＥＲＤの生成動作について停止させることが可能である。この点を考慮し、本実施形態では内部電圧ＶＰＥＲＤを生成する内部電圧発生回路６０に起動信号ＩＮＩＴを入力し、起動信号ＩＮＩＴに応答して内部電圧発生回路６０の活性／非活性を切り替えている。これにより、内部クロック信号ＬＣＬＫの生成が必要でない期間における内部電圧発生回路６０の消費電流を削減することができる。
　但し、内部電圧発生回路６０を非活性化させた場合、起動信号ＩＮＩＴの活性化に応答して、直ちに内部電圧ＶＰＥＲＤの生成を再開する必要がある。これは、クロックイネーブル信号ＣＫＥが活性化した後、内部クロック信号ＬＣＬＫに同期したリードデータＤＱの出力が可能となるまでの期間が規格などによって定められているからである。本実施形態による半導体装置１０はこの点を考慮し、内部電圧発生回路６０の回路構成を工夫することにより、起動信号ＩＮＩＴが非活性状態から活性状態に遷移した後、正しい電位レベルを持った内部電圧ＶＰＥＲＤの生成を直ちに再開可能としている。以下、内部電圧発生回路６０の回路構成について詳述する。
　図５は、本発明の第１の実施形態による内部電圧発生回路６０の回路図である。
　図５に示すように、本実施形態による内部電圧発生回路６０は、内部電圧ＶＰＥＲＤと基準電圧ＶＲＥＦＤとを比較する差動アンプ型の比較回路ＣＰを備えている。より詳細には、カレントミラー接続されたＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２と、トランジスタＰ１，Ｐ２にそれぞれ直列接続されたＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２と、これらトランジスタに動作電流を供給するＮチャンネル型ＭＯＳトランジスタＮ４，Ｎ５を備えている。トランジスタＮ４，Ｎ５は、比較回路ＣＰに動作電流ＩＡを供給する電流供給回路ＰＳを構成する。
　トランジスタＰ１，Ｐ２のソースには、昇圧された内部電圧ＶＰＰが供給されている。また、トランジスタＮ１のゲート電極には基準電圧ＶＲＥＦＤが供給され、トランジスタＮ２のゲート電極には内部電圧ＶＰＥＲＤが供給されている。トランジスタＮ１，Ｎ２のコモンソースＣＳは、直列接続されたトランジスタＮ４，Ｎ５を介して接地されている。トランジスタＮ４のゲート電極には基準電圧ＶＲＥＦＤが供給されており、これにより動作電流ＩＡが流れる。また、トランジスタＮ５のゲート電極には起動信号ＩＮＩＴが供給されている。
　カレントミラー回路の出力ノード、つまり、トランジスタＰ２とトランジスタＮ２の接続点（第１の端子）は、Ｎチャンネル型ＭＯＳトランジスタＮ３のゲート電極に接続されている。トランジスタＮ３のドレインには電源電圧ＶＤＤが供給されており、ソースは内部電圧ＶＰＥＲＤを供給する内部電源配線ＶＬに接続されている。かかる構成により、内部電圧ＶＰＥＲＤの電位レベルが基準電圧ＶＲＥＦＤと一致するよう、トランジスタＮ３のオン状態が制御される。内部電圧ＶＰＥＲＤは、内部電源配線ＶＬに接続された容量素子ＣＬによって安定化される。
　また、内部電圧ＶＰＰが供給される電源配線とトランジスタＰ１，Ｐ２のゲート電極との間にはＰチャンネル型ＭＯＳトランジスタＰ４が接続され、トランジスタＮ３のゲート電極と内部電源配線ＶＬとの間にはＮチャンネル型ＭＯＳトランジスタＮ６が接続されている。これらトランジスタのゲート電極には、起動信号ＩＮＩＴ及びその反転信号がそれぞれ供給されている。これにより、起動信号ＩＮＩＴがローレベルに非活性化すると、トランジスタＮ５がオフ、トランジスタＰ４，Ｎ６がオンするため、内部電圧発生回路６０は完全に動作を停止する。
　さらに、本実施形態による内部電圧発生回路６０は、起動信号ＩＮＩＴを受けてワンショット信号ＶＧＯＮＢを生成するワンショットパルス生成回路６１と、ワンショット信号ＶＧＯＮＢをゲート電極に受けるＰチャンネル型ＭＯＳトランジスタＰ３をさらに備えている。
　ワンショットパルス生成回路６１は、起動信号ＩＮＩＴを遅延させる遅延素子６２と、遅延素子６２の出力信号を反転させるインバータ回路６３と、インバータ回路６３の出力信号と起動信号ＩＮＩＴを受けるＮＡＮＤゲート回路６４によって構成されている。かかる構成により、起動信号ＩＮＩＴがローレベルからハイレベルに遷移すると、遅延素子６２の遅延量ｔｄによって決まるパルス幅だけ、ワンショット信号ＶＧＯＮＢがローレベルに活性化する。
　トランジスタＰ３は、内部電圧ＶＧＡＴＥが供給される電源配線とトランジスタＮ３のゲート電極との間に接続されている。これにより、ワンショット信号ＶＧＯＮＢがローレベルに活性化すると、トランジスタＮ３のゲート電位ＧＮは強制的に、つまり、比較回路ＣＰによる比較の結果にかかわらず、内部電圧ＶＧＡＴＥに固定される。内部電圧ＶＧＡＴＥのレベルについては、トランジスタＮ３をオンさせることができるレベルであれば特に限定されず、例えば、電源電位ＶＤＤや内部電位ＶＰＰを用いることができる。本発明においては、起動信号ＩＮＩＴに基づいてトランジスタＮ３のゲート電位を制御する各回路を「制御回路」と総称することがある。
　図６は、第１の実施形態による内部電圧発生回路６０の動作を説明するための動作波形図である。
　図６に示す例では、時刻ｔ１１以前において起動信号ＩＮＩＴがローレベルに非活性化しており、時刻ｔ１１に起動信号ＩＮＩＴがハイレベルに活性化している。したがって、時刻ｔ１１以前の期間においては、図５に示したトランジスタＰ４，Ｎ６がオンしているため、トランジスタＰ１，Ｐ２のゲート電位ＧＰはＶＰＰレベル、トランジスタＮ３のゲート電位ＧＮはＶＰＥＲＤレベルである。また、トランジスタＮ５がオフするため、コモンソースＣＳには動作電流ＩＡが供給されず、比較回路ＣＰが非活性な状態とされている。
　次に、時刻１１に起動信号ＩＮＩＴがハイレベルに遷移すると、トランジスタＰ４，Ｎ６がオフし、トランジスタＮ５がオンするとともに、遅延素子６２の遅延量ｔｄによって定義される期間だけ、ワンショット信号ＶＧＯＮＢがローレベルとなる。本実施形態では、時刻ｔ１１～ｔ１２の期間が遅延素子６２の遅延量ｔｄに相当する。ワンショット信号ＶＧＯＮＢがローレベルになるとトランジスタＰ３がオンするため、当該期間においてゲート電位ＧＮは強制的に内部電圧ＶＧＡＴＥとなる。これにより、トランジスタＮ３が直ちにオン状態となることから、内部電圧ＶＰＥＲＤの生成が直ちに開始される。
　その後、遅延素子６２の遅延量ｔｄに相当する時間が経過し、時刻ｔ１２になると、トランジスタＰ３はオフする。しかしながら、この時点においては比較回路ＣＰはほぼ定常状態となっているため、ゲート電位ＧＮは時刻ｔ１２～ｔ１３の短期間に定常レベルに達する。これを受け、内部電圧ＶＰＥＲＤは、時刻ｔ１４に所定値、つまり、基準電圧ＶＲＥＦＤと同じレベルに安定する。
　図６において点線で示している波形は、ワンショットパルス生成回路６１及びトランジスタＰ３を削除した比較例によるゲート電位ＧＮ及び内部電圧ＶＰＥＲＤの波形である。比較例においては、時刻ｔ１１～ｔ１２にかけてゲート電位ＧＮが大きく低下している。これは、時刻ｔ１１になるとトランジスタＮ２，Ｎ４，Ｎ５を介して電流が流れはじめる一方、トランジスタＰ１，Ｐ２は比較的サイズの大きいトランジスタであることから、寄生容量が比較的大きく、比較回路ＣＰが定常状態に達するまでにある程度の時間がかかるからである。
　時刻ｔ１２になるとゲート電位ＧＰが定常レベルに達するため、ゲート電位ＧＮのレベルは上昇を開始する。しかしながら、トランジスタＮ３も比較的サイズの大きいトランジスタであることから、その上昇は緩やかである。トランジスタＮ３は、ゲート電位ＧＮの電位がＶＰＥＲＤ＋Ｖｔｈ（＝トランジスタＮ３のしきい値電圧）を超えるまではオフ状態であるため、内部電圧ＶＰＥＲＤのレベルは時刻ｔ１５まで下がり続け、容量素子ＣＬからの電荷放出が継続する。
　その後、ゲート電位ＧＮの電位がＶＰＥＲＤ＋Ｖｔｈを超えると内部電圧ＶＰＥＲＤの上昇が始まり、時刻ｔ１６において基準電圧ＶＲＥＦＤとほぼ同じレベルに安定する。時刻ｔ１５～ｔ１６の期間は、時刻ｔ１５における内部電圧ＶＰＥＲＤの低下、つまり、容量素子ＣＬからの電荷放出量が多いほど長くなる。
　このように、比較例においては、起動信号ＩＮＩＴがハイレベルに遷移してから内部電圧ＶＰＥＲＤが基準電圧ＶＲＥＦＤとほぼ同じレベルに安定するまでに比較的長い時間（時刻ｔ１１～ｔ１６）がかかるが、本実施形態による内部電圧発生回路６０を用いれば、起動信号ＩＮＩＴがハイレベルに遷移した直後においてゲート電位ＧＮが強制的に内部電圧ＶＧＡＴＥにチャージされることから、短期間（時刻ｔ１１～ｔ１４）で内部電圧ＶＰＥＲＤを安定させることが可能となる。このため、例えばクロックイネーブル信号ＣＫＥが非活性状態から活性状態に遷移した後、位相調整回路４０に含まれる遅延回路４１を短期間で正常な動作状態とすることができ、内部クロック信号ＬＣＬＫに同期したリードデータＤＱの出力を短期間で開始することが可能となる。
　尚、本実施形態では、内部電圧ＶＧＡＴＥのレベルとして電源電位ＶＤＤや内部電位ＶＰＰなどの電位を用いているため、起動信号ＩＮＩＴがハイレベルに遷移した直後におけるゲート電位ＧＮの電位レベルは、定常レベルとは異なるレベルとなる。このため、遅延素子６２の遅延量ｔｄについては、トランジスタＰ３を介したアシスト動作が過剰（又は不足）とならないよう、内部電圧ＶＧＡＴＥとゲート電位ＧＮの定常レベルとの差を考慮して適切に設計することが好ましい。
　次に、本発明の第２の実施形態について説明する。
　本実施形態は、内部電圧ＶＧＡＴＥとして、ゲート電位ＧＮの実際の定常レベルとほぼ同じレベルを用いることを特徴としている。これを実現するため、本実施形態においては、定常状態におけるゲート電位ＧＮを測定する測定回路を備えている。
　図７は、ゲート電位ＧＮを測定する測定回路６５の回路図である。
　図７に示す測定回路６５は、ゲート電位ＧＮのレベルをＡ／Ｄ変換するタップ選択回路７０と、タップ選択回路７０の出力値に応じて内部電圧ＶＧＡＴＥを生成（Ｄ／Ａ変換）するレギュレータ回路８０を備える。
　タップ選択回路７０は、ゲート電位ＧＮと内部電圧ＶＧＡＴＥを比較する電圧比較器７１と、電圧比較器７１の出力信号に応じてカウントアップ又はカウントダウンされるカウンタ回路７２と、カウンタ回路７２から出力されるカウント値をデコードするデコーダ回路７３とを含んでいる。特に限定されるものではないが、カウンタ回路７２は４ビット（ｂ０～ｂ３）のバイナリカウンタであり、電圧比較器７１の出力信号に基づき、カウントクロック信号ＣＣＬＫに同期してカウントアップ又はカウントダウンを行う。カウントクロック信号ＣＣＬＫは、内部クロック信号ＩＣＬＫと起動信号ＩＮＩＴを受けるＡＮＤゲート回路７４によって生成される。デコーダ回路７３は、カウンタ回路７２から出力される４ビットのカウント値ｂ０～ｂ３を受け、これに基づいて１６ビットの選択信号Ｓ０～Ｓ１５のいずれか一つを活性化させる。これら選択信号Ｓ０～Ｓ１５は、レギュレータ回路８０に供給される。
　レギュレータ回路８０は、ＶＰＰ及びグランド間に直列接続されたＰチャンネル型ＭＯＳトランジスタＰ５及び複数の抵抗素子Ｒを備えており、トランジスタＰ５のドレインから内部電圧ＶＧＡＴＥが出力される。隣接する抵抗素子Ｒ間は、それぞれ対応するトランジスタＴＲ０～ＴＲ１５を介して、差動アンプ８１の非反転入力端子（＋）に接続されている。差動アンプ８１の反転入力端子（－）には基準電圧ＶＲＥＦＧが供給され、差動アンプ８１の出力端子はトランジスタＰ５のゲート電極に接続されている。トランジスタＴＲ０～ＴＲ１５のゲート電極には、それぞれ対応する選択信号Ｓ０～Ｓ１５が供給される。これにより、差動アンプ８１の非反転入力端子（＋）には、タップ選択回路７０によって選択されたトランジスタＴＲ０～ＴＲ１５のいずれかを介して、所定の電位が供給されることになる。
　図８は、測定回路６５の動作を説明するためのタイミング図である。
　図８に示す例では、時刻ｔ２１～ｔ２２，ｔ２３～ｔ２４の期間において起動信号ＩＮＩＴがハイレベルに活性化しており、時刻ｔ２２～ｔ２３の期間において起動信号ＩＮＩＴがローレベルに非活性化している。既に説明したとおり、起動信号ＩＮＩＴがハイレベルである期間は位相調整回路４０も活性状態であり、起動信号ＩＮＩＴがローレベルである期間は位相調整回路４０も非活性状態である。
　起動信号ＩＮＩＴがハイレベルに活性化している期間においては、カウントクロック信号ＣＣＬＫがクロッキングするため、ゲート電位ＧＮと内部電圧ＶＧＡＴＥとの電位差に応じて、カウンタ回路７２によるカウントアップ動作又はカウントダウン動作が行われる。例えば、時刻ｔ２１において選択信号Ｓ７が活性化していた場合、この時点ではゲート電位ＧＮよりも内部電圧ＶＧＡＴＥの方が低いことから、選択信号Ｓ１０及びＳ１１が交互に選択されるロック状態となるまでカウントアップ動作が継続される。ロック状態になると、内部電圧ＶＧＡＴＥはゲート電位ＧＮとほぼ同電位となる。その後、時刻ｔ２２～ｔ２３の非活性期間が経過し、起動信号ＩＮＩＴが再び活性化すると、上記の動作が再開される。時刻ｔ２３～ｔ２４の期間では、温度変化などによってゲート電位ＧＮのレベルが変化しているが、これに追従するよう、カウント値の更新が行われる。
　このような動作により、内部電圧ＶＧＡＴＥは、実際のゲート電位ＧＮに最も近いレベルに保持される。そして、起動信号ＩＮＩＴがローレベルからハイレベルに遷移する際には、第１の実施形態と同様、図５に示すトランジスタＰ３が一時的にオンすることから、内部電圧ＶＰＥＲＤを正しい電位に高速に立ち上げることができる。しかも、本実施形態では、トランジスタＰ３を介して与えるゲート電位ＧＮのレベルが、定常状態における実際のゲート電位ＧＮのレベルとほぼ等しいことから、内部電圧ＶＰＥＲＤをより高速に立ち上げることができるとともに、遅延素子６２の遅延量ｔｄの設定マージンが大幅に拡大する。
　次に、本発明の第３の実施形態について説明する。
　図９は、本発明の第３の実施形態による内部電圧発生回路６０の回路図である。
　本実施形態による内部電圧発生回路６０は、Ｎチャンネル型ＭＯＳトランジスタＮ３Ｓ，Ｎ４Ｓ及びＰチャンネル型ＭＯＳトランジスタＰ６が追加されている点、並びに、トランジスタＰ４が削除されている点において、図５に示して内部電圧発生回路６０と相違している。その他の構成については、図５に示した内部電圧発生回路６０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
　トランジスタＮ４ＳはコモンソースＣＳとグランド間に接続されており、そのゲート電極には基準電圧ＶＲＥＦＤが供給されている。これにより、起動信号ＩＮＩＴがローレベルであるかハイレベルであるかに関わらず、比較回路ＣＰには動作電流ＩＳが供給される。したがって、アクティブ期間（起動信号ＩＮＩＴ＝Ｈ）においては動作電流ＩＡ＋ＩＳが流れ、スタンバイ期間（起動信号ＩＮＩＴ＝Ｌ）においては動作電流ＩＳが流れる。但し、トランジスタＮ４ＳのサイズはトランジスタＮ４，Ｎ５よりも十分に小さく、このため、トランジスタＮ４Ｓを流れる動作電流ＩＳは、動作電流ＩＡよりも十分に小さい。
　トランジスタＮ３Ｓは、電源電位ＶＤＤが供給される配線と内部電源配線ＶＬとの間に接続されており、そのゲート電極はトランジスタＰ２，Ｎ２のドレインに接続されている。これにより、起動信号ＩＮＩＴがローレベルであるかハイレベルであるかに関わらず、内部電源配線ＶＬは、内部電圧ＶＰＥＲＤに駆動されることになる。但し、トランジスタＮ３ＳのサイズはトランジスタＮ３よりも十分に小さく、このため、トランジスタＮ３Ｓによって内部電源配線ＶＬを駆動する能力は、トランジスタＮ３による能力よりも十分に小さい。
　トランジスタＰ６は、トランジスタＮ３のゲート電極とトランジスタＰ２，Ｎ２のドレインに接続されており、そのゲート電極には起動信号ＩＮＩＴの反転信号が供給される。このため、起動信号ＩＮＩＴがハイレベルに活性化している期間だけ、ゲート電位ＧＮがトランジスタＮ３に供給される。起動信号ＩＮＩＴがローレベルに非活性化している期間は、トランジスタＮ３のゲート電位ＧＮＡＣＴが内部電圧ＶＰＥＲＤに固定される。
　以上の構成により、本実施形態による内部電圧発生回路６０では、起動信号ＩＮＩＴがローレベルに非活性化している場合であっても、内部電圧ＶＰＥＲＤの生成を継続することが可能となる。これにより、起動信号ＩＮＩＴがハイレベルであるかローレベルであるかにかかわらず、内部電圧ＶＰＥＲＤをほぼ一定に維持することができる。このため、起動信号ＩＮＩＴがハイレベルに遷移することによって内部電圧ＶＰＥＲＤの負荷が増大しても、その電位レベルの変動をより小さくすることができる。しかも、起動信号ＩＮＩＴがローレベルに非活性化している場合には、内部電圧発生回路６０の消費電流は非常に小さいことから、消費電流の増大も最小限に抑えられる。
　さらに、本実施形態による内部電圧発生回路６０では、アクティブ時に活性化する回路部分と常時活性化する回路部分が統合されていることから、特許文献１のようにアクティブ時に活性化する内部電圧発生回路と常時活性化する内部電圧発生回路を別回路とした場合と比べ、素子数を削減することができるだけでなく、別回路である場合に不可避的に生じる出力電圧差も生じないという利点も有している。つまり、アクティブ時に活性化する内部電圧発生回路と常時活性化する内部電圧発生回路を別回路とした場合、アクティブ状態からすスタンバイ状態に切り替わる際、或いは、スタンバイ状態からアクティブ状態に切り替わる際に、特性差によって内部電圧ＶＰＥＲＤの電位レベルが変動するが、本実施形態による内部電圧発生回路６０を用いれば共通の比較回路ＣＰを用いていることから、そのような問題が生じることはない。
　次に、本発明の第４の実施形態について説明する。
　図１０は、本発明の第４の実施形態による内部電圧発生回路６０にて用いる電流供給回路ＰＳの回路図である。
　図１０に示す電流供給回路ＰＳは、図９に示した電流供給回路ＰＳにＮチャンネル型ＭＯＳトランジスタＮ６，Ｎ７が追加された構成を有している。また、トランジスタＮ４，Ｎ４Ｓのゲート電極には、基準電圧ＶＲＥＦＤの代わりに基準電圧ＶＲＥＦＸが供給されている。その他の構成については、図９に示した電流供給回路ＰＳと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
　トランジスタＮ６，Ｎ７は、コモンソースＣＳ及びグランド間に直列接続されており、コモンソースＣＳに動作電流ＩＢを流す役割を果たす。トランジスタＮ６のゲート電極には基準電圧ＶＲＥＦＸが供給され、トランジスタＮ７のゲート電極には積分回路９０から積分信号ＩＴＧが供給される。
　積分回路９０は、電源電位ＶＤＤが供給される電源配線とグランド電位ＧＮＤが供給される電源配線間に直接接続されたＰチャンネル型ＭＯＳトランジスタＰＩ、抵抗素子ＲＩ及びＮチャンネル型ＭＯＳトランジスタＮＩと、容量素子ＣＩとを備えている。トランジスタＰＩ，ＮＩのゲート電極にはワンショット信号ＶＧＯＮＢが供給される。また、容量素子ＣＩは、トランジスタＰＩと抵抗素子ＲＩの接続点とグランド電位ＧＮＤが供給される電源配線間に接続されており、容量素子ＣＩのチャージレベルが積分信号ＩＴＧとして出力される。
　かかる構成により、ワンショット信号ＶＧＯＮＢがローレベルに活性化すると、トランジスタＰＩがオンするため、積分信号ＩＴＧはハイレベルとなる。これにより、コモンソースＣＳには動作電流ＩＡ＋ＩＢ＋ＩＳが流れる。その後、ワンショット信号ＶＧＯＮＢがハイレベルに戻ると、トランジスタＰＩはオフ、トランジスタＮＩはオンとなるが、容量素子ＣＩのチャージレベルは直ちにはゼロにならず、抵抗素子ＲＩ及び容量素子ＣＩによって決まる時定数をもって徐々に低下する。このため、積分信号ＩＴＧのレベルも徐々に低下し、動作電流ＩＢは徐々に減少する。そして、容量素子ＣＩのチャージレベルがゼロになると動作電流ＩＢもゼロとなり、コモンソースＣＳには動作電流ＩＡ＋ＩＳが流れることになる。ここで、上記の時定数は、内部電圧発生回路６０のフィードバックループの時定数よりも長く設定する必要がある。
　かかる動作により、起動信号ＩＮＩＴがハイレベルに遷移した直後におけるゲート電位ＧＮ，ＧＰの充放電速度が加速されることから、定常状態における消費電流を増大させることなく、内部電圧ＶＰＥＲＤをより高速に安定化させることが可能となる。しかも、動作電流ＩＢは徐々に減少することから、動作電流の急変によってフィードバック応答が間に合わずに内部電圧ＶＰＥＲＤのレベルが急変することもない。
　また、本実施形態における動作電流ＩＡ＋ＩＢの値を、第３の実施形態における動作電流ＩＡの値と等しく設定しても構わない。この場合、起動信号ＩＮＩＴがハイレベルに遷移した後、内部電圧ＶＰＥＲＤを高速に安定化させることができるとともに、アクティブ期間における内部電圧発生回路６０の消費電流を削減することもできる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　例えば、上記実施形態では、内部電圧ＶＰＥＲＤを位相調整回路４０の遅延回路４１に用いる場合を例に説明したが、内部電圧ＶＰＥＲＤの用途についてはこれに限定されるものではない。また、位相調整回路４０を用いる場合であっても、これがＤＬＬ回路である必要はなく、ＰＬＬ回路であっても構わない。
１０　　　半導体装置
１１　　　メモリセルアレイ
１２　　　ロウデコーダ
１３　　　カラムデコーダ
１４　　　モードレジスタ
１５　　　ＦＩＦＯ回路
１６　　　入出力回路
２１　　　アドレス端子
２２　　　コマンド端子
２３　　　クロック端子
２４　　　データ端子
２５，２６　　電源端子
３１　　　アドレス入力回路
３２　　　アドレスラッチ回路
３３　　　コマンド入力回路
３４　　　コマンドデコード回路
３５　　　リフレッシュ制御回路
３６　　　クロック入力回路
３７，６０　　内部電源発生回路
４０　　　位相調整回路
４１　　　遅延回路
４２　　　カウンタ回路
４３　　　レプリカ回路
４４　　　位相比較回路
４５　　　更新タイミング発生回路
５０　　　位相調整制御回路
５１　　　更新制御回路
５２　　　判定タイミング制御回路
５３　　　ＳＲラッチ回路
６０　　　内部電圧発生回路
６１　　　ワンショットパルス生成回路
６２　　　遅延素子
６３　　　インバータ回路
６４　　　ＮＡＮＤゲート回路
６５　　　測定回路
７０　　　タップ選択回路
７１　　　電圧比較器
７２　　　カウンタ回路
７３　　　デコーダ回路
７４　　　ＡＮＤゲート回路
８０　　　レギュレータ回路
８１　　　差動アンプ
９０　　　積分回路
ＣＩ，ＣＬ　　容量素子
ＣＰ　　　比較回路
ＣＳ　　　コモンソース
ＰＳ　　　電流供給回路
Ｒ，ＲＩ　抵抗素子
ＴＲ０～ＴＲ１５　　トランジスタ
ＶＬ　　　内部電源配線

Claims (12)

  1. 　内部電圧を発生する内部電圧発生回路を備える半導体装置であって、前記内部電圧発生回路は、
    　第１の端子と、
    　前記第１の端子と接続され、制御信号の活性化期間においてリファレンス電圧及び前記内部電圧を比較し、比較の結果に応じて前記第１の端子の電位レベルを制御する比較回路と、
    　前記第１の端子と制御端子が接続され、前記内部電圧を出力する第１の出力トランジスタと、
    　前記第１の端子と接続され、前記制御信号が活性化されてから所定の期間内において前記比較の結果に関わらず前記第１の出力トランジスタを導通状態とするように前記第１の端子の電位レベルを制御する制御回路と、を備えることを特徴とする半導体装置。
  2. 　前記制御回路は、前記制御信号の非活性化期間においては前記比較の結果に関わらず前記第１の出力トランジスタを非導通状態とするように前記第１の端子の電位レベルを制御することを特徴とする請求項１に記載の半導体装置。
  3. 　前記比較回路は、前記制御信号の非活性化期間においては前記リファレンス電圧及び前記内部電圧の比較動作を停止することを特徴とする請求項２に記載の半導体装置。
  4. 　前記所定の期間は、前記活性化期間よりも短いことを特徴とする請求項１に記載の半導体装置。
  5. 　前記制御回路は、前記所定の期間における前記第１の端子の電位レベルを、前記所定の期間が経過した後の前記活性化期間における前記第１の端子の電位レベルに基づいて制御することを特徴とする請求項４に記載の半導体装置。
  6. 　前記所定の期間が経過した後の前記活性化期間における前記第１の端子の電位レベルを測定する測定回路をさらに備え、
    　前記制御回路は、前記測定回路によって測定された前記電位レベルに基づいて、前記所定の期間における前記第１の端子の電位レベルを制御することを特徴とする請求項５に記載の半導体装置。
  7. 　前記測定回路は、前記所定の期間が経過した後の前記活性化期間における前記第１の端子の電位レベルに基づいて、複数の電位レベルの中から前記第１の端子の電位レベルに最も近い電位レベルを記憶し、
    　前記制御回路は、前記測定回路に記憶された前記最も近い電位レベルを前記第１の出力トランジスタの前記制御端子に供給することを特徴とする請求項６に記載の半導体装置。
  8. 　前記第１の端子と制御端子が接続され、前記内部電圧を出力する第２の出力トランジスタをさらに備え、
    　前記比較回路は、前記制御信号に関わらず、前記リファレンス電圧及び前記内部電圧の比較動作を行うことを特徴とする請求項２に記載の半導体装置。
  9. 　前記第１の出力トランジスタは、前記第２の出力トランジスタよりも電流駆動能力が高いことを特徴とする請求項８に記載の半導体装置。
  10. 　前記比較回路に動作電流を供給する電流供給回路をさらに備え、
    　前記電流供給回路は、前記制御信号が活性化されてから前記所定の期間内において、前記動作電流を一時的に増大させることを特徴とする請求項１に記載の半導体装置。
  11. 　前記電流供給回路は、前記制御信号が活性化されてから前記所定の期間が経過した後、所定の電流量になるまで前記動作電流を徐々に減少させることを特徴とする請求項１０に記載の半導体装置。
  12. 　第１のクロック信号を遅延させることによって第２のクロック信号を生成する遅延回路をさらに備え、
    　前記ディレイラインは、前記内部電圧によって動作することを特徴とする請求項１に記載の半導体装置。
PCT/JP2014/056850 2013-03-27 2014-03-14 半導体装置 WO2014156711A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-066970 2013-03-27
JP2013066970 2013-03-27

Publications (1)

Publication Number Publication Date
WO2014156711A1 true WO2014156711A1 (ja) 2014-10-02

Family

ID=51623693

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/056850 WO2014156711A1 (ja) 2013-03-27 2014-03-14 半導体装置

Country Status (2)

Country Link
TW (1) TW201506926A (ja)
WO (1) WO2014156711A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102504181B1 (ko) * 2018-08-06 2023-02-28 에스케이하이닉스 주식회사 내부전압생성회로

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684357A (ja) * 1992-09-04 1994-03-25 Fujitsu Ltd 半導体装置
JPH06162772A (ja) * 1992-11-25 1994-06-10 Sharp Corp 電源電圧降圧回路
JPH0785678A (ja) * 1993-09-20 1995-03-31 Fujitsu Ltd 半導体集積回路
JPH1186542A (ja) * 1997-09-03 1999-03-30 Mitsubishi Electric Corp 内部電源電圧発生回路
JP2000228084A (ja) * 1999-02-05 2000-08-15 Mitsubishi Electric Corp 電圧発生回路
JP2012128925A (ja) * 2010-12-17 2012-07-05 Elpida Memory Inc 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684357A (ja) * 1992-09-04 1994-03-25 Fujitsu Ltd 半導体装置
JPH06162772A (ja) * 1992-11-25 1994-06-10 Sharp Corp 電源電圧降圧回路
JPH0785678A (ja) * 1993-09-20 1995-03-31 Fujitsu Ltd 半導体集積回路
JPH1186542A (ja) * 1997-09-03 1999-03-30 Mitsubishi Electric Corp 内部電源電圧発生回路
JP2000228084A (ja) * 1999-02-05 2000-08-15 Mitsubishi Electric Corp 電圧発生回路
JP2012128925A (ja) * 2010-12-17 2012-07-05 Elpida Memory Inc 半導体装置

Also Published As

Publication number Publication date
TW201506926A (zh) 2015-02-16

Similar Documents

Publication Publication Date Title
US9984738B2 (en) Apparatuses and methods for refreshing memory cells of a semiconductor device
JP3759758B2 (ja) 半導体記憶装置
KR100339970B1 (ko) 저전원 전압 하에서 안정적으로 내부 전압을 발생할 수있는 반도체 장치
US8040177B2 (en) Internal voltage generating circuit of semiconductor device
US7120549B2 (en) Temperature compensated self-refresh (TCSR) circuit having a temperature sensor limiter
US8509024B2 (en) Semiconductor device having plural internal voltage generating circuits and method of controlling the same
US7778100B2 (en) Internal voltage generation circuit of semiconductor memory device
US11797038B2 (en) Voltage regulator and semiconductor memory device having the same
KR100790444B1 (ko) 메모리 장치
KR20130072085A (ko) 반도체 집적회로의 기준전압 발생회로
JP2013070462A (ja) 半導体装置及びこれを備える情報処理装置
KR20120098169A (ko) 반도체 장치의 내부전압 생성회로
US7706206B2 (en) Semiconductor integrated circuit
KR20070046341A (ko) 듀티 교정 회로
JP2005304297A (ja) チャージポンピング効率を維持する高電圧発生回路
WO2014156711A1 (ja) 半導体装置
US9001610B2 (en) Semiconductor device generating internal voltage
KR100904426B1 (ko) 내부 전압 생성 회로
KR100825021B1 (ko) 내부전압 생성기
WO2014112509A1 (ja) 出力信号生成装置、半導体装置および出力信号生成方法
WO2014148372A1 (ja) 半導体装置
US9299413B1 (en) Semiconductor systems
KR100799103B1 (ko) 반도체 소자
KR100772705B1 (ko) 내부전압 생성장치
JP2013093513A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14772792

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase

Ref document number: 14772792

Country of ref document: EP

Kind code of ref document: A1