JPH0785678A

JPH0785678A - 半導体集積回路

Info

Publication number: JPH0785678A
Application number: JP5233086A
Authority: JP
Inventors: Shinya Fujioka; 伸也藤岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-20
Filing date: 1993-09-20
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】スタンバイ時用の降圧回路と、アクティブ時用
の降圧回路とを設けてなる降圧回路を内蔵してなる半導
体集積回路、たとえば、ＤＲＡＭに関し、スタンバイ時
からアクティブ時に移行する場合、降圧電圧ＶＩＩが正
常電圧値に復帰するまでの時間を短くし、高速化を図
る。【構成】スタンバイ時からアクティブ時に移行する場
合、アクティブ時用の降圧回路１２が制御回路１４によ
って正常動作可能状態とされる前に、ｎＭＯＳトランジ
スタ７５にワン・ショット・パルスを供給し、ｎＭＯＳ
トランジスタ７５を一時的にオン状態とし、ｐＭＯＳト
ランジスタ２３のゲート電圧を接地電圧方向に引き下
げ、アクティブ時用の降圧回路１２から比較的大きな電
流を出力させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部から供給される外
部電源電圧を降圧する降圧回路を内蔵して構成される半
導体集積回路に関する。

【０００２】たとえば、ＭＯＳトランジスタを集積化し
てなるＭＯＳメモリ（ＭＯＳ型半導体記憶装置）におい
ては、高集積化を図るため、ＭＯＳトランジスタの微細
化が進められてきた。

【０００３】これに伴って、ＭＯＳトランジスタのゲー
ト絶縁膜の薄膜化が進められ、このため、ゲート絶縁膜
に印加される電界を緩和して信頼性を確保するために、
電源電圧を下げる必要性が生じてきた。

【０００４】また、ＭＯＳトランジスタのゲート長も短
くなって、短チャネル効果が顕在化し、ＭＯＳトランジ
スタのしきい値の異常が懸念されるようになったため、
この点からしても、電源電圧を下げる必要性が生じてき
た。

【０００５】このようなＭＯＳメモリを取り巻く環境に
は、ＣＰＵ等のように電源電圧を下げる必要のないＩＣ
も存在している。そこで、システム用の電源電圧として
電圧値の異なる複数の電源電圧（マルチ電源電圧）を用
意することが考えられる。

【０００６】しかし、システム用の電源電圧として、電
圧値の異なる複数の電源電圧を用意することは、構成
上、繁雑であり、このため、システム用の電源電圧は１
種類とし、ＭＯＳメモリにシステム用の電源電圧を降圧
する降圧回路を内蔵させることが必要となった。

【０００７】ここに、ＭＯＳメモリに降圧回路を内蔵す
る場合には、外部電源電圧＞降圧電圧となるので、消費
電力の低減化を図ると共に、降圧回路を定電圧回路とす
る場合には、降圧電圧は外部電源電圧に依存しなくなる
ため、外部電源電圧の変動による特性のバラツキをなく
す等の効果を得ることができる。

【０００８】

【従来の技術】従来、このような目的に使用される降圧
回路の基本回路として、図１１に、その回路図を示すよ
うなものが知られている。

【０００９】この降圧回路は、外部から供給される外部
電源電圧ＶＣＣ、たとえば、３.３［Ｖ］を降圧して、
２.４［Ｖ］の降圧電圧ＶＩＩを発生させるというもの
である。

【００１０】図中、１は外部電源電圧ＶＣＣをこの降圧
回路に供給するＶＣＣ電源線、２は差動増幅回路であ
り、この差動増幅回路２において、３、４はカレントミ
ラー回路をなすエンハンスメント形のｐＭＯＳトランジ
スタである。

【００１１】また、５、６は駆動トランジスタをなすエ
ンハンスメント形のｎＭＯＳトランジスタ、Ｖrefは基
準電圧、たとえば、２.４［Ｖ］、７は定電流源をなす
エンハンスメント形のｎＭＯＳトランジスタ、８はレギ
ュレータをなすエンハンスメント形のｐＭＯＳトランジ
スタである。

【００１２】この降圧回路は、降圧電圧ＶＩＩとして、
基準電圧Ｖrefと同一の電圧を出力するというものであ
り、降圧電圧ＶＩＩと基準電圧Ｖrefとを差動増幅回路
２において比較し、降圧電圧ＶＩＩが変動した場合に
は、ｐＭＯＳトランジスタ８のゲート電圧を変化させる
ことにより、ｐＭＯＳトランジスタ８のオン抵抗を変化
させ、定電圧化を図るようにしている。

【００１３】ここに、たとえば、ＤＲＡＭ（dynamic ra
ndom access memory）においては、回路の応答は、差動
増幅回路２の消費電流と密接な関係があり、内部回路が
頻繁に動作するアクティブ時は、応答を早くするため、
差動増幅回路２にｍＡ（ミリ・アンペア）オーダの電流
を流す必要がある。

【００１４】これに対して、スタンバイ時は、降圧電圧
ＶＩＩの変動は少ないため、応答速度を考える必要はな
く、スタンバイ時の電流の許容値のみを考慮して、差動
増幅回路２の消費電流は、μＡ（マイクロ・アンペア）
オーダとすることが適当である。

【００１５】そこで、従来、たとえば、ＤＲＡＭに内蔵
される降圧回路として、図１２に、その回路図を示すよ
うなものが提案されている。

【００１６】図中、１０は外部から供給される外部電源
電圧ＶＣＣをこの降圧回路に供給するＶＣＣ電源線、１
１は外部から供給される接地電圧ＶＳＳ（０［Ｖ］）を
この降圧回路に供給するＶＳＳ電源線である。

【００１７】また、１２はアクティブ時に対応できるよ
うに設けられたアクティブ時用の降圧回路、１３はスタ
ンバイ時に対応できるように設けられたスタンバイ時用
の降圧回路である。

【００１８】また、１４は、スタンバイ時には、アクテ
ィブ時用の降圧回路１２を非活性状態として、アクティ
ブ時用の降圧回路１２の出力状態を高インピーダンス状
態にし、アクティブ時には、アクティブ時用の降圧回路
１２を活性状態にして、アクティブ時用の降圧回路１２
を正常動作可能状態にする制御回路である。

【００１９】また、アクティブ時用の降圧回路１２にお
いて、１５は差動増幅回路であり、１６、１７はカレン
トミラー回路をなすエンハンスメント形のｐＭＯＳトラ
ンジスタ、１８、１９は制御回路１４によってオン、オ
フが制御されるエンハンスメント形のｐＭＯＳトランジ
スタである。

【００２０】また、２０、２１は駆動トランジスタをな
すエンハンスメント形のｎＭＯＳトランジスタ、２２は
アクティブ時用降圧回路活性化信号ＥＮによってオン、
オフが制御される定電流源をなすエンハンスメント形の
ｎＭＯＳトランジスタである。

【００２１】また、２３はレギュレータをなすエンハン
スメント形のｐＭＯＳトランジスタである。

【００２２】また、スタンバイ時用の降圧回路１３にお
いて、２４は差動増幅回路であり、２５、２６はカレン
トミラー回路をなすエンハンスメント形のｐＭＯＳトラ
ンジスタである。

【００２３】また、２７、２８は駆動トランジスタをな
すエンハンスメント形のｎＭＯＳトランジスタ、２９は
定電流源をなすエンハンスメント形のｎＭＯＳトランジ
スタである。

【００２４】また、３０はレギュレータをなすエンハン
スメント形のｐＭＯＳトランジスタである。

【００２５】また、制御回路１４において、３１、３２
はエンハンスメント形のｐＭＯＳトランジスタ、３３、
３４はエンハンスメント形のｎＭＯＳトランジスタ、３
５はインバータである。

【００２６】この降圧回路においては、スタンバイ時、
アクティブ時用降圧回路活性化信号ＥＮ＝Ｌレベルとさ
れ、制御回路１４においては、ｎＭＯＳトランジスタ３
３＝オフ、ｎＭＯＳトランジスタ３４＝オン、ｐＭＯＳ
トランジスタ３１＝オン、ｐＭＯＳトランジスタ３２＝
オンとされ、ノード３６＝ＶＳＳとされる。

【００２７】この場合、アクティブ時用の降圧回路１２
においては、アクティブ時用降圧回路活性化信号ＥＮ＝
Ｌレベルとされることから、ｎＭＯＳトランジスタ２２
＝オフとされ、差動増幅回路１５＝非活性状態とされ
る。

【００２８】また、このアクティブ時用の降圧回路１２
においては、制御回路１４において、ノード３６＝ＶＳ
Ｓとされることから、ｐＭＯＳトランジスタ１８、１９
＝オンとされる。

【００２９】この結果、ｐＭＯＳトランジスタ２３のゲ
ート電圧＝ＶＣＣ、ｐＭＯＳトランジスタ２３＝オフと
され、このアクティブ時用の降圧回路１２の出力状態は
高インピーダンス状態とされる。

【００３０】したがって、この場合には、アクティブ時
用の降圧回路１２からは内部回路に電流が供給されず、
スタンバイ時用の降圧回路１３から内部回路に電流が供
給される。

【００３１】これに対して、アクティブ時には、アクテ
ィブ時用降圧回路活性化信号ＥＮ＝Ｈレベルとされ、制
御回路１４においては、ｎＭＯＳトランジスタ３３＝オ
ン、ｎＭＯＳトランジスタ３４＝オフ、ｐＭＯＳトラン
ジスタ３１＝オフ、ｐＭＯＳトランジスタ３２＝オンと
され、ノード３６＝ＶＣＣとされる。

【００３２】この場合、アクティブ時用の降圧回路１２
においては、アクティブ時用降圧回路活性化信号ＥＮ＝
Ｈレベルとされることから、ｎＭＯＳトランジスタ２２
＝オンとされ、差動増幅回路１５＝活性状態とされる。

【００３３】また、このアクティブ時用の降圧回路１２
においては、制御回路１４において、ノード３６＝ＶＣ
Ｃとされることから、ｐＭＯＳトランジスタ１８、１９
＝オフとされ、このアクティブ時用の降圧回路１２は正
常動作可能状態とされる。

【００３４】したがって、この場合には、アクティブ時
用の降圧回路１２及びスタンバイ時用の降圧回路１３の
両降圧回路から内部回路に電流が供給されるが、内部回
路に必要な電流の殆どはアクティブ時用の降圧回路１２
から供給される。

【００３５】このように、この降圧回路は、アクティブ
時には、アクティブ時用の降圧回路１２の出力状態を高
インピーダンス状態にし、スタンバイ時用の降圧回路１
３から内部回路に電流を供給し、アクティブ時には、も
っぱら、アクティブ時用の降圧回路１２から内部回路に
電流を供給するというものである。

【００３６】

【発明が解決しようとする課題】この降圧回路において
は、スタンバイ時、アクティブ時用降圧回路活性化信号
ＥＮ＝Ｌレベルとされ、アクティブ用の降圧回路１２に
おいては、レギュレータをなすｐＭＯＳトランジスタ２
３のゲート電圧はＶＣＣに固定される。

【００３７】このため、アクティブ時用降圧回路活性化
信号ＥＮがＨレベルに反転し、スタンバイ時からアクテ
ィブ時に移行する場合、ｐＭＯＳトランジスタ２３のゲ
ート電圧が引き下げられ、アクティブ時用の降圧回路１
２が正常動作可能状態となるまでに、ある程度の時間を
要し、直ちに、大きな消費電流を必要とする内部回路に
充分な電流を供給することができない状態が生じてしま
う。

【００３８】この結果、降圧電圧ＶＩＩは大きく変動し
てしまい、降圧電圧ＶＩＩが正常電圧値に復帰するまで
にも、ある程度の時間を要してしまい、これが高速化を
図る妨げになっていた。

【００３９】本発明は、かかる点に鑑み、スタンバイ時
用の降圧回路と、アクティブ時用の降圧回路とを設けて
なる降圧回路を内蔵してなる半導体集積回路であって、
スタンバイ時からアクティブ時に移行する場合、降圧電
圧ＶＩＩが正常電圧値に復帰するまでの時間を短くし、
高速化を図ることができるようにした半導体集積回路を
提供することを目的とする。

【００４０】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、３８はチップ本体、３９は外部電源電
圧ＶＣＣが入力されるＶＣＣ入力端子、４０は外部電源
電圧ＶＣＣ用に設けられたＶＣＣ電源線である。

【００４１】また、４１は外部電源電圧ＶＣＣを降圧し
てなる降圧電圧ＶＩＩを発生する降圧回路、４２は降圧
電圧ＶＩＩ用に設けられたＶＩＩ線、４３は降圧電圧Ｖ
ＩＩを電源電圧とする内部回路である。

【００４２】また、降圧回路４１において、４４は外部
電源電圧ＶＣＣを降圧してなる降圧電圧ＶＩＩを出力す
るアクティブ時用の降圧回路、４５は出力端４５Ａをア
クティブ時用の降圧回路４４の出力端４４Ａと共通接続
され、スタンバイ時及びアクティブ時、外部電源電圧Ｖ
ＣＣを降圧してアクティブ時用の降圧回路４４と同一電
圧の降圧電圧ＶＩＩを出力するスタンバイ時用の降圧回
路である。

【００４３】また、４６は、スタンバイ時には、アクテ
ィブ時用の降圧回路４４を非活性状態にして、アクティ
ブ時用の降圧回路４４の出力状態を高インピーダンス状
態にし、アクティブ時には、アクティブ時用の降圧回路
４４を活性状態にして、アクティブ時用の降圧回路４４
を正常動作可能状態にする制御回路である。

【００４４】また、４７は、スタンバイ時からアクティ
ブ時に移行する場合、アクティブ時用の降圧回路４４が
制御回路４６によって正常動作可能状態とされる前に、
アクティブ時用の降圧回路４４から強制的に比較的大き
な電流を出力させるように、アクティブ時用の降圧回路
４４を制御する制御回路である。

【００４５】即ち、本発明による半導体集積回路は、外
部から供給される外部電源電圧ＶＣＣを降圧してなる降
圧電圧ＶＩＩを出力するアクティブ時用の降圧回路４４
と、出力端４５Ａをアクティブ時用の降圧回路４４の出
力端４４Ａと共通接続され、スタンバイ時及びアクティ
ブ時、外部電源電圧ＶＣＣを降圧してアクティブ時用の
降圧回路４４と同一電圧の降圧電圧ＶＩＩを出力するス
タンバイ時用の降圧回路４５と、スタンバイ時には、ア
クティブ時用の降圧回路４４を非活性状態にして、アク
ティブ時用の降圧回路４４の出力状態を高インピーダン
ス状態にし、アクティブ時には、アクティブ時用の降圧
回路４４を活性状態にして、アクティブ時用の降圧回路
４４を正常動作可能状態にする制御回路４６と、スタン
バイ時からアクティブ時に移行する場合、アクティブ時
用の降圧回路４４が制御回路４６によって正常動作可能
状態とされる前に、アクティブ時用の降圧回路４４から
強制的に比較的大きな電流を出力させるように、アクテ
ィブ時用の降圧回路４４を制御する制御回路４７とを設
けてなる降圧回路４１を内蔵して構成するというもので
ある。

【００４６】

【作用】本発明においては、降圧回路４１は、スタンバ
イ時からアクティブ時に移行する場合、アクティブ時用
の降圧回路４４が制御回路４６によって正常動作可能状
態とされる前に、アクティブ時用の降圧回路４４から強
制的に比較的大きな電流を出力させるように、アクティ
ブ時用の降圧回路４４を制御する制御回路４７を設けて
いる。

【００４７】この結果、スタンバイ時からアクティブ時
に移行する場合、アクティブ時用の降圧回路４４は、制
御回路４６によって正常動作可能状態とされる前に、内
部回路４３に必要な電流を供給することができ、降圧電
圧ＶＩＩの変動を小さく抑えることができる。

【００４８】換言すれば、スタンバイ時からアクティブ
時に移行する場合、従来の場合よりも早く、必要な電流
を内部回路４３に供給することができ、降圧電圧ＶＩＩ
の変動を小さく抑えることができる。

【００４９】このように、本発明によれば、スタンバイ
時からアクティブ時に移行する場合、アクティブ時用の
降圧回路４４について、制御回路４７を使用して、いわ
ゆるフィード・フォワード制御を行うようにされている
ので、スタンバイ時からアクティブ時に移行する場合、
降圧電圧ＶＩＩが正常電圧値に復帰するまでの時間を短
くし、高速化を図ることができる。

【００５０】

【実施例】以下、図２〜図１０を参照して、本発明の一
実施例につき、本発明をＤＲＡＭに適用した場合を例に
して説明する。なお、図３、図６、図７、図９におい
て、図１２に対応する部分には同一符号を付し、その重
複説明は省略する。

【００５１】図２は本発明の一実施例の要部を示すブロ
ック図であり、５０はチップ本体、５１はメモリセルが
配列されてなるメモリセルアレイ部、５２は外部から供
給されるアドレス信号Ａ₀〜Ａ_nを取り込むアドレスバッ
ファである。

【００５２】また、５３はアドレスバッファ５２が取り
込むアドレス信号のうち、ロウアドレス信号をプリデコ
ードするプリデコーダ、５４はプリデコーダ５３から出
力されるプリデコード信号をデコードしてワード線の選
択、駆動を行うロウデコーダである。

【００５３】また、５５はアドレスバッファ５２が取り
込むアドレス信号のうち、コラムアドレス信号をデコー
ドしてコラムの選択に必要なコラム選択信号を出力する
コラムデコーダである。

【００５４】また、５６はメモリセルアレイ部５１から
出力されたデータの増幅を行うセンスアンプ、５７はコ
ラムデコーダ５５から出力されるコラム選択信号に基づ
いてコラムの選択を行うコラム選択回路である。

【００５５】また、５８は、読出し時、メモリセルアレ
イ部５１から読み出されたデータをラッチし、出力デー
タＤＱを外部に出力し、書込み時には、外部から出力さ
れる書込みデータＤＱをラッチするデータ入出力バッフ
ァである。

【００５６】また、５９は読出し状態にするか、書込み
状態にするかの判定を行い、データ入出力バッファ５８
を制御する読出し／書込み判定回路、／ＷＥは外部から
供給されるライト・イネーブル信号である。

【００５７】ここに、ライト・イネーブル信号／ＷＥ＝
Ｈレベルの場合、読出し状態が設定され、ライト・イネ
ーブル信号／ＷＥ＝Ｌレベルの場合には、書込み状態が
設定される。

【００５８】また、６０は外部から供給されるロウアド
レス・ストローブ信号／ＲＡＳを取り込み、アドレスバ
ッファ５２、ロウデコーダ５４、センスアンプ５６等に
必要なクロックを発生するクロック発生回路である。

【００５９】また、６１はコラムアドレス・ストローブ
信号／ＣＡＳを取り込み、アドレスバッファ５２、コラ
ムデコーダ５５、データ入出力バッファ５８、読出し／
書込み判定回路５９等に必要なクロックを発生するクロ
ック発生回路である。

【００６０】また、６２は動作モードの判定を行うモー
ド判定回路、６３はモード判定回路６２に制御され、リ
フレッシュ時のアドレスを出力するリフレッシュ・カウ
ンタである。

【００６１】ここに、ロウアドレス・ストローブ信号／
ＲＡＳがＨレベルからＬレベルに遷移すると、クロック
発生回路６０はクロック信号を発生するが、ロウアドレ
ス・ストローブ信号／ＲＡＳがＨレベルからＬレベルに
遷移する前に、コラムアドレス・ストローブ信号／ＣＡ
ＳがＨレベルからＬレベルに遷移すると、モード判定回
路６２において、セルフ・リフレッシュ・モードと判定
される。

【００６２】また、６４は外部電源電圧ＶＣＣを降圧し
てなる降圧電圧ＶＩＩを発生する降圧回路、ＥＮは後述
するアクティブ時用の降圧回路を活性化するアクティブ
時用降圧回路活性化信号、ＣＥＮはセンスアンプ活性化
信号に同期して変化する内部回路動作信号である。

【００６３】即ち、アクティブ時用降圧回路活性化信号
ＥＮは、ロウアドレス・ストローブ信号／ＲＡＳがＨレ
ベル（ＶＣＣ）からＬレベル（０［Ｖ］）に変化する
と、Ｌレベル（０［Ｖ］）からＨレベル（ＶＩＩ）に変
化するものであり、内部回路動作信号ＣＥＮは、センス
アンプ活性化信号がＬレベル（非活性レベル）からＨレ
ベル（活性レベル）に変化すると、ＬレベルからＨレベ
ルに変化するものである。

【００６４】ここに、降圧回路６４は、図３に、その回
路図を示すように構成されている。即ち、この降圧回路
６４は、制御回路１４の他に、制御回路６６を設け、そ
の他については、図１２に示す降圧回路と同様に構成し
たものである。

【００６５】制御回路６６において、６７はアクティブ
時用降圧回路活性化信号ＥＮ及び内部回路動作信号ＣＥ
Ｎを入力信号としてワン・ショット・パルスを発生する
ワン・ショット・パルス発生回路であり、６８、６９は
インバータ、７０、７１は遅延回路、７２〜７４はＮＡ
ＮＤ回路である。

【００６６】また、７５はワン・ショット・パルス発生
回路６７によってオン、オフが制御されるエンハンスメ
ント形のｎＭＯＳトランジスタであり、このｎＭＯＳト
ランジスタ７５は、ゲートをＮＡＮＤ回路７４の出力端
に接続され、ドレインをアクティブ時用の降圧回路１２
のｐＭＯＳトランジスタ２３のゲートに接続され、ソー
スを接地されている。

【００６７】図４は、この制御回路６６の動作を説明す
るための波形図であり、図４Ａはアクティブ時用降圧回
路活性化信号ＥＮ、図４Ｂは内部回路動作信号ＣＥＮ、
図４Ｃは遅延回路７０の出力、図４ＤはＮＡＮＤ回路７
２の出力を示している。

【００６８】また、図４Ｅは遅延回路７１の出力、図４
ＦはＮＡＮＤ回路７３の出力、図４ＧはＮＡＮＤ回路７
４の出力、図４ＨはｎＭＯＳトランジスタ７５のオン、
オフ状態を示している。

【００６９】また、図５は本実施例の動作を説明するた
めの波形図であり、ロウアドレス・ストローブ信号／Ｒ
ＡＳがＨレベルからＬレベルに変化し、アクティブ時用
降圧回路活性化信号ＥＮがＬレベルからＨレベルに変化
する場合の降圧電圧ＶＩＩの変化を示している。

【００７０】ここに、ロウアドレス・ストローブ信号／
ＲＡＳ＝Ｈレベルで、アクティブ時用降圧回路活性化信
号ＥＮ＝Ｌレベルの場合には、図６に示すように、制御
回路１４においては、ｎＭＯＳトランジスタ３３＝オ
フ、ｎＭＯＳトランジスタ３４＝オン、ｐＭＯＳトラン
ジスタ３１＝オン、ｐＭＯＳトランジスタ３２＝オフと
され、ノード３６＝ＶＳＳとされる。

【００７１】この場合、アクティブ時用の降圧回路１２
においては、アクティブ時用降圧回路活性化信号ＥＮ＝
Ｌレベルであることから、ｎＭＯＳトランジスタ２２＝
オフとされ、差動増幅回路１５＝非活性状態とされる。

【００７２】また、このアクティブ時用の降圧回路１２
においては、制御回路１４において、ノード３６＝ＶＳ
Ｓとされることから、ｐＭＯＳトランジスタ１８、１９
＝オンとされる。

【００７３】この結果、ｐＭＯＳトランジスタ２３のゲ
ート電圧＝ＶＣＣ、ｐＭＯＳトランジスタ２３＝オフと
され、このアクティブ時用の降圧回路１２の出力状態は
高インピーダンス状態とされる。

【００７４】また、制御回路６６においては、インバー
タ６８の出力＝Ｈレベル、遅延回路７０の出力＝Ｈレベ
ルで、ＮＡＮＤ回路７２の出力＝Ｈレベルとされると共
に、インバータ６９の出力＝Ｈレベル、遅延回路７１の
出力＝Ｈレベルで、ＮＡＮＤ回路７３の出力＝Ｈレベル
とされる。

【００７５】この結果、ＮＡＮＤ回路７４の出力＝Ｌレ
ベルで、ｎＭＯＳトランジスタ７５＝オフとされ、この
場合には、アクティブ時用の降圧回路１２からは内部回
路に電流が供給されず、スタンバイ時用の降圧回路１３
からのみ、内部回路に電流が供給される。

【００７６】この状態から、ロウアドレス・ストローブ
信号／ＲＡＳ＝Ｌレベルとされ、アクティブ時用降圧回
路活性化信号ＥＮ＝Ｈレベルとされると、図７に示すよ
うに、制御回路１４においては、ｎＭＯＳトランジスタ
３３＝オン、ｎＭＯＳトランジスタ３４＝オフ、ｐＭＯ
Ｓトランジスタ３１＝オフ、ｐＭＯＳトランジスタ３２
＝オンとされて、ノード３６＝ＶＣＣとされる。

【００７７】この場合、アクティブ時用の降圧回路１２
においては、アクティブ時用降圧回路活性化信号ＥＮ＝
Ｈレベルとされることから、ｎＭＯＳトランジスタ２２
＝オンとされ、差動増幅回路１５＝活性状態とされる。

【００７８】また、このアクティブ時用の降圧回路１２
においては、制御回路１４において、ノード３６＝ＶＣ
Ｃとされることから、ｐＭＯＳトランジスタ１８、１９
＝オフとされ、このアクティブ時用の降圧回路１２は正
常動作可能状態とされる。

【００７９】他方、制御回路６６においては、インバー
タ６８の出力＝Ｌレベルとなるが、遅延回路７０の遅延
時間だけ、遅延回路７０の出力＝Ｈレベルの状態が維持
され、この結果、ＮＡＮＤ回路７２の出力＝Ｌレベルと
されると共に、ＮＡＮＤ回路７３の出力＝Ｈレベルが維
持されるので、ＮＡＮＤ回路７４の出力＝Ｈレベルとさ
れる。

【００８０】その後、遅延回路７０の遅延時間が経過す
ると、遅延回路７０の出力＝Ｌレベル、ＮＡＮＤ回路７
２の出力＝Ｈレベル、ＮＡＮＤ回路７４の出力＝Ｌレベ
ルとなる。

【００８１】このように、本実施例においては、ロウア
ドレス・ストローブ信号／ＲＡＳ＝Ｌレベルとされ、ア
クティブ時用降圧回路活性化信号ＥＮがＬレベルからＨ
レベルにされると、制御回路１４によってアクティブ時
用の降圧回路１２が正常動作可能状態となる前に、制御
回路６６においては、ワン・ショット・パルス発生回路
６７から正のワン・ショット・パルスがｎＭＯＳトラン
ジスタ７５に供給され、ｎＭＯＳトランジスタ７５は、
一時的にオン状態とされ、アクティブ図用の降圧回路１
２のｐＭＯＳトランジスタ２３のゲート電圧は、接地電
圧側に引き下げられる。

【００８２】この結果、スタンバイ時からアクティブ時
に移行する場合、アクティブ時用の降圧回路１２は、制
御回路１４によって正常動作可能状態とされる前に、制
御回路６６によって強制的に比較的大きな電流を出力さ
せられ、図１２に示す降圧回路を内蔵してなる従来のＤ
ＲＡＭの場合よりも早く、必要な電流を内部回路に供給
することができ、降圧電圧ＶＩＩの変動を小さく抑える
ことができる。

【００８３】また、図８は本実施例の動作を説明するた
めの波形図であり、アクティブ時用降圧回路活性化信号
ＥＮ＝Ｈレベルの状態で、センスアンプ活性化信号に同
期して、内部回路動作信号ＣＥＮがＬレベルからＨレベ
ルに変化する場合の降圧電圧ＶＩＩの変化を示してい
る。

【００８４】ここに、アクティブ時用降圧回路活性化信
号ＥＮ＝Ｈレベルの状態で、内部回路動作信号ＣＥＮが
ＬレベルからＨレベルに変化すると、制御回路６６にお
いては、図９に示すように、インバータ６９の出力＝Ｌ
レベルとされる。

【００８５】しかし、遅延回路７１の遅延時間だけ、遅
延回路７１の出力＝Ｈレベルの状態が維持されるので、
ＮＡＮＤ回路７３の出力＝Ｌレベルとされ、他方、ＮＡ
ＮＤ回路７２の出力＝Ｈレベルにあるので、ＮＡＮＤ回
路７４の出力＝Ｈレベルとなる。

【００８６】そして、その後、遅延回路７１の遅延時間
が経過すると、遅延回路７１の出力＝Ｌレベルとされ、
ＮＡＮＤ回路７３の出力＝Ｈレベル、ＮＡＮＤ回路７４
の出力＝Ｌレベルとされる。

【００８７】即ち、本実施例においては、アクティブ時
用降圧回路活性化信号ＥＮ＝Ｈレベルの状態で、内部回
路動作信号ＣＥＮがＬレベルからＨレベルに変化する
と、制御回路６６においては、ワン・ショット・パルス
発生回路６７から正のワン・ショット・パルスがｎＭＯ
Ｓトランジスタ７５のゲートに供給され、このｎＭＯＳ
トランジスタ７５は、一時的にオン状態とされ、アクテ
ィブ図用の降圧回路１２のｐＭＯＳトランジスタ２３の
ゲート電圧は、接地電圧側に引き下げられる。

【００８８】この結果、センスアンプ５６が動作する場
合、アクティブ時用の降圧回路１２は、そのフィードバ
ック制御の遅延時間にも関わらず、この遅延時間よりも
短い時間の経過後、即ち、図１２に示す降圧回路を内蔵
してなる従来のＤＲＡＭの場合よりも早く、必要な電流
を内部回路に供給することができ、降圧電圧ＶＩＩの変
動を小さく抑えることができる。

【００８９】以上のように、本実施例によれば、制御回
路６６を設け、スタンバイ時からアクティブ時に移行す
る場合、アクティブ時用の降圧回路１２について、フィ
ード・フォワード制御を行うようにしているので、スタ
ンバイ時からアクティブ時に移行する場合、降圧電圧Ｖ
ＩＩが正常電圧値に復帰するまでの時間を短くし、高速
化を図ることができる。

【００９０】また、本実施例によれば、センスアンプ５
６が動作する場合においても、アクティブ時用の降圧回
路１２について、制御回路６６によるフィード・フォワ
ード制御を行うようにしているので、センスアンプ５６
が動作する場合においても、降圧電圧ＶＩＩの変動を小
さく抑え、降圧電圧ＶＩＩが正常電圧値に復帰するまで
の時間を短くでき、この点からしても、高速化を図るこ
とができる。

【００９１】なお、内部回路動作信号ＣＥＮがＨレベル
からＬレベルとされる場合、ＮＡＮＤ回路７４の出力＝
Ｈレベルを維持するので、この場合には、ワン・ショッ
ト・パルスが発生されることはなく、ｎＭＯＳトランジ
スタ７５＝オフを維持し、ｐＭＯＳトランジスタ２３の
ゲート電圧は変化しないので、降圧電圧ＶＩＩに変動が
発生することはない。

【００９２】また、内部回路動作信号ＣＥＮがＨレベル
からＬレベルとされる場合においても、ＮＡＮＤ回路７
４の出力＝Ｈレベルを維持するので、この場合にも、ワ
ン・ショット・パルスが発生されることはなく、ｎＭＯ
Ｓトランジスタ７５＝オフを維持し、ｐＭＯＳトランジ
スタ２３のゲート電圧は変化しないので、降圧電圧ＶＩ
Ｉに変動が発生することはない。

【００９３】また、アクティブ時用降圧回路活性化信号
ＥＮ＝Ｈレベルとされた後、センスアンプ以外の回路
で、比較的大きな電流が流れる回路が存在する場合、ｎ
ＭＯＳトランジスタ７５のオン、オフを制御するワン・
ショット・パルス発生回路は、図１０に示すように構成
すれば良い。

【００９４】図中、７８、７９₁、７９_nはインバータ、
８０、８１₁、８１_nは遅延回路、８２、８３₁、８３_n、
８４はＮＡＮＤ回路、ＣＥＮ₁、ＣＥＮ_nは比較的大きな
電流が流れる内部回路を活性化するための信号に同期し
て変化する内部回路動作信号である。

【００９５】

【発明の効果】本発明によれば、降圧回路４１は、スタ
ンバイ時からアクティブ時に移行する場合、アクティブ
時用の降圧回路４４が制御回路４６によって正常動作可
能状態とされる前に、アクティブ時用の降圧回路４４か
ら強制的に比較的大きな電流を出力させるようにアクテ
ィブ時用の降圧回路４４を制御する制御回路４７を設け
るという構成にしたことにより、スタンバイ時からアク
ティブ時に移行する場合、アクティブ時用の降圧回路４
４は、制御回路４６によって正常動作可能状態とされる
前に、従来の場合よりも早く、大きな消費電流を必要と
する内部回路４３に必要な電流を供給し、降圧電圧ＶＩ
Ｉの変動を小さく抑えることができるので、降圧電圧Ｖ
ＩＩが正常電圧値に復帰するまでの時間を短くし、高速
化を図ることができる。

【００９６】また、制御回路４７を、スタンバイ時から
アクティブ時に移行した後、比較的大きな電流が流れる
所定の回路が活性化される場合においても、アクティブ
時用の降圧回路４４から強制的に比較的大きな電流を出
力させるように、アクティブ時用の降圧回路４４を制御
するように構成する場合には、スタンバイ時からアクテ
ィブ時に移行した後、比較的大きな電流が流れる所定の
回路が活性化される場合においても、降圧電圧ＶＩＩの
変動を小さく抑え、降圧電圧ＶＩＩが正常電圧値に復帰
するまでの時間を短くでき、この点からしても、高速化
を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例の要部を示すブロック図であ
る。

【図３】本発明の一実施例が内蔵する降圧回路を示す回
路図である。

【図４】本発明の一実施例が設けるワン・ショット・パ
ルス発生回路を含んでなる制御回路の動作を示す波形図
である。

【図５】本発明の一実施例の動作（アクティブ時用降圧
回路活性化信号がＬレベルからＨレベルに変化する場
合）を説明するための波形図である。

【図６】本発明の一実施例の動作（アクティブ時用降圧
回路活性化信号がＬレベルの場合）を説明するための回
路図である。

【図７】本発明の一実施例の動作（アクティブ時用降圧
回路活性化信号がＬレベルからＨレベルに変化した場
合）を説明するための回路図である。

【図８】本発明の一実施例の動作（内部回路動作信号が
ＬレベルからＨレベルに変化する場合）を説明するため
の波形図である。

【図９】本発明の一実施例の動作（内部回路動作信号が
ＬレベルからＨレベルに変化した場合）を説明するため
の回路図である。

【図１０】ワン・ショット・パルス発生回路の他の例を
示す回路図である。

【図１１】降圧回路の基本回路を示す回路図である。

【図１２】従来のＤＲＡＭに内蔵されている降圧回路の
一例を示す回路図である。

【符号の説明】

３８チップ本体３９ＶＣＣ入力端子４０ＶＣＣ電源線４１降圧回路４２ＶＩＩ線４３内部回路４４アクティブ時用の降圧回路４５スタンバイ時用の降圧回路４６、４７制御回路

Claims

【特許請求の範囲】

【請求項１】外部から供給される外部電源電圧（ＶＣ
Ｃ）を降圧してなる降圧電圧（ＶＩＩ）を出力するアク
ティブ時用の降圧回路（４４）と、出力端（４５Ａ）を前記アクティブ時用の降圧回路（４
４）の出力端（４４Ａ）と共通接続され、スタンバイ時
及びアクティブ時、前記外部電源電圧（ＶＣＣ）を降圧
して前記アクティブ時用の降圧回路（４４）と同一電圧
の降圧電圧（ＶＩＩ）を出力するスタンバイ時用の降圧
回路（４５）と、スタンバイ時には、前記アクティブ時用の降圧回路（４
４）を非活性状態にして、前記アクティブ時用の降圧回
路（４４）の出力状態を高インピーダンス状態にし、ア
クティブ時には、前記アクティブ時用の降圧回路（４
４）を活性状態にして、前記アクティブ時用の降圧回路
（４４）を正常動作可能状態にする第１の制御回路（４
６）と、スタンバイ時からアクティブ時に移行する場合、前記ア
クティブ時用の降圧回路（４４）が前記第１の制御回路
（４６）によって正常動作可能状態とされる前に、前記
アクティブ時用の降圧回路（４４）から強制的に比較的
大きな電流を出力させるように、前記アクティブ時用の
降圧回路（４４）を制御する第２の制御回路（４７）と
を設けてなる降圧回路（４１）を内蔵して構成されてい
ることを特徴とする半導体集積回路。
【請求項２】前記アクティブ時用の降圧回路（４４）
は、第１の入力端に基準電圧が入力される差動増幅回路
と、ソースを前記外部電源電圧（ＶＣＣ）を供給する電
源線に接続され、ゲートを前記差動増幅回路の出力端に
接続され、ドレインを前記差動増幅回路の第２の入力端
に接続され、前記ドレインに前記降圧電圧（ＶＩＩ）を
出力するエンハンスメント形のｐチャネル絶縁ゲート形
電界効果トランジスタとから構成され、前記第２の制御回路（４７）は、スタンバイ時からアク
ティブ時に移行する場合、前記ｐチャネル絶縁ゲート形
電界効果トランジスタのゲート電圧を接地電圧方向に引
き下げることにより、前記アクティブ時用の降圧回路
（４４）が前記第１の制御回路（４６）によって正常動
作可能状態とされる前に、前記アクティブ時用の降圧回
路（４４）から強制的に比較的大きな電流を出力させる
ように、前記アクティブ時用の降圧回路（４４）を制御
するように構成されていることを特徴とする請求項１記
載の半導体集積回路。
【請求項３】前記第２の制御回路（４７）は、スタンバ
イ時からアクティブ時に移行した後、比較的大きな電流
が流れる所定の回路が活性化される場合、前記アクティ
ブ時用の降圧回路（４４）から強制的に比較的大きな電
流を出力させるように、前記アクティブ時用の降圧回路
（４４）を制御するように構成されていることを特徴と
する請求項２記載の半導体集積回路。
【請求項４】前記第２の制御回路（４７）は、前記スタ
ンバイ時からアクティブ時に移行した後、比較的大きな
電流が流れる所定の回路が活性化される場合、前記ｐチ
ャネル絶縁ゲート形電界効果トランジスタのゲート電圧
を接地電圧方向に引き下げることにより、前記アクティ
ブ時用の降圧回路（４４）から強制的に比較的大きな電
流を出力させるように、前記アクティブ時用の降圧回路
（４４）を制御するように構成されていることを特徴と
する請求項３記載の半導体集積回路。