JP2002015574A - 半導体装置 - Google Patents
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 回路規模、レイアウト面積および消費電流を
抑えつつ、低電源電圧時に適切な昇圧電位Ｖｐｐを供給
ことができる昇圧回路を提供する。 【解決手段】 昇圧部１２０は、駆動力が大きいＮチャ
ネルＭＯＳトランジスタ１９６と駆動力の小さいＰチャ
ネルＭＯＳトランジスタ１９８とを切換えてノードＮ６
に生ずる高電位をノードＮ８に伝達する。昇圧電位Ｖｐ
ｐの電位が低い場合にはＮチャネルＭＯＳトランジスタ
１９６を動作させ、昇圧電位Ｖｐｐが高い場合にはＰチ
ャネルＭＯＳトランジスタ１９８を動作させる。
抑えつつ、低電源電圧時に適切な昇圧電位Ｖｐｐを供給
ことができる昇圧回路を提供する。 【解決手段】 昇圧部１２０は、駆動力が大きいＮチャ
ネルＭＯＳトランジスタ１９６と駆動力の小さいＰチャ
ネルＭＯＳトランジスタ１９８とを切換えてノードＮ６
に生ずる高電位をノードＮ８に伝達する。昇圧電位Ｖｐ
ｐの電位が低い場合にはＮチャネルＭＯＳトランジスタ
１９６を動作させ、昇圧電位Ｖｐｐが高い場合にはＰチ
ャネルＭＯＳトランジスタ１９８を動作させる。
Description
【０００１】
【発明の属する技術分野】この発明は、外部から与えら
れる電源電位を昇圧する電位発生回路を含む半導体装置
に関する。
れる電源電位を昇圧する電位発生回路を含む半導体装置
に関する。
【０００２】
【従来の技術】従来、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）は、メモリアレイのワード線を駆動す
る電位として、外部から与えられた電源電位よりも高い
電位を発生する昇圧回路を内蔵している。
モリ（ＤＲＡＭ）は、メモリアレイのワード線を駆動す
る電位として、外部から与えられた電源電位よりも高い
電位を発生する昇圧回路を内蔵している。
【０００３】図１６は、ＤＲＡＭのメモリセルの構成を
示した図である。図１６を参照して、メモリセルＭＣ
は、ワード線にゲートが接続されビット線ＢＬとストレ
ージノードＳＮとの間に接続されたＮチャネルＭＯＳト
ランジスタ３０２と、ストレージノードＳＮに一方端が
接続され、他方端がセルプレート電位Ｖｃｐに結合され
たキャパシタ３０４とを含む。
示した図である。図１６を参照して、メモリセルＭＣ
は、ワード線にゲートが接続されビット線ＢＬとストレ
ージノードＳＮとの間に接続されたＮチャネルＭＯＳト
ランジスタ３０２と、ストレージノードＳＮに一方端が
接続され、他方端がセルプレート電位Ｖｃｐに結合され
たキャパシタ３０４とを含む。
【０００４】ＮチャネルＭＯＳトランジスタ３０２の基
板電位は、Ｐ型基板を用いている場合には負電圧のバッ
クゲート電位Ｖｂｂになっている場合が多い。また、キ
ャパシタの他方端に与えられるセルプレート電位Ｖｃｐ
は、電源電位Ｖｃｃの２分の１に設定される場合が多
い。
板電位は、Ｐ型基板を用いている場合には負電圧のバッ
クゲート電位Ｖｂｂになっている場合が多い。また、キ
ャパシタの他方端に与えられるセルプレート電位Ｖｃｐ
は、電源電位Ｖｃｃの２分の１に設定される場合が多
い。
【０００５】ここで、メモリセルＭＣにデータとしてＨ
（ハイ）レベルが書込まれる場合を考える。このとき、
ビット線ＢＬには電源電位Ｖｃｃが与えられ、Ｎチャネ
ルＭＯＳトランジスタ３０２はワード線ＷＬの活性化に
伴い導通する。そして、ストレージノードＳＮに電源電
位Ｖｃｃが伝達される。
（ハイ）レベルが書込まれる場合を考える。このとき、
ビット線ＢＬには電源電位Ｖｃｃが与えられ、Ｎチャネ
ルＭＯＳトランジスタ３０２はワード線ＷＬの活性化に
伴い導通する。そして、ストレージノードＳＮに電源電
位Ｖｃｃが伝達される。
【０００６】図１７は、Ｈレベルのデータがメモリセル
に書込まれる場合のＮチャネルＭＯＳトランジスタ３０
２に与えられる電位を説明するための図である。
に書込まれる場合のＮチャネルＭＯＳトランジスタ３０
２に与えられる電位を説明するための図である。
【０００７】図１７を参照して、ストレージノードＳＮ
が当初接地電位であり、ビット線ＢＬから電源電位Ｖｃ
ｃが与えられてストレージノードＳＮの電位が接地電位
から電源電位Ｖｃｃに変化する場合を考える。この場合
は、ＮチャネルＭＯＳトランジスタ３０２のドレインＤ
がビット線に結合され、ソースＳがストレージノードＳ
Ｎに結合され、ゲートＧがワード線に接続されているこ
とになる。ストレージノードＳＮの電位が電源電位Ｖｃ
ｃになった場合には、基板電位Ｖｂｂのため、Ｎチャネ
ルＭＯＳトランジスタ３０２の基板バイアス電圧Ｖｂｓ
としてＶｂｂ−Ｖｃｃという大きな値が印加される。
が当初接地電位であり、ビット線ＢＬから電源電位Ｖｃ
ｃが与えられてストレージノードＳＮの電位が接地電位
から電源電位Ｖｃｃに変化する場合を考える。この場合
は、ＮチャネルＭＯＳトランジスタ３０２のドレインＤ
がビット線に結合され、ソースＳがストレージノードＳ
Ｎに結合され、ゲートＧがワード線に接続されているこ
とになる。ストレージノードＳＮの電位が電源電位Ｖｃ
ｃになった場合には、基板電位Ｖｂｂのため、Ｎチャネ
ルＭＯＳトランジスタ３０２の基板バイアス電圧Ｖｂｓ
としてＶｂｂ−Ｖｃｃという大きな値が印加される。
【０００８】もともと、メモリセルに使用されるアクセ
ストランジスタのしきい値電圧Ｖｔｈは、サブスレッシ
ョルドリーク電流を小さくして、リフレッシュ特性をよ
くするために、通常の周辺回路に用いられるＮチャネル
ＭＯＳトランジスタのしきい値電圧よりも大きく設定さ
れている。先に述べたように、ソース電位が上昇し、基
板バイアス電圧Ｖｂｓが大きくなると、ＮチャネルＭＯ
Ｓトランジスタ３０２のしきい値電圧が基板バイアス効
果により大きくなる。
ストランジスタのしきい値電圧Ｖｔｈは、サブスレッシ
ョルドリーク電流を小さくして、リフレッシュ特性をよ
くするために、通常の周辺回路に用いられるＮチャネル
ＭＯＳトランジスタのしきい値電圧よりも大きく設定さ
れている。先に述べたように、ソース電位が上昇し、基
板バイアス電圧Ｖｂｓが大きくなると、ＮチャネルＭＯ
Ｓトランジスタ３０２のしきい値電圧が基板バイアス効
果により大きくなる。
【０００９】図１８は、基板バイアス電圧Ｖｂｓとしき
い値電圧Ｖｔｈの関係を示した図である。
い値電圧Ｖｔｈの関係を示した図である。
【００１０】図１７、図１８を参照して、ＮチャネルＭ
ＯＳトランジスタ３０２の基板バイアス電圧Ｖｂｓが０
Ｖのときにしきい値電圧がＶｔ０であったとする。
ＯＳトランジスタ３０２の基板バイアス電圧Ｖｂｓが０
Ｖのときにしきい値電圧がＶｔ０であったとする。
【００１１】メモリセルのストレージノードＳＮにＬレ
ベルが書込まれストレージノードＳＮの電位が０Ｖのと
きには、基板バイアス電圧Ｖｂｓの値は基板電位Ｖｂｂ
と等しくなり、しきい値電圧Ｖｔｈは図１８に示したし
きい値電圧Ｖｔ１となる。
ベルが書込まれストレージノードＳＮの電位が０Ｖのと
きには、基板バイアス電圧Ｖｂｓの値は基板電位Ｖｂｂ
と等しくなり、しきい値電圧Ｖｔｈは図１８に示したし
きい値電圧Ｖｔ１となる。
【００１２】次に、メモリセルにＨデータが書込まれた
場合には、ストレージノードＳＮの電位がＶｃｃとなる
ため、基板バイアス電圧Ｖｂｓは｜Ｖｂｂ−Ｖｃｃ｜と
なり、しきい値電圧Ｖｔｈは大きくなって、その値は図
１８に示したしきい値電圧Ｖｔ２となる。
場合には、ストレージノードＳＮの電位がＶｃｃとなる
ため、基板バイアス電圧Ｖｂｓは｜Ｖｂｂ−Ｖｃｃ｜と
なり、しきい値電圧Ｖｔｈは大きくなって、その値は図
１８に示したしきい値電圧Ｖｔ２となる。
【００１３】ビット線ＢＬのＨレベルの電位である電源
電位ＶｃｃをストレージノードＳＮに電圧降下なく伝達
するためには、ワード線ＷＬの電位は電源電位Ｖｃｃよ
りもしきい値電圧Ｖｔｈ分以上高く設定する必要があ
る。
電位ＶｃｃをストレージノードＳＮに電圧降下なく伝達
するためには、ワード線ＷＬの電位は電源電位Ｖｃｃよ
りもしきい値電圧Ｖｔｈ分以上高く設定する必要があ
る。
【００１４】図１９は、メモリセルに書込む電圧とそれ
に必要なワード線の活性化電位の関係を示した図であ
る。
に必要なワード線の活性化電位の関係を示した図であ
る。
【００１５】図１９を参照して、グラフＧ１は、メモリ
セルのストレージノードＳＮに伝達する電位を示してい
る。グラフＧ２は、グラフＧ１の電位にメモリセルのト
ランジスタのしきい値電圧を加えた値を示す。メモリセ
ルにＬレベルである０Ｖを書込む場合には、グラフＧ１
とグラフＧ２の差は図１８で示したしきい値電圧Ｖｔ１
である。一方、メモリセルにＨレベルである電源電位Ｖ
ｃｃを書込みたい場合には、グラフＧ２は、グラフＧ１
よりもしきい値電圧Ｖｔ２だけ高くなる。実際にワード
線に与える活性化電位の下限はグラフＧ３で示すように
グラフＧ２の電位にさらにマージンを加えた電位とな
る。
セルのストレージノードＳＮに伝達する電位を示してい
る。グラフＧ２は、グラフＧ１の電位にメモリセルのト
ランジスタのしきい値電圧を加えた値を示す。メモリセ
ルにＬレベルである０Ｖを書込む場合には、グラフＧ１
とグラフＧ２の差は図１８で示したしきい値電圧Ｖｔ１
である。一方、メモリセルにＨレベルである電源電位Ｖ
ｃｃを書込みたい場合には、グラフＧ２は、グラフＧ１
よりもしきい値電圧Ｖｔ２だけ高くなる。実際にワード
線に与える活性化電位の下限はグラフＧ３で示すように
グラフＧ２の電位にさらにマージンを加えた電位とな
る。
【００１６】実際のワード線の活性化電位は、高い活性
化電位が必要となる書込電圧が電源電位Ｖｃｃの場合を
基準に設定されている。したがって、グラフＧ３は、電
源電位Ｖｃｃが変化した場合のワード線ＷＬの活性化電
位を示したものと等しくなる。
化電位が必要となる書込電圧が電源電位Ｖｃｃの場合を
基準に設定されている。したがって、グラフＧ３は、電
源電位Ｖｃｃが変化した場合のワード線ＷＬの活性化電
位を示したものと等しくなる。
【００１７】すなわち、ワード線の活性化に必要な電位
は電源電位Ｖｃｃの変化に応じてさらにしきい値電圧の
基板バイアス効果の変化分を加味して変化することにな
る。
は電源電位Ｖｃｃの変化に応じてさらにしきい値電圧の
基板バイアス効果の変化分を加味して変化することにな
る。
【００１８】このワード線ＷＬの活性化電位は、内部で
昇圧された昇圧電位Ｖｐｐを用いる場合が多い。
昇圧された昇圧電位Ｖｐｐを用いる場合が多い。
【００１９】図２０は、従来の昇圧電位Ｖｐｐを発生す
る昇圧回路の基本原理を示した図である。
る昇圧回路の基本原理を示した図である。
【００２０】図２０を参照して、昇圧回路３１０は、電
源電位Ｖｃｃにアノードが結合され、カソードがノード
Ｎ１１に接続され、ノードＮ１１を電源電位Ｖｃｃにプ
リチャージするダイオード３１２と、昇圧動作をするた
めのクロック信号を発生する発振回路３１６と、一方端
がノードＮ１１に接続され他方端がクロック発生回路３
１６の出力に接続されるキャパシタ３１４と、ノードＮ
１１にアノードが接続されカソードから昇圧電位Ｖｐｐ
を出力するダイオード３１８とを含む。プリチャージ用
のダイオード３１２によってノードＮ１１が電源電位Ｖ
ｃｃにプリチャージされると、その後、発振回路３１６
が発生するＬレベルが接地電位であり、Ｈレベルが電源
電位Ｖｃｃであるクロック信号によって、ノードＮ１１
は電源電位Ｖｃｃから電源電位Ｖｃｃの２倍に昇圧され
る。昇圧された電位はダイオード３１８を介して昇圧電
位Ｖｐｐとして出力される。
源電位Ｖｃｃにアノードが結合され、カソードがノード
Ｎ１１に接続され、ノードＮ１１を電源電位Ｖｃｃにプ
リチャージするダイオード３１２と、昇圧動作をするた
めのクロック信号を発生する発振回路３１６と、一方端
がノードＮ１１に接続され他方端がクロック発生回路３
１６の出力に接続されるキャパシタ３１４と、ノードＮ
１１にアノードが接続されカソードから昇圧電位Ｖｐｐ
を出力するダイオード３１８とを含む。プリチャージ用
のダイオード３１２によってノードＮ１１が電源電位Ｖ
ｃｃにプリチャージされると、その後、発振回路３１６
が発生するＬレベルが接地電位であり、Ｈレベルが電源
電位Ｖｃｃであるクロック信号によって、ノードＮ１１
は電源電位Ｖｃｃから電源電位Ｖｃｃの２倍に昇圧され
る。昇圧された電位はダイオード３１８を介して昇圧電
位Ｖｐｐとして出力される。
【００２１】なお、以上の説明は、簡単のためダイオー
ド３１２，３１８による順方向の電圧降下は無視してい
る。
ド３１２，３１８による順方向の電圧降下は無視してい
る。
【００２２】図２１は、昇圧回路の実際の構成を示した
回路図である。図２１を参照して、昇圧回路３２０はク
ロック信号ＣＬＫを一方端に受けるキャパシタ３２１，
３２２を含む。キャパシタ３２１の他方端はノードＮ１
２に接続される。また、キャパシタ３２２の他方端はノ
ードＮ１３に接続される。
回路図である。図２１を参照して、昇圧回路３２０はク
ロック信号ＣＬＫを一方端に受けるキャパシタ３２１，
３２２を含む。キャパシタ３２１の他方端はノードＮ１
２に接続される。また、キャパシタ３２２の他方端はノ
ードＮ１３に接続される。
【００２３】昇圧回路３２０は、さらに、電源電位Ｖｃ
ｃが与えられるノードからのＮ１２に向けてダイオード
接続されたＮチャネルＭＯＳトランジスタ３２４と、電
源電位Ｖｃｃが与えられるノードからノードＮ１３に向
けてダイオード接続されたＮチャネルＭＯＳトランジス
タ３２６と、ノードＮ１２とＮ１４との間に接続されゲ
ートがノードＮ１３に接続されバックゲートに基板電位
Ｖｂｂが与えられるＮチャネルＭＯＳトランジスタ３２
８とを含む。ノードＮ１４からは昇圧電位Ｖｐｐが出力
される。
ｃが与えられるノードからのＮ１２に向けてダイオード
接続されたＮチャネルＭＯＳトランジスタ３２４と、電
源電位Ｖｃｃが与えられるノードからノードＮ１３に向
けてダイオード接続されたＮチャネルＭＯＳトランジス
タ３２６と、ノードＮ１２とＮ１４との間に接続されゲ
ートがノードＮ１３に接続されバックゲートに基板電位
Ｖｂｂが与えられるＮチャネルＭＯＳトランジスタ３２
８とを含む。ノードＮ１４からは昇圧電位Ｖｐｐが出力
される。
【００２４】動作前においては、ノードＮ１２，Ｎ１３
は、電源電位Ｖｃｃ、もしくは電源電位ＶｃｃからＮチ
ャネルＭＯＳトランジスタのしきい値電圧分低い電位に
プリチャージされている。このプリチャージは、ダイオ
ード接続されたＮチャネルＭＯＳトランジスタ３２４，
３２６によって行なわれる。
は、電源電位Ｖｃｃ、もしくは電源電位ＶｃｃからＮチ
ャネルＭＯＳトランジスタのしきい値電圧分低い電位に
プリチャージされている。このプリチャージは、ダイオ
ード接続されたＮチャネルＭＯＳトランジスタ３２４，
３２６によって行なわれる。
【００２５】クロック信号ＣＬＫが入力され、キャパシ
タ３２１，３２２の一方端の電位が０Ｖから電源電位Ｖ
ｃｃに昇圧される。
タ３２１，３２２の一方端の電位が０Ｖから電源電位Ｖ
ｃｃに昇圧される。
【００２６】すると、ノードＮ１２，Ｎ１３は、容量結
合により電源電位Ｖｃｃから電源電位Ｖｃｃの２倍の電
位に上昇する。ノードＮ１２に生じた電源電位Ｖｃｃの
２倍の電位はＮチャネルＭＯＳトランジスタ３２８を介
してノードＮ１４に供給される。このとき、Ｎチャネル
ＭＯＳトランジスタ３２８のしきい値電圧Ｖｔｈｎ分だ
け昇圧電位Ｖｐｐには電圧降下が生ずる。
合により電源電位Ｖｃｃから電源電位Ｖｃｃの２倍の電
位に上昇する。ノードＮ１２に生じた電源電位Ｖｃｃの
２倍の電位はＮチャネルＭＯＳトランジスタ３２８を介
してノードＮ１４に供給される。このとき、Ｎチャネル
ＭＯＳトランジスタ３２８のしきい値電圧Ｖｔｈｎ分だ
け昇圧電位Ｖｐｐには電圧降下が生ずる。
【００２７】すなわち、図２１で示した回路では、ノー
ドＮ１２に生じた高電位をＮチャネルＭＯＳトランジス
タ３２８のしきい値電圧分だけ低下させて出力してい
た。
ドＮ１２に生じた高電位をＮチャネルＭＯＳトランジス
タ３２８のしきい値電圧分だけ低下させて出力してい
た。
【００２８】次に、従来において、より高い昇圧電位Ｖ
ｐｐを出力することができる昇圧回路について説明す
る。
ｐｐを出力することができる昇圧回路について説明す
る。
【００２９】図２２は、昇圧回路３３０の構成を示した
回路図である。図２２を参照して、昇圧回路３３０は、
昇圧電位Ｖｐｐを出力するトランジスタにトリプルウェ
ル構造を用いたＮチャネルＭＯＳトランジスタ３３４が
用いられる。ＮチャネルＭＯＳライト３３４のバックゲ
ートはノードＮ１５に接続されている。
回路図である。図２２を参照して、昇圧回路３３０は、
昇圧電位Ｖｐｐを出力するトランジスタにトリプルウェ
ル構造を用いたＮチャネルＭＯＳトランジスタ３３４が
用いられる。ＮチャネルＭＯＳライト３３４のバックゲ
ートはノードＮ１５に接続されている。
【００３０】図２３は、ＮチャネルＭＯＳトランジスタ
３３４の断面構造を示した図である。
３３４の断面構造を示した図である。
【００３１】図２３を参照して、Ｐ基板３４２の主表面
上にはＮウェル３４４が設けられ、Ｎウェル３４４の内
部にはＰウェル３４５が設けられる。Ｎウェル３４４
は、Ｎ型の不純物領域３４６を介してノードＮ１５に接
続されている。また、Ｐウェル３４５は、Ｐ型の不純物
領域３５０を介してノードＮ１５に接続されている。さ
らに、Ｐウェル３４５の主表面上にはＮチャネルＭＯＳ
トランジスタ３３４が設けられる。ＮチャネルＭＯＳラ
イト３３４は、Ｎ型の不純物領域３５２，３５４および
ゲート電極３５６を含む。不純物領域３５２はノードＮ
１５に接続され、ゲート電極３５６とノードＮ１５の間
にはキャパシタ３３２が接続されている。そして、不純
物領域３５４から昇圧電位Ｖｐｐが出力される。
上にはＮウェル３４４が設けられ、Ｎウェル３４４の内
部にはＰウェル３４５が設けられる。Ｎウェル３４４
は、Ｎ型の不純物領域３４６を介してノードＮ１５に接
続されている。また、Ｐウェル３４５は、Ｐ型の不純物
領域３５０を介してノードＮ１５に接続されている。さ
らに、Ｐウェル３４５の主表面上にはＮチャネルＭＯＳ
トランジスタ３３４が設けられる。ＮチャネルＭＯＳラ
イト３３４は、Ｎ型の不純物領域３５２，３５４および
ゲート電極３５６を含む。不純物領域３５２はノードＮ
１５に接続され、ゲート電極３５６とノードＮ１５の間
にはキャパシタ３３２が接続されている。そして、不純
物領域３５４から昇圧電位Ｖｐｐが出力される。
【００３２】ノードＮ１５は、不純物領域３５０を介し
てＰウェル３４５に接続されており、不純物領域３５４
とＰウェル３４５の間のＰＮ接合によりノードＮ１５の
電位は不純物領域３５４に伝えられる。よって、Ｖｐｐ
のノードは、電源電位Ｖｃｃの２倍の電位からＰｎ接合
電圧Ｖｊｖだけ低い電位となる。しかしながら、一般
に、ＮチャネルＭＯＳトランジスタ３３４のしきい値電
圧ＶｔｈよりはＰＮ接合電圧Ｖｊｖは値が小さいため、
図２１で示した回路よりは高い昇圧電位を作り出すこと
ができる。
てＰウェル３４５に接続されており、不純物領域３５４
とＰウェル３４５の間のＰＮ接合によりノードＮ１５の
電位は不純物領域３５４に伝えられる。よって、Ｖｐｐ
のノードは、電源電位Ｖｃｃの２倍の電位からＰｎ接合
電圧Ｖｊｖだけ低い電位となる。しかしながら、一般
に、ＮチャネルＭＯＳトランジスタ３３４のしきい値電
圧ＶｔｈよりはＰＮ接合電圧Ｖｊｖは値が小さいため、
図２１で示した回路よりは高い昇圧電位を作り出すこと
ができる。
【００３３】図２４は、さらに高い昇圧電位を出力する
ことができる従来の昇圧回路３６０の構成を示した回路
図である。
ことができる従来の昇圧回路３６０の構成を示した回路
図である。
【００３４】図２４を参照して、昇圧回路３６０は、ク
ロック信号ＣＬＫが一方端に与えられ、他方端はノード
Ｎ１６に接続されたキャパシタ３６２と、クロック信号
ＣＬＫを入力に受けて振幅を拡大して出力するレベル変
換部３６４と、レベル変換部３６４の出力とノードＮ１
７との間に接続されるキャパシタ３６６と、ゲートがノ
ードＮ１７に接続されゲートがノードＮ１７に接続され
ノードＮ１６に得られた昇圧電位を導通時に昇圧電位Ｖ
ｐｐとして出力するＮチャネルＭＯＳトランジスタ３６
８とを含む。ＮチャネルＭＯＳトランジスタ３６８のバ
ックゲートは基板電位Ｖｂｂに結合される。
ロック信号ＣＬＫが一方端に与えられ、他方端はノード
Ｎ１６に接続されたキャパシタ３６２と、クロック信号
ＣＬＫを入力に受けて振幅を拡大して出力するレベル変
換部３６４と、レベル変換部３６４の出力とノードＮ１
７との間に接続されるキャパシタ３６６と、ゲートがノ
ードＮ１７に接続されゲートがノードＮ１７に接続され
ノードＮ１６に得られた昇圧電位を導通時に昇圧電位Ｖ
ｐｐとして出力するＮチャネルＭＯＳトランジスタ３６
８とを含む。ＮチャネルＭＯＳトランジスタ３６８のバ
ックゲートは基板電位Ｖｂｂに結合される。
【００３５】図２５は、図２４におけるレベル変換部３
６４の構成を示した回路図である。図２５を参照して、
レベル変換部３６４は、入力信号ＩＮを受けて反転する
インバータ３７２と、接地ノードとノードＮ１８との間
に接続されゲートに入力信号ＩＮを受けるＮチャネルＭ
ＯＳライト３７４と、ノードＮ１９と接地ノードとの間
に接続されゲートにインバータ３７２の出力を受けるＮ
チャネルＭＯＳトランジスタ３７６と、昇圧電位Ｖｐｐ
が与えられるノードとノードＮ１８との間に接続されゲ
ートがノードＮ１９に接続されるＰチャネルＭＯＳトラ
ンジスタ３７８と、昇圧電位Ｖｐｐが与えられるノード
とノードＮ１９との間に接続されゲートがノードＮ１８
に接続されるＰチャネルＭＯＳトランジスタ３８０とを
含む。ノードＮ１９からは入力信号ＩＮの振幅が拡大さ
れた出力信号ＯＵＴが出力される。
６４の構成を示した回路図である。図２５を参照して、
レベル変換部３６４は、入力信号ＩＮを受けて反転する
インバータ３７２と、接地ノードとノードＮ１８との間
に接続されゲートに入力信号ＩＮを受けるＮチャネルＭ
ＯＳライト３７４と、ノードＮ１９と接地ノードとの間
に接続されゲートにインバータ３７２の出力を受けるＮ
チャネルＭＯＳトランジスタ３７６と、昇圧電位Ｖｐｐ
が与えられるノードとノードＮ１８との間に接続されゲ
ートがノードＮ１９に接続されるＰチャネルＭＯＳトラ
ンジスタ３７８と、昇圧電位Ｖｐｐが与えられるノード
とノードＮ１９との間に接続されゲートがノードＮ１８
に接続されるＰチャネルＭＯＳトランジスタ３８０とを
含む。ノードＮ１９からは入力信号ＩＮの振幅が拡大さ
れた出力信号ＯＵＴが出力される。
【００３６】再び図２４を参照して、昇圧回路３６０の
動作を簡単に説明する。ＮチャネルＭＯＳトランジスタ
３６８のゲート電位は、レベル変換部３６４の出力によ
って電源電位Ｖｃｃの２倍の電位よりもさらに高く昇圧
される。したがって、ノードＮ１６に生ずる電源電位Ｖ
ｃｃの２倍の電位を電位降下させることなく昇圧電位Ｖ
ｐｐとして出力することができる。
動作を簡単に説明する。ＮチャネルＭＯＳトランジスタ
３６８のゲート電位は、レベル変換部３６４の出力によ
って電源電位Ｖｃｃの２倍の電位よりもさらに高く昇圧
される。したがって、ノードＮ１６に生ずる電源電位Ｖ
ｃｃの２倍の電位を電位降下させることなく昇圧電位Ｖ
ｐｐとして出力することができる。
【００３７】図２６は、図２４と同様な工夫が施された
他の昇圧回路３８０の構成を示した回路図である。
他の昇圧回路３８０の構成を示した回路図である。
【００３８】図２６を参照して、昇圧回路３８０は、ク
ロック信号ＣＬＫが一方端に与えられ他方端がノードＮ
２０に接続されたキャパシタ３８２と、クロック信号Ｃ
ＬＫを受けて反転するインバータ３８４と、クロック信
号ＣＬＫが一方端に与えられ他方端がノードＮ２１に接
続されるキャパシタ３８６と、ノードＮ２１を電源電位
Ｖｃｃにプリチャージするためのダイオード３８８と、
ノードＮ２１とノードＮ２２との間に接続されゲートに
インバータ３８４の出力を受けるＰチャネルＭＯＳトラ
ンジスタ３９０と、ノードＮ２２と接地ノードとの間に
接続されゲートにインバータ３８４の出力を受けるＮチ
ャネルＭＯＳトランジスタ３９２とを含む。
ロック信号ＣＬＫが一方端に与えられ他方端がノードＮ
２０に接続されたキャパシタ３８２と、クロック信号Ｃ
ＬＫを受けて反転するインバータ３８４と、クロック信
号ＣＬＫが一方端に与えられ他方端がノードＮ２１に接
続されるキャパシタ３８６と、ノードＮ２１を電源電位
Ｖｃｃにプリチャージするためのダイオード３８８と、
ノードＮ２１とノードＮ２２との間に接続されゲートに
インバータ３８４の出力を受けるＰチャネルＭＯＳトラ
ンジスタ３９０と、ノードＮ２２と接地ノードとの間に
接続されゲートにインバータ３８４の出力を受けるＮチ
ャネルＭＯＳトランジスタ３９２とを含む。
【００３９】昇圧回路３８０は、さらに、ノードＮ２２
とノードＮ２３との間に接続されるキャパシタ３９４
と、ノードＮ２３を電源電位Ｖｃｃにプリチャージする
ためのダイオード３９６と、ノードＮ２０とノードＮ２
４との間に接続されゲートがノードＮ２３に接続される
ＮチャネルＭＯＳトランジスタ３９８とを含む。ノード
Ｎ２４からは昇圧電位Ｖｐｐが出力される。
とノードＮ２３との間に接続されるキャパシタ３９４
と、ノードＮ２３を電源電位Ｖｃｃにプリチャージする
ためのダイオード３９６と、ノードＮ２０とノードＮ２
４との間に接続されゲートがノードＮ２３に接続される
ＮチャネルＭＯＳトランジスタ３９８とを含む。ノード
Ｎ２４からは昇圧電位Ｖｐｐが出力される。
【００４０】図２７は、昇圧回路３８０の動作を説明す
るための波形図である。図２６、図２７を参照して、初
期状態ではノードＮ２１、Ｎ２３はそれぞれダイオード
３８８，３９６によって電源電位Ｖｃｃにプリチャージ
されている。次に、クロック信号ＣＬＫが０Ｖから電源
電位Ｖｃｃに立上がると、ノードＮ２１の電位は電源電
位Ｖｃｃから電源電位Ｖｃｃの２倍の電位に上昇する。
この電位はノードＮ２２に伝達されて、キャパシタ３９
４による容量結合によってノードＮ２３の電位は電源電
位Ｖｃｃから電源電位Ｖｃｃの３倍の電位に上昇する。
すなわち、従来は電源電位の２倍に設定されていたノー
ドＮ２３の電位は電源電位Ｖｃｃの３倍の電位まで上昇
させることができる。よって、キャパシタ３８２によっ
てノードＮ２０に作られた電源電位の２倍の電位は電源
電位の３倍の電位をゲートに受けるＮチャネルＭＯＳト
ランジスタ３９８によって電位降下することなく伝達さ
れる。
るための波形図である。図２６、図２７を参照して、初
期状態ではノードＮ２１、Ｎ２３はそれぞれダイオード
３８８，３９６によって電源電位Ｖｃｃにプリチャージ
されている。次に、クロック信号ＣＬＫが０Ｖから電源
電位Ｖｃｃに立上がると、ノードＮ２１の電位は電源電
位Ｖｃｃから電源電位Ｖｃｃの２倍の電位に上昇する。
この電位はノードＮ２２に伝達されて、キャパシタ３９
４による容量結合によってノードＮ２３の電位は電源電
位Ｖｃｃから電源電位Ｖｃｃの３倍の電位に上昇する。
すなわち、従来は電源電位の２倍に設定されていたノー
ドＮ２３の電位は電源電位Ｖｃｃの３倍の電位まで上昇
させることができる。よって、キャパシタ３８２によっ
てノードＮ２０に作られた電源電位の２倍の電位は電源
電位の３倍の電位をゲートに受けるＮチャネルＭＯＳト
ランジスタ３９８によって電位降下することなく伝達さ
れる。
【００４１】図２８は、出力部のトランジスタとしてＰ
チャネルＭＯＳトランジスタを用いた昇圧回路４００の
構成を示した回路図である。
チャネルＭＯＳトランジスタを用いた昇圧回路４００の
構成を示した回路図である。
【００４２】図２８を参照して、昇圧回路４００は、ク
ロック信号ＣＬＫを受ける直列に接続されたインバータ
４０４，４０６と、インバータ４０６の出力に一方端が
接続され他方端がノードＮ２５に接続されるキャパシタ
４０８と、クロック信号ＣＬＫを受けてレベル変換して
ノードＮ２６に出力するレベル変換回路４０２と、ノー
ドＮ２５とノードＮ２７との間に接続されゲートがノー
ドＮ２６に接続されるＰチャネルＭＯＳトランジスタ４
１０とを含む。
ロック信号ＣＬＫを受ける直列に接続されたインバータ
４０４，４０６と、インバータ４０６の出力に一方端が
接続され他方端がノードＮ２５に接続されるキャパシタ
４０８と、クロック信号ＣＬＫを受けてレベル変換して
ノードＮ２６に出力するレベル変換回路４０２と、ノー
ドＮ２５とノードＮ２７との間に接続されゲートがノー
ドＮ２６に接続されるＰチャネルＭＯＳトランジスタ４
１０とを含む。
【００４３】ＰチャネルＭＯＳトランジスタ４１０のバ
ックゲートはノードＮ２７に接続される。また、ノード
Ｎ２７からは昇圧電位Ｖｐｐが接続される。この昇圧電
位Ｖｐｐはレベル変換回路４０２にも供給される。
ックゲートはノードＮ２７に接続される。また、ノード
Ｎ２７からは昇圧電位Ｖｐｐが接続される。この昇圧電
位Ｖｐｐはレベル変換回路４０２にも供給される。
【００４４】図２９は、レベル変換回路４０２の構成を
示した回路図である。図２９を参照して、レベル変換回
路４０２は、入力信号ＩＮを受けて反転するインバータ
４１２と、入力信号ＩＮをゲートに受けノードＮ２８と
接地ノードとの間に接続されるＮチャネルＭＯＳトラン
ジスタ４１４と、ノードＮ２９と接地ノードとの間に接
続されゲートにインバータ４１２の出力を受けるＮチャ
ネルＭＯＳトランジスタ４１６と、昇圧電位Ｖｐｐが与
えられるノードとノードＮ２８との間に接続されゲート
がノードＮ２９に接続されるＰチャネルＭＯＳトランジ
スタ４１８と、昇圧電位Ｖｐｐが与えられるノードとノ
ードＮ２９との間に接続されゲートがノードＮ２８に接
続されるＰチャネルＭＯＳトランジスタ４２０とを含
む。
示した回路図である。図２９を参照して、レベル変換回
路４０２は、入力信号ＩＮを受けて反転するインバータ
４１２と、入力信号ＩＮをゲートに受けノードＮ２８と
接地ノードとの間に接続されるＮチャネルＭＯＳトラン
ジスタ４１４と、ノードＮ２９と接地ノードとの間に接
続されゲートにインバータ４１２の出力を受けるＮチャ
ネルＭＯＳトランジスタ４１６と、昇圧電位Ｖｐｐが与
えられるノードとノードＮ２８との間に接続されゲート
がノードＮ２９に接続されるＰチャネルＭＯＳトランジ
スタ４１８と、昇圧電位Ｖｐｐが与えられるノードとノ
ードＮ２９との間に接続されゲートがノードＮ２８に接
続されるＰチャネルＭＯＳトランジスタ４２０とを含
む。
【００４５】レベル変換回路４０２は、さらに、昇圧電
位Ｖｐｐが与えられるノードとノードＮ３０との間に接
続されゲートがＮ２９に接続されるＰチャネルＭＯＳト
ランジスタ４２４と、ノードＮ３０と接地ノードとの間
に接続されゲートがノードＮ２９に接続されるＮチャネ
ルＭＯＳトランジスタ４２２とを含む。ノードＮ３０か
らはレベル変換回路４０２の出力信号ＯＵＴが出力され
る。
位Ｖｐｐが与えられるノードとノードＮ３０との間に接
続されゲートがＮ２９に接続されるＰチャネルＭＯＳト
ランジスタ４２４と、ノードＮ３０と接地ノードとの間
に接続されゲートがノードＮ２９に接続されるＮチャネ
ルＭＯＳトランジスタ４２２とを含む。ノードＮ３０か
らはレベル変換回路４０２の出力信号ＯＵＴが出力され
る。
【００４６】再び図２８を参照して簡単に昇圧回路４０
０の動作を説明する。まず、動作前には、ノードＮ２５
は電源電位Ｖｃｃ、もしくは電源電位Ｖｃｃよりしきい
値電圧分低いレベルにプリチャージされている。
０の動作を説明する。まず、動作前には、ノードＮ２５
は電源電位Ｖｃｃ、もしくは電源電位Ｖｃｃよりしきい
値電圧分低いレベルにプリチャージされている。
【００４７】次に、クロック信号ＣＬＫにパルスが与え
られ、キャパシタ４０８による容量結合により電源電位
Ｖｃｃの２倍までノードＮ２５の電位が上昇する。
られ、キャパシタ４０８による容量結合により電源電位
Ｖｃｃの２倍までノードＮ２５の電位が上昇する。
【００４８】このときに、クロック信号ＣＬＫの反転信
号をレベル変換回路４０２によってＮチャネルＭＯＳト
ランジスタ４１０のゲートに与える。この反転信号は振
幅が０Ｖから昇圧電位Ｖｐｐとなるように振幅が拡大さ
れている。ノードＮ２５の電位が２Ｖｃｃとなったとき
にノードＮ２６の電位は０Ｖとなる。ＰチャネルＭＯＳ
トランジスタ４１０は導通し、ノードＮ２５の電位を降
下させることなくノードＮ２７に出力する。また、クロ
ック信号ＣＬＫがＬレベルのときには、ノードＮ２６は
昇圧電位Ｖｐｐとなり、ＰチャネルＭＯＳトランジスタ
４１０は非導通状態となる。
号をレベル変換回路４０２によってＮチャネルＭＯＳト
ランジスタ４１０のゲートに与える。この反転信号は振
幅が０Ｖから昇圧電位Ｖｐｐとなるように振幅が拡大さ
れている。ノードＮ２５の電位が２Ｖｃｃとなったとき
にノードＮ２６の電位は０Ｖとなる。ＰチャネルＭＯＳ
トランジスタ４１０は導通し、ノードＮ２５の電位を降
下させることなくノードＮ２７に出力する。また、クロ
ック信号ＣＬＫがＬレベルのときには、ノードＮ２６は
昇圧電位Ｖｐｐとなり、ＰチャネルＭＯＳトランジスタ
４１０は非導通状態となる。
【００４９】図３０は、出力部分にＰチャネルＭＯＳト
ランジスタを用いる他の例である昇圧回路４３０の構成
を示した回路図である。
ランジスタを用いる他の例である昇圧回路４３０の構成
を示した回路図である。
【００５０】図３０を参照して、昇圧回路４３０は、ク
ロック信号ＣＬＫを受ける直列に接続されたインバータ
４３４，４３６と、インバータ４３６の出力が一方端に
与えられ他方端はノードＮ３１に接続されるキャパシタ
４３８と、クロック信号ＣＬＫを受けて反転するインバ
ータ４３２と、インバータ４３２の出力を一方端に受け
他方端はノードＮ３２に接続されるキャパシタ４４０
と、ノードＮ３１から電源電位Ｖｃｃが与えられるノー
ドに向けて順方向にダイオード接続されるＮチャネルＭ
ＯＳトランジスタ４４２と、ノードＮ３２から電源電位
Ｖｃｃが与えられるノードに向けて順方向にダイオード
接続されるＮチャネルＭＯＳトランジスタ４４４と、ノ
ードＮ３１とノードＮ３３との間に接続されゲートがノ
ードＮ３２に接続されるＰチャネルＭＯＳトランジスタ
４４６とを含む。ＰチャネルＭＯＳトランジスタ４４６
のバックゲートはノードＮ３３に接続され、ノードＮ３
３からは昇圧電位Ｖｐｐが出力される。
ロック信号ＣＬＫを受ける直列に接続されたインバータ
４３４，４３６と、インバータ４３６の出力が一方端に
与えられ他方端はノードＮ３１に接続されるキャパシタ
４３８と、クロック信号ＣＬＫを受けて反転するインバ
ータ４３２と、インバータ４３２の出力を一方端に受け
他方端はノードＮ３２に接続されるキャパシタ４４０
と、ノードＮ３１から電源電位Ｖｃｃが与えられるノー
ドに向けて順方向にダイオード接続されるＮチャネルＭ
ＯＳトランジスタ４４２と、ノードＮ３２から電源電位
Ｖｃｃが与えられるノードに向けて順方向にダイオード
接続されるＮチャネルＭＯＳトランジスタ４４４と、ノ
ードＮ３１とノードＮ３３との間に接続されゲートがノ
ードＮ３２に接続されるＰチャネルＭＯＳトランジスタ
４４６とを含む。ＰチャネルＭＯＳトランジスタ４４６
のバックゲートはノードＮ３３に接続され、ノードＮ３
３からは昇圧電位Ｖｐｐが出力される。
【００５１】簡単に昇圧回路４３０の動作を説明する。
まず、動作前には、ノードＮ３１は電源電位Ｖｃｃもし
くは電源電位よりしきい値電圧分だけ低い電位にプリチ
ャージされている。クロック信号ＣＬＫがＬレベルから
Ｈレベルに変化すると、キャパシタ４３８による容量結
合によりノードＮ３１の電位は電源電位Ｖｃｃの２倍の
電位に上昇する。
まず、動作前には、ノードＮ３１は電源電位Ｖｃｃもし
くは電源電位よりしきい値電圧分だけ低い電位にプリチ
ャージされている。クロック信号ＣＬＫがＬレベルから
Ｈレベルに変化すると、キャパシタ４３８による容量結
合によりノードＮ３１の電位は電源電位Ｖｃｃの２倍の
電位に上昇する。
【００５２】このとき、ノードＮ３２の電位はキャパシ
タ４４０による容量結合により電位が降下しようとして
もＮチャネルＭＯＳトランジスタ４４４によってプリチ
ャージされるため、電源電位Ｖｃｃに維持される。すな
わち、ＰチャネルＭＯＳトランジスタ４４６はノードＮ
３１が電源電位の２倍となりゲート電位が電源電位Ｖｃ
ｃとなっているため、導通状態になり電源電位の２倍の
電位が電圧降下を起こすことなくノードＮ３３に伝達さ
れる。
タ４４０による容量結合により電位が降下しようとして
もＮチャネルＭＯＳトランジスタ４４４によってプリチ
ャージされるため、電源電位Ｖｃｃに維持される。すな
わち、ＰチャネルＭＯＳトランジスタ４４６はノードＮ
３１が電源電位の２倍となりゲート電位が電源電位Ｖｃ
ｃとなっているため、導通状態になり電源電位の２倍の
電位が電圧降下を起こすことなくノードＮ３３に伝達さ
れる。
【００５３】一方、クロック信号ＣＬＫがＨレベルから
Ｌレベルに立下がったときには、ノードＮ３１は、Ｎチ
ャネルＭＯＳトランジスタ４４２によってプリチャージ
状態にされその電位は電源電位Ｖｃｃになる。一方、ノ
ードＮ３２の電位はキャパシタ４４０による容量結合に
より電源電位Ｖｃｃの２倍の電位となる。すなわち、ゲ
ート電位が昇圧電位Ｖｐｐと等しくなるため、Ｐチャネ
ルＭＯＳトランジスタ４４６は非導通状態となる。
Ｌレベルに立下がったときには、ノードＮ３１は、Ｎチ
ャネルＭＯＳトランジスタ４４２によってプリチャージ
状態にされその電位は電源電位Ｖｃｃになる。一方、ノ
ードＮ３２の電位はキャパシタ４４０による容量結合に
より電源電位Ｖｃｃの２倍の電位となる。すなわち、ゲ
ート電位が昇圧電位Ｖｐｐと等しくなるため、Ｐチャネ
ルＭＯＳトランジスタ４４６は非導通状態となる。
【００５４】図３１は、昇圧回路に接続される負荷回路
の説明をするための概略図である。図３１を参照して、
先に図１９によって説明した昇圧回路３１０が出力する
昇圧電位Ｖｐｐは、ＤＲＡＭに含まれるワードドライバ
４５２やロウデコーダ４５４など昇圧レベルを必要とす
る回路の電源電位として用いられる。ＤＲＡＭのアクセ
スが始まると、昇圧電位Ｖｐｐは電流消費により電位が
降下する。電位が降下したままであるとワードドライバ
４５２が駆動するワード線の電位が十分に上がらない。
または、ワード線を駆動するための所要時間が長くなっ
たりする。したがって、性能劣化や誤動作の原因とな
る。
の説明をするための概略図である。図３１を参照して、
先に図１９によって説明した昇圧回路３１０が出力する
昇圧電位Ｖｐｐは、ＤＲＡＭに含まれるワードドライバ
４５２やロウデコーダ４５４など昇圧レベルを必要とす
る回路の電源電位として用いられる。ＤＲＡＭのアクセ
スが始まると、昇圧電位Ｖｐｐは電流消費により電位が
降下する。電位が降下したままであるとワードドライバ
４５２が駆動するワード線の電位が十分に上がらない。
または、ワード線を駆動するための所要時間が長くなっ
たりする。したがって、性能劣化や誤動作の原因とな
る。
【００５５】しかし、昇圧電位Ｖｐｐの電位を高く維持
するために常時昇圧回路３１０を動作させると、ＤＲＡ
Ｍ全体としての消費電流が多くなってしまう。そこで、
消費電流を抑える工夫をしている。
するために常時昇圧回路３１０を動作させると、ＤＲＡ
Ｍ全体としての消費電流が多くなってしまう。そこで、
消費電流を抑える工夫をしている。
【００５６】図３２は、従来において採用されている昇
圧電位Ｖｐｐを発生させる構成を示したブロック図であ
る。
圧電位Ｖｐｐを発生させる構成を示したブロック図であ
る。
【００５７】図３２を参照して、昇圧電位Ｖｐｐを監視
するディテクタ回路４６２が設けられる。ディテクタ回
路４６２は、昇圧電位Ｖｐｐが下がると、活性化信号／
ＯＥによりリング発振器４６４を動作させてクロック信
号を発生させる。応じて昇圧回路４６６がポンプ動作に
より昇圧電位Ｖｐｐの電位を上昇させる。昇圧電位Ｖｐ
ｐの電位が設定電位以上となると、ディテクタ回路４６
２は、リング発振器４６４を非活性化させてクロック信
号ＣＬＫを停止し昇圧回路４６６のポンプ動作を停止さ
せる。また、特に昇圧電位Ｖｐｐから電流が多く消費さ
れるロウ系のコマンドが入力された場合に、たとえば制
御信号／ＲＡＳに同期して活性化される昇圧回路４６８
を設けてもよい。
するディテクタ回路４６２が設けられる。ディテクタ回
路４６２は、昇圧電位Ｖｐｐが下がると、活性化信号／
ＯＥによりリング発振器４６４を動作させてクロック信
号を発生させる。応じて昇圧回路４６６がポンプ動作に
より昇圧電位Ｖｐｐの電位を上昇させる。昇圧電位Ｖｐ
ｐの電位が設定電位以上となると、ディテクタ回路４６
２は、リング発振器４６４を非活性化させてクロック信
号ＣＬＫを停止し昇圧回路４６６のポンプ動作を停止さ
せる。また、特に昇圧電位Ｖｐｐから電流が多く消費さ
れるロウ系のコマンドが入力された場合に、たとえば制
御信号／ＲＡＳに同期して活性化される昇圧回路４６８
を設けてもよい。
【００５８】図３３は、図３２に示したディテクタ回路
４６２の第１の例を示した回路図である。
４６２の第１の例を示した回路図である。
【００５９】図３３を参照して、第１の例であるディテ
クタ回路４６２ａは、昇圧電位Ｖｐｐが与えられるノー
ドＮ３４とノードＮ３５との間に接続されゲートが電源
電位Ｖｃｃに結合されたＮチャネルＭＯＳトランジスタ
４７２と、ノードＮ３５と接地ノードとの間に接続され
る抵抗４７４とを含む。ノードＮ３５からは、活性化信
号である制御信号／ＯＥが出力される。
クタ回路４６２ａは、昇圧電位Ｖｐｐが与えられるノー
ドＮ３４とノードＮ３５との間に接続されゲートが電源
電位Ｖｃｃに結合されたＮチャネルＭＯＳトランジスタ
４７２と、ノードＮ３５と接地ノードとの間に接続され
る抵抗４７４とを含む。ノードＮ３５からは、活性化信
号である制御信号／ＯＥが出力される。
【００６０】たとえば、ＮチャネルＭＯＳトランジスタ
４７２にはメモリアレイ部に用いられるしきい値電圧の
大きなトランジスタが用いられる。このディテクタ回路
４６２ａの場合には、昇圧電位ＶｐｐがＶｃｃ＋Ｖｔｈ
（ｍｅｍｏ）と等しくなるように制御信号／ＯＥがコン
トロールされる。なお、しきい値電圧Ｖｔｈ（ｍｅｍ
ｏ）はＮチャネルＭＯＳトランジスタ４５２のしきい値
電圧である。
４７２にはメモリアレイ部に用いられるしきい値電圧の
大きなトランジスタが用いられる。このディテクタ回路
４６２ａの場合には、昇圧電位ＶｐｐがＶｃｃ＋Ｖｔｈ
（ｍｅｍｏ）と等しくなるように制御信号／ＯＥがコン
トロールされる。なお、しきい値電圧Ｖｔｈ（ｍｅｍ
ｏ）はＮチャネルＭＯＳトランジスタ４５２のしきい値
電圧である。
【００６１】図３４は、ディテクタ回路４６２の第２の
例を示した回路図である。図３４を参照して、ディテク
タ回路４６２ｂは、昇圧電位Ｖｐｐが与えられるノード
Ｎ３４とノードＮ３６との間に接続されゲートにノード
Ｎ３６が接続されるＰチャネルＭＯＳトランジスタ４７
６と、ノードＮ３６とノードＮ３５との間に接続されゲ
ートが電源電位Ｖｃｃに結合されるＰチャネルＭＯＳト
ランジスタ４７８と、ノードＮ３５と接地ノードとの間
に接続される抵抗４８０とを含む。ノードＮ３５からは
制御信号／ＯＥが出力される。
例を示した回路図である。図３４を参照して、ディテク
タ回路４６２ｂは、昇圧電位Ｖｐｐが与えられるノード
Ｎ３４とノードＮ３６との間に接続されゲートにノード
Ｎ３６が接続されるＰチャネルＭＯＳトランジスタ４７
６と、ノードＮ３６とノードＮ３５との間に接続されゲ
ートが電源電位Ｖｃｃに結合されるＰチャネルＭＯＳト
ランジスタ４７８と、ノードＮ３５と接地ノードとの間
に接続される抵抗４８０とを含む。ノードＮ３５からは
制御信号／ＯＥが出力される。
【００６２】ディテクタ回路４６２ｂの場合には、昇圧
電位ＶｐｐはＶｃｃ＋２Ｖｔｈｐとなるように制御信号
／ＯＥが制御される。なお、ＶｔｈｐはＰチャネルＭＯ
Ｓトランジスタ４７６，４７８のしきい値電圧である。
電位ＶｐｐはＶｃｃ＋２Ｖｔｈｐとなるように制御信号
／ＯＥが制御される。なお、ＶｔｈｐはＰチャネルＭＯ
Ｓトランジスタ４７６，４７８のしきい値電圧である。
【００６３】つまり、昇圧電位Ｖｐｐが設定値よりも下
がった場合には、ＰチャネルＭＯＳトランジスタ４７
６，４７８は導通し制御信号／ＯＥがＨレベルとなる。
また、昇圧電位Ｖｐｐが設定値以上となった場合には、
ＰチャネルＭＯＳトランジスタ４５６，４５８は非導通
状態となり、ノードＮ３５は抵抗４６０によってＬレベ
ルとなるため制御信号／ＯＥもＬレベルなとる。
がった場合には、ＰチャネルＭＯＳトランジスタ４７
６，４７８は導通し制御信号／ＯＥがＨレベルとなる。
また、昇圧電位Ｖｐｐが設定値以上となった場合には、
ＰチャネルＭＯＳトランジスタ４５６，４５８は非導通
状態となり、ノードＮ３５は抵抗４６０によってＬレベ
ルとなるため制御信号／ＯＥもＬレベルなとる。
【００６４】
【発明が解決しようとする課題】近年、ＤＲＡＭが用い
られる機器は低消費電力であることが要求されるため、
ＤＲＡＭも外部から与えられる電源電位Ｖｃｃが低下す
る傾向にある。ここで、低電源電圧で動作するＤＲＡＭ
の場合を考える。
られる機器は低消費電力であることが要求されるため、
ＤＲＡＭも外部から与えられる電源電位Ｖｃｃが低下す
る傾向にある。ここで、低電源電圧で動作するＤＲＡＭ
の場合を考える。
【００６５】図３５は、電源電位と昇圧電位との間の関
係を示した図である。図３５を参照して、グラフＧ１０
は、Ｖｐｐ＝Ｖｃｃとなるグラフであり、グラフＧ１４
は、Ｖｐｐ＝２Ｖｃｃとなるグラフである。
係を示した図である。図３５を参照して、グラフＧ１０
は、Ｖｐｐ＝Ｖｃｃとなるグラフであり、グラフＧ１４
は、Ｖｐｐ＝２Ｖｃｃとなるグラフである。
【００６６】今まで説明してきた従来の昇圧回路の場合
には、理想的な回路であってもＶｐｐは電源電位Ｖｃｃ
の２倍のレベルしか作ることができない。つまり、昇圧
電位Ｖｐｐのレベルは、電源電位Ｖｃｃの変化に対して
２倍の傾きを持つということである。メモリセルに電源
電位Ｖｃｃを書込むためには、ワード線の活性化電位は
メモリセルのしきい値電圧分だけ高い電位（グラフＧ１
１）だけ高くないといけない。また、さらに動作マージ
ンや制御マージンが要求されるので、実際にメモリセル
のワード線を駆動する電位はグラフＧ１３で示したよう
な電位が必要となる。すなわち、昇圧回路の実力レベル
はグラフＧ１３よりも高い電位を出力できる実力が必要
である。
には、理想的な回路であってもＶｐｐは電源電位Ｖｃｃ
の２倍のレベルしか作ることができない。つまり、昇圧
電位Ｖｐｐのレベルは、電源電位Ｖｃｃの変化に対して
２倍の傾きを持つということである。メモリセルに電源
電位Ｖｃｃを書込むためには、ワード線の活性化電位は
メモリセルのしきい値電圧分だけ高い電位（グラフＧ１
１）だけ高くないといけない。また、さらに動作マージ
ンや制御マージンが要求されるので、実際にメモリセル
のワード線を駆動する電位はグラフＧ１３で示したよう
な電位が必要となる。すなわち、昇圧回路の実力レベル
はグラフＧ１３よりも高い電位を出力できる実力が必要
である。
【００６７】しかし、理想的な昇圧回路であっても、そ
の出力電位である昇圧電位Ｖｐｐは電源電位Ｖｃｃの２
倍の傾きを持つため、電源電位Ｖｃｃが低下すると急激
に出力電位は低下してしまう。そして、点Ａで必要な電
位（グラフＧ１３）と供給される電位（グラフＧ１４）
が等しくなってしまい、点Ａよりも低電圧側ではワード
線の駆動に必要な電位が発生できない。
の出力電位である昇圧電位Ｖｐｐは電源電位Ｖｃｃの２
倍の傾きを持つため、電源電位Ｖｃｃが低下すると急激
に出力電位は低下してしまう。そして、点Ａで必要な電
位（グラフＧ１３）と供給される電位（グラフＧ１４）
が等しくなってしまい、点Ａよりも低電圧側ではワード
線の駆動に必要な電位が発生できない。
【００６８】したがって、なるべく高い、すなわち電源
電位Ｖｃｃの２倍の電位を理想的に出力できるような回
路とするために、従来においては、図２１、図２２で示
したようなトリプルウェル工程を用いたり、ゲート電位
を高くするため図２３、図２５に示すように回路素子数
を増加させたり、図２６、図２８で示すようにしきい値
電圧分の低下をなくすためＰチャネルＭＯＳトランジス
タを出力部分に使用する構成に変えたりしていたが、そ
れぞれプロセス工程が複雑になったり回路素子数が増え
たり移動度が小さいＰチャネルＭＯＳトランジスタのた
めの素子サイズが増大しレイアウト面積が増加したりす
るという弊害があった。
電位Ｖｃｃの２倍の電位を理想的に出力できるような回
路とするために、従来においては、図２１、図２２で示
したようなトリプルウェル工程を用いたり、ゲート電位
を高くするため図２３、図２５に示すように回路素子数
を増加させたり、図２６、図２８で示すようにしきい値
電圧分の低下をなくすためＰチャネルＭＯＳトランジス
タを出力部分に使用する構成に変えたりしていたが、そ
れぞれプロセス工程が複雑になったり回路素子数が増え
たり移動度が小さいＰチャネルＭＯＳトランジスタのた
めの素子サイズが増大しレイアウト面積が増加したりす
るという弊害があった。
【００６９】この発明の目的は、外部から与えられる電
源電圧が低い場合にも、適切な昇圧電位Ｖｐｐを発生す
ることができ、かつ、回路数、レイアウト面積、消費電
流そしてプロセス工程それぞれの観点において有利な昇
圧回路を提供することである。
源電圧が低い場合にも、適切な昇圧電位Ｖｐｐを発生す
ることができ、かつ、回路数、レイアウト面積、消費電
流そしてプロセス工程それぞれの観点において有利な昇
圧回路を提供することである。
【００７０】
【課題を解決するための手段】請求項１に記載の半導体
装置は、昇圧電位を受ける第１のノードの電位を検知す
る電圧検知部と、検知回路の出力に応じて源クロック信
号を発生するクロック信号発生回路と、外部から与えら
れる外部電源電位を源クロック信号に応じて昇圧し、第
１のノードに与える昇圧部とを備え、昇圧部は、第２の
ノードを所定の電位にプリチャージするプリチャージ回
路と、源クロック信号に応じて第２のノードの電位を上
昇させる昇圧回路と、第２のノードと第１のノードとの
間に接続される第１導電型の第１の電界効果トランジス
タと、第１の電界効果トランジスタのゲート電位を源ク
ロック信号に応じて駆動する第１の駆動回路と、第２の
ノードと第１のノードとの間に接続される第２導電型の
第２の電界効果トランジスタと、第２の電界効果トラン
ジスタのゲート電位を源クロック信号に応じて駆動する
第２の駆動回路とを含む。
装置は、昇圧電位を受ける第１のノードの電位を検知す
る電圧検知部と、検知回路の出力に応じて源クロック信
号を発生するクロック信号発生回路と、外部から与えら
れる外部電源電位を源クロック信号に応じて昇圧し、第
１のノードに与える昇圧部とを備え、昇圧部は、第２の
ノードを所定の電位にプリチャージするプリチャージ回
路と、源クロック信号に応じて第２のノードの電位を上
昇させる昇圧回路と、第２のノードと第１のノードとの
間に接続される第１導電型の第１の電界効果トランジス
タと、第１の電界効果トランジスタのゲート電位を源ク
ロック信号に応じて駆動する第１の駆動回路と、第２の
ノードと第１のノードとの間に接続される第２導電型の
第２の電界効果トランジスタと、第２の電界効果トラン
ジスタのゲート電位を源クロック信号に応じて駆動する
第２の駆動回路とを含む。
【００７１】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、電圧検知部は、昇
圧電位が第１の電位以下の場合に源クロック信号の活性
化を指示する第１の検知回路と、昇圧電位が第１の電位
より大きい第２の電位を超えた場合に第１の動作モード
から第２の動作モードに動作モード切換を指示する第２
の検知回路とを含み、クロック信号発生回路は、第１の
検知回路の出力に応じて源クロック信号を発生するクロ
ック発振部と、第２の検知回路の出力および源クロック
信号に応じて、第１、第２の駆動回路を活性化するクロ
ック出力部とを含み、クロック出力部は、第１の動作モ
ードでは第１の駆動回路を活性化し、第２の動作モード
では第２の駆動回路を活性化する。
に記載の半導体装置の構成に加えて、電圧検知部は、昇
圧電位が第１の電位以下の場合に源クロック信号の活性
化を指示する第１の検知回路と、昇圧電位が第１の電位
より大きい第２の電位を超えた場合に第１の動作モード
から第２の動作モードに動作モード切換を指示する第２
の検知回路とを含み、クロック信号発生回路は、第１の
検知回路の出力に応じて源クロック信号を発生するクロ
ック発振部と、第２の検知回路の出力および源クロック
信号に応じて、第１、第２の駆動回路を活性化するクロ
ック出力部とを含み、クロック出力部は、第１の動作モ
ードでは第１の駆動回路を活性化し、第２の動作モード
では第２の駆動回路を活性化する。
【００７２】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成において、第１導電型の第１
の電界効果トランジスタは、ＮチャネルＭＯＳトランジ
スタであり、第２導電型の第２の電界効果トランジスタ
は、ＰチャネルＭＯＳトランジスタである。
に記載の半導体装置の構成において、第１導電型の第１
の電界効果トランジスタは、ＮチャネルＭＯＳトランジ
スタであり、第２導電型の第２の電界効果トランジスタ
は、ＰチャネルＭＯＳトランジスタである。
【００７３】請求項４に記載の半導体装置は、請求項２
に記載の半導体装置の構成において、第１の電界効果ト
ランジスタは、第２の電界効果トランジスタよりも、流
すことが可能な電流値が大きい。
に記載の半導体装置の構成において、第１の電界効果ト
ランジスタは、第２の電界効果トランジスタよりも、流
すことが可能な電流値が大きい。
【００７４】請求項５に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、第１の検知回路
は、第１のノードから第３のノードに向かう向きを順方
向としてダイオード接続された第３の電界効果トランジ
スタと、第３のノードと第４のノードとの間に接続さ
れ、ゲートに外部電源電位を受ける第４の電界効果トラ
ンジスタと、第４のノードと接地ノードとの間に接続さ
れる第１の抵抗とを有する。
に記載の半導体装置の構成に加えて、第１の検知回路
は、第１のノードから第３のノードに向かう向きを順方
向としてダイオード接続された第３の電界効果トランジ
スタと、第３のノードと第４のノードとの間に接続さ
れ、ゲートに外部電源電位を受ける第４の電界効果トラ
ンジスタと、第４のノードと接地ノードとの間に接続さ
れる第１の抵抗とを有する。
【００７５】請求項６に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、第２の検知回路
は、第１のノードと第５のノードとの間に接続され、ゲ
ートに外部電源電位が降圧された電位を受ける第５の電
界効果トランジスタと、第５のノードと接地ノードとの
間に接続される第２の抵抗とを有する。
に記載の半導体装置の構成に加えて、第２の検知回路
は、第１のノードと第５のノードとの間に接続され、ゲ
ートに外部電源電位が降圧された電位を受ける第５の電
界効果トランジスタと、第５のノードと接地ノードとの
間に接続される第２の抵抗とを有する。
【００７６】請求項７に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、昇圧回路は、一方
端の電位が源クロック信号に応じて変化し、他方端が第
２のノードに接続されるキャパシタを含む。
に記載の半導体装置の構成に加えて、昇圧回路は、一方
端の電位が源クロック信号に応じて変化し、他方端が第
２のノードに接続されるキャパシタを含む。
【００７７】請求項８に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第２の検知回路
は、電源投入時に、所定の時間を計測し、所定の時間だ
け第１の動作モードにモード固定を行なうタイマ回路
と、昇圧電位が第２の電位を超えたことを検知する電圧
検知部と、タイマ回路と電圧検知部との出力に応じて、
動作モード切換指示を行なう出力部とを含む。
に記載の半導体装置の構成に加えて、第２の検知回路
は、電源投入時に、所定の時間を計測し、所定の時間だ
け第１の動作モードにモード固定を行なうタイマ回路
と、昇圧電位が第２の電位を超えたことを検知する電圧
検知部と、タイマ回路と電圧検知部との出力に応じて、
動作モード切換指示を行なう出力部とを含む。
【００７８】請求項９に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、行列状に配列さ
れ、データを保持する複数のメモリセルを含むメモリア
レイと、複数のメモリセルの行に対応して設けられる複
数のワード線と、アドレス信号に応じてメモリアレイの
行選択を行なう行選択回路とをさらに備え、行選択回路
は、アドレス信号に対応する行選択を行なう行デコーダ
と、行デコーダが選択したメモリセルの行に対応するワ
ード線を昇圧電位に活性化するワード線駆動回路とを含
む。
に記載の半導体装置の構成に加えて、行列状に配列さ
れ、データを保持する複数のメモリセルを含むメモリア
レイと、複数のメモリセルの行に対応して設けられる複
数のワード線と、アドレス信号に応じてメモリアレイの
行選択を行なう行選択回路とをさらに備え、行選択回路
は、アドレス信号に対応する行選択を行なう行デコーダ
と、行デコーダが選択したメモリセルの行に対応するワ
ード線を昇圧電位に活性化するワード線駆動回路とを含
む。
【００７９】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００８０】図１は、本発明の実施の形態の半導体記憶
装置１の構成を示した概略ブロック図である。
装置１の構成を示した概略ブロック図である。
【００８１】図１を参照して、半導体記憶装置１は、制
御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．
／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、ア
ドレス入力端子群８と、データ信号ＤＱ０〜ＤＱｎが入
出力される端子群１４と、接地電位Ｖｓｓが与えられる
接地端子１２と、外部電源電位Ｖｃｃが与えられる電源
端子１０とを備える。
御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．
／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、ア
ドレス入力端子群８と、データ信号ＤＱ０〜ＤＱｎが入
出力される端子群１４と、接地電位Ｖｓｓが与えられる
接地端子１２と、外部電源電位Ｖｃｃが与えられる電源
端子１０とを備える。
【００８２】半導体記憶装置１は、さらに、クロック発
生回路２２と、行および列アドレスバッファ２４と、行
選択回路２６と、列デコーダ２８と、センスアンプ＋入
出力制御回路３０と、メモリセルアレイ３２と、ゲート
回路１８と、データ入力バッファ２０およびデータ出力
バッファ３４とを備える。
生回路２２と、行および列アドレスバッファ２４と、行
選択回路２６と、列デコーダ２８と、センスアンプ＋入
出力制御回路３０と、メモリセルアレイ３２と、ゲート
回路１８と、データ入力バッファ２０およびデータ出力
バッファ３４とを備える。
【００８３】クロック発生回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号Ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号Ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体記憶装置全
体の動作を制御する。
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号Ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号Ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体記憶装置全
体の動作を制御する。
【００８４】行および列アドレスバッファ２４は、外部
から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）
に基づいて生成したアドレス信号を行選択回路２６およ
び列デコーダ２８に与える。
から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）
に基づいて生成したアドレス信号を行選択回路２６およ
び列デコーダ２８に与える。
【００８５】行選択回路２６と列デコーダ２８とによっ
て指定されたメモリセルアレイ３２中のメモリセルＭＣ
は、センスアンプ＋入出力制御回路３０とデータ入力バ
ッファ２０またはデータ出力バッファ３４とを介して入
出力端子１４を通じて外部とデータ信号ＤＱ０〜ＤＱｎ
をやり取りする。
て指定されたメモリセルアレイ３２中のメモリセルＭＣ
は、センスアンプ＋入出力制御回路３０とデータ入力バ
ッファ２０またはデータ出力バッファ３４とを介して入
出力端子１４を通じて外部とデータ信号ＤＱ０〜ＤＱｎ
をやり取りする。
【００８６】半導体記憶装置１は、さらに、電源端子１
０に与えられる外部電源電位Ｖｃｃを受けて内部で昇圧
し、昇圧電位Ｖｐｐを出力するＶｐｐ発生回路３６を備
える。昇圧電位Ｖｐｐは、行選択回路２６に供給され、
メモリセルアレイのワード線ＷＬなどに供給される。
０に与えられる外部電源電位Ｖｃｃを受けて内部で昇圧
し、昇圧電位Ｖｐｐを出力するＶｐｐ発生回路３６を備
える。昇圧電位Ｖｐｐは、行選択回路２６に供給され、
メモリセルアレイのワード線ＷＬなどに供給される。
【００８７】図２は、図１における行選択回路２６の構
成を説明するためのブロック図である。
成を説明するためのブロック図である。
【００８８】図２を参照して、行選択回路２６は、Ｖｐ
ｐ発生回路３６が出力する昇圧電位Ｖｐｐを動作電源電
位として受けてメインワード線駆動信号／ＭＷＬを出力
する行デコーダ＆メインワードドライバ４２と、サブデ
コード信号／ＳＤを出力するＳＤ信号デコーダ４４と、
サブデコード信号／ＳＤを受けてバッファリングするリ
ピータ４６と、リピータ４６の出力およびメインワード
線駆動信号／ＭＷＬに応じてワード線ＷＬを駆動するサ
ブワードドライバ４８とを含む。
ｐ発生回路３６が出力する昇圧電位Ｖｐｐを動作電源電
位として受けてメインワード線駆動信号／ＭＷＬを出力
する行デコーダ＆メインワードドライバ４２と、サブデ
コード信号／ＳＤを出力するＳＤ信号デコーダ４４と、
サブデコード信号／ＳＤを受けてバッファリングするリ
ピータ４６と、リピータ４６の出力およびメインワード
線駆動信号／ＭＷＬに応じてワード線ＷＬを駆動するサ
ブワードドライバ４８とを含む。
【００８９】図３は、図２における行デコーダ＆メイン
ワードドライバ４２の概略的な構成を示す回路図であ
る。
ワードドライバ４２の概略的な構成を示す回路図であ
る。
【００９０】図３を参照して、行デコーダ＆メインワー
ドドライバ４２は、行アドレス信号ＲＡｍ，ＲＡｎを受
けるＮＡＮＤ回路５２と、行アドレス信号ＲＡｌに応じ
て導通しＮＡＮＤ回路５２の出力をノードＮ１に伝達す
るＮチャネルＭＯＳトランジスタ５４と、リセット信号
ＲＥＳＥＴに応じてノードＮ１を昇圧電位Ｖｐｐに結合
させるＰチャネルＭＯＳトランジスタ５６と、ノードＮ
１と昇圧電位Ｖｐｐが与えられるノードとの間に接続さ
れるＰチャネルＭＯＳトランジスタ５８と、ノードＮ１
が入力に接続される直列に接続されたインバータ６０，
６２とを含む。ＰチャネルＭＯＳトランジスタ５６，５
８のバックゲートには、ともに昇圧電位Ｖｐｐが与えら
れる。インバータ６０の出力はＰチャネルＭＯＳトラン
ジスタ５８のゲートに与えられる。また、インバータ６
２の出力はメインワード線駆動信号／ＭＷＬとなる。
ドドライバ４２は、行アドレス信号ＲＡｍ，ＲＡｎを受
けるＮＡＮＤ回路５２と、行アドレス信号ＲＡｌに応じ
て導通しＮＡＮＤ回路５２の出力をノードＮ１に伝達す
るＮチャネルＭＯＳトランジスタ５４と、リセット信号
ＲＥＳＥＴに応じてノードＮ１を昇圧電位Ｖｐｐに結合
させるＰチャネルＭＯＳトランジスタ５６と、ノードＮ
１と昇圧電位Ｖｐｐが与えられるノードとの間に接続さ
れるＰチャネルＭＯＳトランジスタ５８と、ノードＮ１
が入力に接続される直列に接続されたインバータ６０，
６２とを含む。ＰチャネルＭＯＳトランジスタ５６，５
８のバックゲートには、ともに昇圧電位Ｖｐｐが与えら
れる。インバータ６０の出力はＰチャネルＭＯＳトラン
ジスタ５８のゲートに与えられる。また、インバータ６
２の出力はメインワード線駆動信号／ＭＷＬとなる。
【００９１】なお、インバータ６０，６２に使用されて
いる記号は、これらのインバータが昇圧電位Ｖｐｐを動
作電源電位として受けて動作するものであることを示
す。
いる記号は、これらのインバータが昇圧電位Ｖｐｐを動
作電源電位として受けて動作するものであることを示
す。
【００９２】図４は、図２におけるＳＤ信号デコーダ４
４の構成を示した回路図である。図４を参照して、ＳＤ
信号デコーダ４４は、ノードＮ２と接地ノードとの間に
直列に接続されるＮチャネルＭＯＳトランジスタ６８，
６６と、リセット信号ＲＥＳＥＴに応じてノードＮ２を
昇圧電位Ｖｐｐに結合させるＰチャネルＭＯＳトランジ
スタ７０と、ノードＮ２と昇圧電位Ｖｐｐが与えられる
ノードとの間に接続されるＰチャネルＭＯＳトランジス
タ７２と、ノードＮ２が入力に接続される直列に接続さ
れたインバータ７４，７６とを含む。ＰチャネルＭＯＳ
トランジスタ７０，７２のバックゲートには、ともに昇
圧電位Ｖｐｐが与えられる。インバータ７４の出力はＰ
チャネルＭＯＳトランジスタ７２のゲートに与えられ、
インバータ７６の出力はサブデコード信号／ＳＤ０とな
る。
４の構成を示した回路図である。図４を参照して、ＳＤ
信号デコーダ４４は、ノードＮ２と接地ノードとの間に
直列に接続されるＮチャネルＭＯＳトランジスタ６８，
６６と、リセット信号ＲＥＳＥＴに応じてノードＮ２を
昇圧電位Ｖｐｐに結合させるＰチャネルＭＯＳトランジ
スタ７０と、ノードＮ２と昇圧電位Ｖｐｐが与えられる
ノードとの間に接続されるＰチャネルＭＯＳトランジス
タ７２と、ノードＮ２が入力に接続される直列に接続さ
れたインバータ７４，７６とを含む。ＰチャネルＭＯＳ
トランジスタ７０，７２のバックゲートには、ともに昇
圧電位Ｖｐｐが与えられる。インバータ７４の出力はＰ
チャネルＭＯＳトランジスタ７２のゲートに与えられ、
インバータ７６の出力はサブデコード信号／ＳＤ０とな
る。
【００９３】なお、インバータ７４，７６は昇圧電位Ｖ
ｐｐが動作電源電位として与えられるインバータであ
る。
ｐｐが動作電源電位として与えられるインバータであ
る。
【００９４】図５は、図２におけるリピータ４６の構成
を示した回路図である。図５を参照して、リピータ４６
は、サブデコード信号／ＳＤ０を受けて反転しサブデコ
ード信号ＳＤを出力するインバータ８２と、サブデコー
ド信号ＳＤを受けて反転しサブデコード信号／ＳＤを出
力するインバータ８４とを含む。
を示した回路図である。図５を参照して、リピータ４６
は、サブデコード信号／ＳＤ０を受けて反転しサブデコ
ード信号ＳＤを出力するインバータ８２と、サブデコー
ド信号ＳＤを受けて反転しサブデコード信号／ＳＤを出
力するインバータ８４とを含む。
【００９５】なお、インバータ８２，８４は昇圧電位Ｖ
ｐｐを動作電源電位として受けて動作するインバータで
ある。
ｐｐを動作電源電位として受けて動作するインバータで
ある。
【００９６】図６は、図２におけるサブワードドライバ
４８の構成を示した回路図である。図６を参照して、サ
ブワードドライバ４８は、メインワード線駆動信号／Ｍ
ＷＬに応じてサブデコード信号ＳＤをワード線ＷＬに伝
達するＰチャネルＭＯＳトランジスタ９２と、メインワ
ード線駆動信号／ＭＷＬがＨレベルのときに導通してワ
ード線ＷＬを接地ノードに接続するＮチャネルＭＯＳト
ランジスタ９４と、サブデコード信号／ＳＤがＨレベル
のときに導通してワード線ＷＬを接地ノードに接続する
ＮチャネルＭＯＳトランジスタ９６とを含む。Ｐチャネ
ルＭＯＳトランジスタ９２のバックゲートには、昇圧電
位Ｖｐｐが与えられる。
４８の構成を示した回路図である。図６を参照して、サ
ブワードドライバ４８は、メインワード線駆動信号／Ｍ
ＷＬに応じてサブデコード信号ＳＤをワード線ＷＬに伝
達するＰチャネルＭＯＳトランジスタ９２と、メインワ
ード線駆動信号／ＭＷＬがＨレベルのときに導通してワ
ード線ＷＬを接地ノードに接続するＮチャネルＭＯＳト
ランジスタ９４と、サブデコード信号／ＳＤがＨレベル
のときに導通してワード線ＷＬを接地ノードに接続する
ＮチャネルＭＯＳトランジスタ９６とを含む。Ｐチャネ
ルＭＯＳトランジスタ９２のバックゲートには、昇圧電
位Ｖｐｐが与えられる。
【００９７】図７は、図１におけるメモリセルＭＣの構
成を説明するための回路図である。図７を参照して、メ
モリセルＭＣは、ワード線ＷＬにゲートが接続されビッ
ト線ＢＬとストレージノードＳＮとの間に接続されるＮ
チャネルＭＯＳトランジスタ１０２と、ストレージノー
ドＳＮとストレージノードＳＮに一方端が接続され他方
端がセルプレート電位Ｖｃｐに接続されるキャパシタ１
０４とを含む。
成を説明するための回路図である。図７を参照して、メ
モリセルＭＣは、ワード線ＷＬにゲートが接続されビッ
ト線ＢＬとストレージノードＳＮとの間に接続されるＮ
チャネルＭＯＳトランジスタ１０２と、ストレージノー
ドＳＮとストレージノードＳＮに一方端が接続され他方
端がセルプレート電位Ｖｃｐに接続されるキャパシタ１
０４とを含む。
【００９８】図８は、図１におけるＶｐｐ発生回路３６
の構成を示したブロック図である。図８を参照して、Ｖ
ｐｐ発生回路３６は、昇圧電位Ｖｐｐのレベルを検知す
る電圧検知回路１１１と、電圧検知回路１１１の出力に
応じて複数のクロック信号を出力するクロック信号発生
回路１１５と、クロック信号発生回路１１５の出力に応
じて昇圧電位Ｖｐｐを発生する昇圧部１２０とを含む。
の構成を示したブロック図である。図８を参照して、Ｖ
ｐｐ発生回路３６は、昇圧電位Ｖｐｐのレベルを検知す
る電圧検知回路１１１と、電圧検知回路１１１の出力に
応じて複数のクロック信号を出力するクロック信号発生
回路１１５と、クロック信号発生回路１１５の出力に応
じて昇圧電位Ｖｐｐを発生する昇圧部１２０とを含む。
【００９９】電圧検知回路１１１は、検知回路１１２，
１１４を含む。検知回路１１２は、昇圧電位Ｖｐｐに応
じてクロック信号の発生をコントロールする制御信号Ｃ
ＬＫＥを出力する。また検知回路１１４は、昇圧電位Ｖ
ｐｐに応じて制御信号ＰＮＣＨＧを出力する。
１１４を含む。検知回路１１２は、昇圧電位Ｖｐｐに応
じてクロック信号の発生をコントロールする制御信号Ｃ
ＬＫＥを出力する。また検知回路１１４は、昇圧電位Ｖ
ｐｐに応じて制御信号ＰＮＣＨＧを出力する。
【０１００】クロック信号発生回路１１５は、制御信号
ＣＬＫＥに応じてクロック信号ＣＬＫＳを発生するリン
グオシレータ１１６と、制御信号ＰＮＣＨＧおよびクロ
ック信号ＣＬＫＳに応じてクロック信号ＣＫＡ，／ＣＫ
Ａ，ＣＫＢ，／ＣＫＢ，ＣＫＢ２を出力するクロック出
力部１１８とを含む。
ＣＬＫＥに応じてクロック信号ＣＬＫＳを発生するリン
グオシレータ１１６と、制御信号ＰＮＣＨＧおよびクロ
ック信号ＣＬＫＳに応じてクロック信号ＣＫＡ，／ＣＫ
Ａ，ＣＫＢ，／ＣＫＢ，ＣＫＢ２を出力するクロック出
力部１１８とを含む。
【０１０１】Ｖｐｐ発生回路３６は、さらに、クロック
出力部１１８の出力するクロック信号ＣＬＫＳに応じて
昇圧電位Ｖｐｐを出力する昇圧部１２０とを含む。な
お、昇圧部１２０の出力ノードＮＯＵＴはＶｐｐ発生回
路が動作開始する前に電源電位Ｖｃｃにダイオード１２
２によってプリチャージされる。
出力部１１８の出力するクロック信号ＣＬＫＳに応じて
昇圧電位Ｖｐｐを出力する昇圧部１２０とを含む。な
お、昇圧部１２０の出力ノードＮＯＵＴはＶｐｐ発生回
路が動作開始する前に電源電位Ｖｃｃにダイオード１２
２によってプリチャージされる。
【０１０２】図９は、図８における検知回路１１２の構
成を示した回路図である。図９を参照して、検知回路１
１２は、昇圧電位Ｖｐｐが与えられるノードとノードＮ
２との間に接続されゲートがノードＮ２に接続されるＰ
チャネルＭＯＳトランジスタ１３２と、ノードＮ２とノ
ードＮ３との間に接続されゲートが電源電位Ｖｃｃに結
合されるＰチャネルＭＯＳトランジスタ１３４と、ノー
ドＮ３と接地ノードとの間に接続される抵抗１３６とを
含む。なお、ノードＮ３からは制御信号／ＣＬＫＥが出
力される。検知回路１１２は、さらに、制御信号／ＣＬ
ＫＥを受けて反転し制御信号ＣＬＫＥを出力するインバ
ータ１３７を含む。
成を示した回路図である。図９を参照して、検知回路１
１２は、昇圧電位Ｖｐｐが与えられるノードとノードＮ
２との間に接続されゲートがノードＮ２に接続されるＰ
チャネルＭＯＳトランジスタ１３２と、ノードＮ２とノ
ードＮ３との間に接続されゲートが電源電位Ｖｃｃに結
合されるＰチャネルＭＯＳトランジスタ１３４と、ノー
ドＮ３と接地ノードとの間に接続される抵抗１３６とを
含む。なお、ノードＮ３からは制御信号／ＣＬＫＥが出
力される。検知回路１１２は、さらに、制御信号／ＣＬ
ＫＥを受けて反転し制御信号ＣＬＫＥを出力するインバ
ータ１３７を含む。
【０１０３】図１０は、図８における検知回路１１４の
構成を示した回路図である。図１０を参照して、検知回
路１１４は、昇圧電位Ｖｐｐが与えられるノードとノー
ドＮ４との間に接続されるＰチャネルＭＯＳトランジス
タ１３８と、ノードＮ４と接地ノードとの間に接続され
る抵抗１４０とを含む。ＰチャネルＭＯＳトランジスタ
１３８のゲートにはＶｃｃ−ΔＶαの電位が与えられ
る。そして、ノードＮ４からは制御信号ＰＮＣＨＧが出
力される。
構成を示した回路図である。図１０を参照して、検知回
路１１４は、昇圧電位Ｖｐｐが与えられるノードとノー
ドＮ４との間に接続されるＰチャネルＭＯＳトランジス
タ１３８と、ノードＮ４と接地ノードとの間に接続され
る抵抗１４０とを含む。ＰチャネルＭＯＳトランジスタ
１３８のゲートにはＶｃｃ−ΔＶαの電位が与えられ
る。そして、ノードＮ４からは制御信号ＰＮＣＨＧが出
力される。
【０１０４】検知回路１１４は、さらに、Ｖｃｃ−ΔＶ
αの電位を発生してＰチャネルＭＯＳトランジスタ１３
８のゲートに与える電位発生回路１３９を含む。電位発
生回路１３９は、電源電位Ｖｃｃが与えられるノードと
接地ノードとの間に直列に接続される抵抗Ｒ１〜Ｒ４
と、抵抗Ｒ２に並列接続されるフューズ素子Ｆ１と、抵
抗Ｒ３に並列接続されるフューズ素子Ｆ２とを含む。抵
抗Ｒ２と抵抗Ｒ３の接続ノードからは電位発生回路１３
９の出力電位であるＶｃｃ−ΔＶαが出力される。な
お、電位発生回路１３９の出力電位は、原則的には抵抗
Ｒ１と抵抗Ｒ４との抵抗分割により決定される。ただ
し、フューズ素子Ｆ１を切断すると出力電位は下がり、
フューズ素子Ｆ２を切断すると出力電位は上がる。フュ
ーズを選択的に切断することにより、後に説明するＰチ
ャネルＭＯＳトランジスタによる駆動とＮチャネルＭＯ
Ｓトランジスタによる駆動を切換える検出電位Ｖｄｅｔ
１の値を調整することが可能となっている。
αの電位を発生してＰチャネルＭＯＳトランジスタ１３
８のゲートに与える電位発生回路１３９を含む。電位発
生回路１３９は、電源電位Ｖｃｃが与えられるノードと
接地ノードとの間に直列に接続される抵抗Ｒ１〜Ｒ４
と、抵抗Ｒ２に並列接続されるフューズ素子Ｆ１と、抵
抗Ｒ３に並列接続されるフューズ素子Ｆ２とを含む。抵
抗Ｒ２と抵抗Ｒ３の接続ノードからは電位発生回路１３
９の出力電位であるＶｃｃ−ΔＶαが出力される。な
お、電位発生回路１３９の出力電位は、原則的には抵抗
Ｒ１と抵抗Ｒ４との抵抗分割により決定される。ただ
し、フューズ素子Ｆ１を切断すると出力電位は下がり、
フューズ素子Ｆ２を切断すると出力電位は上がる。フュ
ーズを選択的に切断することにより、後に説明するＰチ
ャネルＭＯＳトランジスタによる駆動とＮチャネルＭＯ
Ｓトランジスタによる駆動を切換える検出電位Ｖｄｅｔ
１の値を調整することが可能となっている。
【０１０５】図１１は、図８におけるリングオシレータ
１１６の回路例を示した回路図である。
１１６の回路例を示した回路図である。
【０１０６】図１１を参照して、リングオシレータ１１
６は、制御信号ＣＬＫＥを一方の入力に受けクロック信
号ＣＬＫＳを他方の入力に受けるＮＡＮＤ回路１４２
と、ＮＡＮＤ回路１４２の出力を受ける直列に接続され
たインバータ１４４〜１５４を含む。インバータ１５４
の出力はクロック信号ＣＬＫＳとなる。なお、ＮＡＮＤ
回路１４２およびインバータ１４４〜１５４は合計奇数
段の反転を行なうため、クロック信号ＣＬＫＥがＨレベ
ルになるとリングオシレータ１１６は自励発振し、クロ
ック信号ＣＬＫＳを出力する。
６は、制御信号ＣＬＫＥを一方の入力に受けクロック信
号ＣＬＫＳを他方の入力に受けるＮＡＮＤ回路１４２
と、ＮＡＮＤ回路１４２の出力を受ける直列に接続され
たインバータ１４４〜１５４を含む。インバータ１５４
の出力はクロック信号ＣＬＫＳとなる。なお、ＮＡＮＤ
回路１４２およびインバータ１４４〜１５４は合計奇数
段の反転を行なうため、クロック信号ＣＬＫＥがＨレベ
ルになるとリングオシレータ１１６は自励発振し、クロ
ック信号ＣＬＫＳを出力する。
【０１０７】図１２は、図８におけるクロック出力部１
１８の構成を示した回路図である。図１２を参照して、
クロック出力部１１８は、クロック信号ＣＬＫＳを受け
る直列に接続されたインバータ１６２〜１６８と、クロ
ック信号ＣＬＫＳおよびインバータ１６８の出力を受け
てクロック信号／ＣＫＡを出力するＮＯＲ回路１７０
と、クロック信号／ＣＫＡを受けて反転しクロック信号
ＣＫＡを出力するインバータ１７２とを含む。
１８の構成を示した回路図である。図１２を参照して、
クロック出力部１１８は、クロック信号ＣＬＫＳを受け
る直列に接続されたインバータ１６２〜１６８と、クロ
ック信号ＣＬＫＳおよびインバータ１６８の出力を受け
てクロック信号／ＣＫＡを出力するＮＯＲ回路１７０
と、クロック信号／ＣＫＡを受けて反転しクロック信号
ＣＫＡを出力するインバータ１７２とを含む。
【０１０８】クロック出力部１１８は、さらに、クロッ
ク信号ＣＬＫＳおよびインバータ１６８の出力を受ける
ＮＡＮＤ回路１７４と、ＮＡＮＤ回路１７４の出力およ
び制御信号ＰＮＣＨＧを受けてクロック信号ＣＫＢ２を
出力するＮＯＲ回路１７６と、ＮＡＮＤ回路１７４の出
力と制御信号ＰＮＣＨＧとを受けてクロック信号ＣＫＢ
を出力するＮＡＮＤ回路１７８と、クロック信号ＣＫＢ
を受けて反転しクロック信号／ＣＫＢを出力するインバ
ータ１８０とを含む。
ク信号ＣＬＫＳおよびインバータ１６８の出力を受ける
ＮＡＮＤ回路１７４と、ＮＡＮＤ回路１７４の出力およ
び制御信号ＰＮＣＨＧを受けてクロック信号ＣＫＢ２を
出力するＮＯＲ回路１７６と、ＮＡＮＤ回路１７４の出
力と制御信号ＰＮＣＨＧとを受けてクロック信号ＣＫＢ
を出力するＮＡＮＤ回路１７８と、クロック信号ＣＫＢ
を受けて反転しクロック信号／ＣＫＢを出力するインバ
ータ１８０とを含む。
【０１０９】図１３は、図８における昇圧部１２０の構
成を示した回路図である。図１３を参照して、昇圧部１
２０は、クロック信号／ＣＫＡが一方端に与えられるキ
ャパシタ１８２と、電源電位Ｖｃｃが与えられるノード
とノードＮ６との間に接続されゲートがキャパシタ１８
２の他方端に接続されるＮチャネルＭＯＳトランジスタ
１８４と、電源電位Ｖｃｃが与えられるノードとＮ５と
の間にされゲートがキャパシタ１８２の他方端に接続さ
れるＮチャネルＭＯＳトランジスタ１８６と、一方端に
クロック信号ＣＫＢ２が与えられ他方端がノードＮ５に
接続されるキャパシタ１８８と、一方端にクロック信号
ＣＫＡが与えられ他方端がノードＮ６に接続されるキャ
パシタ１８９と、一方端にクロック信号／ＣＫＢが与え
られ他方端はノードＮ７に接続されるキャパシタ１９４
と、一方端にクロック信号ＣＫＢが与えられるキャパシ
タ１９０とを含む。
成を示した回路図である。図１３を参照して、昇圧部１
２０は、クロック信号／ＣＫＡが一方端に与えられるキ
ャパシタ１８２と、電源電位Ｖｃｃが与えられるノード
とノードＮ６との間に接続されゲートがキャパシタ１８
２の他方端に接続されるＮチャネルＭＯＳトランジスタ
１８４と、電源電位Ｖｃｃが与えられるノードとＮ５と
の間にされゲートがキャパシタ１８２の他方端に接続さ
れるＮチャネルＭＯＳトランジスタ１８６と、一方端に
クロック信号ＣＫＢ２が与えられ他方端がノードＮ５に
接続されるキャパシタ１８８と、一方端にクロック信号
ＣＫＡが与えられ他方端がノードＮ６に接続されるキャ
パシタ１８９と、一方端にクロック信号／ＣＫＢが与え
られ他方端はノードＮ７に接続されるキャパシタ１９４
と、一方端にクロック信号ＣＫＢが与えられるキャパシ
タ１９０とを含む。
【０１１０】昇圧部１２０は、さらに、キャパシタ１９
０の他方端のゲートに接続され電源電位Ｖｃｃが与えら
れるノードとノードＮ７との間に接続されるＮチャネル
ＭＯＳトランジスタ１９２と、ゲートがノードＮ７に接
続されノードＮ８とノードＮ６との間に接続されるＰチ
ャネルＭＯＳトランジスタ１９８と、ゲートがノードＮ
５に接続されノードＮ８とノードＮ６との間に接続され
るＮチャネルＭＯＳトランジスタ１９６とを含む。
０の他方端のゲートに接続され電源電位Ｖｃｃが与えら
れるノードとノードＮ７との間に接続されるＮチャネル
ＭＯＳトランジスタ１９２と、ゲートがノードＮ７に接
続されノードＮ８とノードＮ６との間に接続されるＰチ
ャネルＭＯＳトランジスタ１９８と、ゲートがノードＮ
５に接続されノードＮ８とノードＮ６との間に接続され
るＮチャネルＭＯＳトランジスタ１９６とを含む。
【０１１１】ＮチャネルＭＯＳトランジスタ１９６のバ
ックゲートはノードＮ６に接続され、ＰチャネルＭＯＳ
トランジスタのバックゲートはノードＮ８に接続され
る。また、ノードＮ８からは昇圧電位Ｖｐｐが出力され
る。
ックゲートはノードＮ６に接続され、ＰチャネルＭＯＳ
トランジスタのバックゲートはノードＮ８に接続され
る。また、ノードＮ８からは昇圧電位Ｖｐｐが出力され
る。
【０１１２】この昇圧部１２０の出力段には、最終段の
ドライバ回路として異なる導電型を持つトランジスタ、
すなわち、ＰチャネルＭＯＳトランジスタ１９８および
ＮチャネルＭＯＳトランジスタ１９６が並列に接続され
ている。
ドライバ回路として異なる導電型を持つトランジスタ、
すなわち、ＰチャネルＭＯＳトランジスタ１９８および
ＮチャネルＭＯＳトランジスタ１９６が並列に接続され
ている。
【０１１３】ＮチャネルＭＯＳトランジスタ１８４によ
って電源電位Ｖｃｃに充電されたノードＮ６の電位はキ
ャパシタ１８９の容量結合によってクロック信号ＣＫＡ
に応じて昇圧される。すると、ノードＮ６の電位が電源
電位Ｖｃｃの２倍の電位に上昇し、最終ドライバトラン
ジスタであるＰチャネルＭＯＳトランジスタ１９８、Ｎ
チャネルＭＯＳトランジスタ１９６を通ってノードＮ８
に電荷が供給される。
って電源電位Ｖｃｃに充電されたノードＮ６の電位はキ
ャパシタ１８９の容量結合によってクロック信号ＣＫＡ
に応じて昇圧される。すると、ノードＮ６の電位が電源
電位Ｖｃｃの２倍の電位に上昇し、最終ドライバトラン
ジスタであるＰチャネルＭＯＳトランジスタ１９８、Ｎ
チャネルＭＯＳトランジスタ１９６を通ってノードＮ８
に電荷が供給される。
【０１１４】同様に、ＮチャネルＭＯＳトランジスタ１
９２によって電源電位Ｖｃｃに充電されたノードＮ７
は、キャパシタ１９４の容量結合によってクロック信号
／ＣＫＢに応じてさらに電位が上昇する。ノードＮ７の
電位は電源電位Ｖｃｃの２倍に上昇し、そのときに、Ｐ
チャネルＭＯＳトランジスタ１９８は非導通状態とな
る。次に、ＮチャネルＭＯＳトランジスタ１９２のゲー
ト電位がクロック信号ＣＫＢの変化に応じてＨレベルと
なると、ノードＮ７は電源電位Ｖｃｃに結合されＰチャ
ネルＭＯＳトランジスタ１９８は導通する。
９２によって電源電位Ｖｃｃに充電されたノードＮ７
は、キャパシタ１９４の容量結合によってクロック信号
／ＣＫＢに応じてさらに電位が上昇する。ノードＮ７の
電位は電源電位Ｖｃｃの２倍に上昇し、そのときに、Ｐ
チャネルＭＯＳトランジスタ１９８は非導通状態とな
る。次に、ＮチャネルＭＯＳトランジスタ１９２のゲー
ト電位がクロック信号ＣＫＢの変化に応じてＨレベルと
なると、ノードＮ７は電源電位Ｖｃｃに結合されＰチャ
ネルＭＯＳトランジスタ１９８は導通する。
【０１１５】同様にＮチャネルＭＯＳトランジスタ１８
６で電源電位Ｖｃｃに充電されたノードＮ５は、クロッ
ク信号ＣＫＢ２の変化に応じてキャパシタ１８８の容量
結合によってさらに電位が上昇する。ノードＮ５の電位
は上昇して電源電位Ｖｃｃの２倍の電位になりそのとき
にＮチャネルＭＯＳトランジスタ１９６は導通状態とな
る。しかし、キャパシタ１８２によってクロック信号／
ＣＫＡに容量結合されるＮチャネルＭＯＳトランジスタ
１８６のゲート電位がＨレベルになると、ノードＮ５の
電位は電源電位Ｖｃｃとなり、ＮチャネルＭＯＳトラン
ジスタ１９６は非導通状態になる。これらの動作によっ
て昇圧部１２０はクロック信号ＣＫＡにより電源電位Ｖ
ｃｃの２倍の電位になったノードＮ６の電位をトランジ
スタ１９６，１９８の両方によってノードＮ８に供給す
る。
６で電源電位Ｖｃｃに充電されたノードＮ５は、クロッ
ク信号ＣＫＢ２の変化に応じてキャパシタ１８８の容量
結合によってさらに電位が上昇する。ノードＮ５の電位
は上昇して電源電位Ｖｃｃの２倍の電位になりそのとき
にＮチャネルＭＯＳトランジスタ１９６は導通状態とな
る。しかし、キャパシタ１８２によってクロック信号／
ＣＫＡに容量結合されるＮチャネルＭＯＳトランジスタ
１８６のゲート電位がＨレベルになると、ノードＮ５の
電位は電源電位Ｖｃｃとなり、ＮチャネルＭＯＳトラン
ジスタ１９６は非導通状態になる。これらの動作によっ
て昇圧部１２０はクロック信号ＣＫＡにより電源電位Ｖ
ｃｃの２倍の電位になったノードＮ６の電位をトランジ
スタ１９６，１９８の両方によってノードＮ８に供給す
る。
【０１１６】図１４は、Ｖｐｐ発生回路３６の動作を説
明するための波形図である。図８、図１４を参照して、
時刻ｔ０においては、Ｖｐｐ発生回路３６が動作を開始
し初期電圧である電源電位Ｖｃｃから電位が上昇し始め
る。このときには、検知回路１１２が出力する制御信号
ＣＬＫＥがＨレベルであり、検知回路１１４が出力する
制御信号ＰＮＣＨＧはＬレベルである。したがって、時
刻ｔ０〜ｔ１まではリングオシレータ１１６はクロック
信号ＣＬＫを出力し、そしてクロック出力部１１８は、
クロック信号ＣＫＡ，／ＣＫＡおよびＣＫＢ２を活性化
する。一方、クロック信号ＣＫＢ，／ＣＫＢは非活性化
されている。
明するための波形図である。図８、図１４を参照して、
時刻ｔ０においては、Ｖｐｐ発生回路３６が動作を開始
し初期電圧である電源電位Ｖｃｃから電位が上昇し始め
る。このときには、検知回路１１２が出力する制御信号
ＣＬＫＥがＨレベルであり、検知回路１１４が出力する
制御信号ＰＮＣＨＧはＬレベルである。したがって、時
刻ｔ０〜ｔ１まではリングオシレータ１１６はクロック
信号ＣＬＫを出力し、そしてクロック出力部１１８は、
クロック信号ＣＫＡ，／ＣＫＡおよびＣＫＢ２を活性化
する。一方、クロック信号ＣＫＢ，／ＣＫＢは非活性化
されている。
【０１１７】時刻ｔ１において、昇圧電位Ｖｐｐが第１
の検出電位Ｖｄｅｔ１を超えると、検知回路１１４が電
位の変化を検知して制御信号ＰＮＣＨＧをＬレベルから
Ｈレベルに立上げる。応じてクロック出力部１１８は、
クロック信号ＣＫＡ，／ＣＫＡの活性化は維持したま
ま、クロック信号ＣＫＢ２を非活性化させクロック信号
ＣＫＢ，／ＣＫＢを活性化させる。すると、図１３のＮ
チャネルＭＯＳトランジスタ１９６のゲート電位は固定
され、ＰチャネルＭＯＳトランジスタ１９８が導通状態
となってノードＮ６の電位をノードＮ８に伝達する。こ
のようにして、電位が低い間は移動度が大きいＮチャネ
ルＭＯＳトランジスタ１９６を使用してノードＮ６の電
位をノードＮ８に伝達し、電位が一定値を超えた場合は
Ｖｐｐ発生回路の自身の消費電力を抑えるため移動度が
小さいＰチャネルＭＯＳトランジスタ１９８のゲート電
位のみを駆動するように切換える。
の検出電位Ｖｄｅｔ１を超えると、検知回路１１４が電
位の変化を検知して制御信号ＰＮＣＨＧをＬレベルから
Ｈレベルに立上げる。応じてクロック出力部１１８は、
クロック信号ＣＫＡ，／ＣＫＡの活性化は維持したま
ま、クロック信号ＣＫＢ２を非活性化させクロック信号
ＣＫＢ，／ＣＫＢを活性化させる。すると、図１３のＮ
チャネルＭＯＳトランジスタ１９６のゲート電位は固定
され、ＰチャネルＭＯＳトランジスタ１９８が導通状態
となってノードＮ６の電位をノードＮ８に伝達する。こ
のようにして、電位が低い間は移動度が大きいＮチャネ
ルＭＯＳトランジスタ１９６を使用してノードＮ６の電
位をノードＮ８に伝達し、電位が一定値を超えた場合は
Ｖｐｐ発生回路の自身の消費電力を抑えるため移動度が
小さいＰチャネルＭＯＳトランジスタ１９８のゲート電
位のみを駆動するように切換える。
【０１１８】時刻ｔ２において、昇圧電位Ｖｐｐの電位
が目的の電位Ｖｄｅｔ２に到達すると、検知回路１１２
が電位の変化を検知して制御信号ＣＬＫＥはＨレベルか
らＬレベルに立下がる。すると、Ｖｐｐ発生回路３６は
動作を停止して消費電流の低減が図られる。
が目的の電位Ｖｄｅｔ２に到達すると、検知回路１１２
が電位の変化を検知して制御信号ＣＬＫＥはＨレベルか
らＬレベルに立下がる。すると、Ｖｐｐ発生回路３６は
動作を停止して消費電流の低減が図られる。
【０１１９】時刻ｔ３において、単発的にメモリのアク
セスが行なわれると、一時的に昇圧電位Ｖｐｐの電位は
低下する。たとえば、シンクロナスＤＲＡＭでは、ロウ
系の活性化はアクティブコマンドＡＣＴが入力されると
きに行なわれる。検出電位Ｖｄｅｔ１よりも低下しない
場合には、検知回路１１２のみが制御信号を変化させ、
応じてＰチャネルＭＯＳトランジスタ１９８が駆動され
昇圧電位Ｖｐｐを目的の電位にまで復帰させる。
セスが行なわれると、一時的に昇圧電位Ｖｐｐの電位は
低下する。たとえば、シンクロナスＤＲＡＭでは、ロウ
系の活性化はアクティブコマンドＡＣＴが入力されると
きに行なわれる。検出電位Ｖｄｅｔ１よりも低下しない
場合には、検知回路１１２のみが制御信号を変化させ、
応じてＰチャネルＭＯＳトランジスタ１９８が駆動され
昇圧電位Ｖｐｐを目的の電位にまで復帰させる。
【０１２０】時刻ｔ４において昇圧電位が復帰すると、
再び検知回路１１２によって制御信号ＣＬＫＥが非活性
化されＶｐｐ発生回路３６は動作を停止する。
再び検知回路１１２によって制御信号ＣＬＫＥが非活性
化されＶｐｐ発生回路３６は動作を停止する。
【０１２１】時刻ｔ５〜ｔ６において連続的にメモリへ
のアクセスが起こると、昇圧電位Ｖｐｐは検出電位Ｖｄ
ｅｔ１よりも低下する。すると、検知回路１１２に加え
て検知回路１１４も制御信号を変化させる。時刻ｔ６〜
ｔ７の間は移動度が大きなＮチャネルＭＯＳトランジス
タ側のドライバトランジスタの動作によって急速に電位
が回復する。そして、昇圧電位が検出電位Ｖｄｅｔ１よ
りも上昇すると、時刻ｔ７〜ｔ８においては移動度が小
さなＰチャネルＭＯＳトランジスタによる駆動に切換わ
る。
のアクセスが起こると、昇圧電位Ｖｐｐは検出電位Ｖｄ
ｅｔ１よりも低下する。すると、検知回路１１２に加え
て検知回路１１４も制御信号を変化させる。時刻ｔ６〜
ｔ７の間は移動度が大きなＮチャネルＭＯＳトランジス
タ側のドライバトランジスタの動作によって急速に電位
が回復する。そして、昇圧電位が検出電位Ｖｄｅｔ１よ
りも上昇すると、時刻ｔ７〜ｔ８においては移動度が小
さなＰチャネルＭＯＳトランジスタによる駆動に切換わ
る。
【０１２２】なお、駆動力の大きさは、ＭＯＳトランジ
スタのサイズ、すなわちゲート長とチャネル長の比でも
調節できる。したがって、サイズの異なる２つのトラン
ジスタを並列に設け、サイズの大きなトランジスタで外
部電源電位Ｖｃｃから検出電位Ｖｄｅｔ１まで昇圧電位
Ｖｐｐを昇圧し、サイズの小さなトランジスタで検出電
位Ｖｄｅｔ２とＶｄｅｔ１の間に昇圧電位Ｖｐｐが維持
されるような構成にしてもよい。
スタのサイズ、すなわちゲート長とチャネル長の比でも
調節できる。したがって、サイズの異なる２つのトラン
ジスタを並列に設け、サイズの大きなトランジスタで外
部電源電位Ｖｃｃから検出電位Ｖｄｅｔ１まで昇圧電位
Ｖｐｐを昇圧し、サイズの小さなトランジスタで検出電
位Ｖｄｅｔ２とＶｄｅｔ１の間に昇圧電位Ｖｐｐが維持
されるような構成にしてもよい。
【０１２３】図１５は、Ｖｐｐ発生回路の変形例を示し
たブロック図である。図１５を参照して、Ｖｐｐ発生回
路２００は、図８に示したＶｐｐ発生回路３６の構成に
おいて、電圧検知回路１１１に代えて電圧検知回路２０
１を含む。
たブロック図である。図１５を参照して、Ｖｐｐ発生回
路２００は、図８に示したＶｐｐ発生回路３６の構成に
おいて、電圧検知回路１１１に代えて電圧検知回路２０
１を含む。
【０１２４】電圧検知回路２０１は、電圧検知回路１１
１の構成に加えて、電源投入時にリセットを指示するパ
ワーオンリセット信号ＰＯＲを受けて一定の時間を計測
するタイマ回路２０２と、検知回路１１４およびタイマ
回路２０２の出力を受けて切換信号ＰＮＣＨＧを出力す
るＡＮＤ回路２０４とをさらに含む。
１の構成に加えて、電源投入時にリセットを指示するパ
ワーオンリセット信号ＰＯＲを受けて一定の時間を計測
するタイマ回路２０２と、検知回路１１４およびタイマ
回路２０２の出力を受けて切換信号ＰＮＣＨＧを出力す
るＡＮＤ回路２０４とをさらに含む。
【０１２５】電源投入直後は、消費電力も安定しないの
で昇圧電位Ｖｐｐは安定しない場合が多い。このような
構成とすれば、電源投入直後は大きな電位変化を調整す
るために、ＮチャネルＭＯＳトランジスタのドライバト
ランジスタにより昇圧電位Ｖｐｐが発生され、一定時間
経過して昇圧電位Ｖｐｐが安定した頃に、ＮチャネルＭ
ＯＳトランジスタとＰチャネルＭＯＳトランジスタとを
使用して図１４にて先に説明したような昇圧動作が行な
われる。
で昇圧電位Ｖｐｐは安定しない場合が多い。このような
構成とすれば、電源投入直後は大きな電位変化を調整す
るために、ＮチャネルＭＯＳトランジスタのドライバト
ランジスタにより昇圧電位Ｖｐｐが発生され、一定時間
経過して昇圧電位Ｖｐｐが安定した頃に、ＮチャネルＭ
ＯＳトランジスタとＰチャネルＭＯＳトランジスタとを
使用して図１４にて先に説明したような昇圧動作が行な
われる。
【０１２６】以上説明したように、昇圧電位Ｖｐｐが大
幅に低下し、大きな駆動力が必要なときには、キャリア
の移動度がＰチャネルＭＯＳトランジスタの２倍あるＮ
チャネルＭＯＳトランジスタによるドライバトランジス
タ主体で電荷を供給し、昇圧電位Ｖｐｐの低下が小さい
場合には、駆動力の小さいＰチャネルＭＯＳトランジス
タで高い電位を維持することが可能になる。また、Ｐチ
ャネルＭＯＳトランジスタによるドライバも併用してい
るためＮチャネルＭＯＳトランジスタの場合に問題にな
るドライバのしきい値電圧分の電圧降下の問題もなく高
い昇圧電位を供給することができる。高い昇圧電位Ｖｐ
ｐの供給をＮチャネルＭＯＳトランジスタのドライバが
する必要がないので、ゲートのダブルブーストやトリプ
ルウェル構造を用いてのダイオード接続などをする必要
がなく、回路構成やプロセス工程の簡略化およびレイア
ウト面積の削減を図ることができる。さらに、すべてを
ＰチャネルＭＯＳトランジスタによるドライブトランジ
スタとしていないので、同じ供給能力を満たすにもドラ
イバ部分のレイアウト面積を削減することができる。
幅に低下し、大きな駆動力が必要なときには、キャリア
の移動度がＰチャネルＭＯＳトランジスタの２倍あるＮ
チャネルＭＯＳトランジスタによるドライバトランジス
タ主体で電荷を供給し、昇圧電位Ｖｐｐの低下が小さい
場合には、駆動力の小さいＰチャネルＭＯＳトランジス
タで高い電位を維持することが可能になる。また、Ｐチ
ャネルＭＯＳトランジスタによるドライバも併用してい
るためＮチャネルＭＯＳトランジスタの場合に問題にな
るドライバのしきい値電圧分の電圧降下の問題もなく高
い昇圧電位を供給することができる。高い昇圧電位Ｖｐ
ｐの供給をＮチャネルＭＯＳトランジスタのドライバが
する必要がないので、ゲートのダブルブーストやトリプ
ルウェル構造を用いてのダイオード接続などをする必要
がなく、回路構成やプロセス工程の簡略化およびレイア
ウト面積の削減を図ることができる。さらに、すべてを
ＰチャネルＭＯＳトランジスタによるドライブトランジ
スタとしていないので、同じ供給能力を満たすにもドラ
イバ部分のレイアウト面積を削減することができる。
【０１２７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１２８】
【発明の効果】請求項１に記載の半導体装置は、Ｐチャ
ネルＭＯＳトランジスタによるドライバも併用している
ため、ＮチャネルＭＯＳトランジスタの場合に問題にな
るドライバのしきい値電圧分の電圧降下の問題もなく高
い昇圧電位を供給することができる。
ネルＭＯＳトランジスタによるドライバも併用している
ため、ＮチャネルＭＯＳトランジスタの場合に問題にな
るドライバのしきい値電圧分の電圧降下の問題もなく高
い昇圧電位を供給することができる。
【０１２９】請求項２、３に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、昇圧電
位Ｖｐｐが大幅に低下し、大きな駆動力が必要なときに
は、キャリアの移動度がＰチャネルＭＯＳトランジスタ
の２倍あるＮチャネルＭＯＳトランジスタによるドライ
バトランジスタ主体で電荷を供給し、昇圧電位Ｖｐｐの
低下が小さい場合には、ＰチャネルＭＯＳトランジスタ
で高い電位を保持することが可能になる。
項１に記載の半導体装置の奏する効果に加えて、昇圧電
位Ｖｐｐが大幅に低下し、大きな駆動力が必要なときに
は、キャリアの移動度がＰチャネルＭＯＳトランジスタ
の２倍あるＮチャネルＭＯＳトランジスタによるドライ
バトランジスタ主体で電荷を供給し、昇圧電位Ｖｐｐの
低下が小さい場合には、ＰチャネルＭＯＳトランジスタ
で高い電位を保持することが可能になる。
【０１３０】請求項４に記載の半導体装置は、請求項２
に記載の半導体装置の奏する効果に加えて、昇圧電位Ｖ
ｐｐが大幅に低下し、大きな駆動力が必要なときには、
大きな電流を流すことができるＭＯＳトランジスタを使
用して電荷を供給し、昇圧電位Ｖｐｐの低下が小さい場
合には、小さな電流を流すＭＯＳトランジスタで高い電
位を保持するので、昇圧回路の消費電流の最適化を図る
ことが可能になる。
に記載の半導体装置の奏する効果に加えて、昇圧電位Ｖ
ｐｐが大幅に低下し、大きな駆動力が必要なときには、
大きな電流を流すことができるＭＯＳトランジスタを使
用して電荷を供給し、昇圧電位Ｖｐｐの低下が小さい場
合には、小さな電流を流すＭＯＳトランジスタで高い電
位を保持するので、昇圧回路の消費電流の最適化を図る
ことが可能になる。
【０１３１】請求項５、６に記載の半導体装置は、請求
項２に記載の半導体装置の奏する効果に加えて、昇圧電
位Ｖｐｐの低下を検出することができる。
項２に記載の半導体装置の奏する効果に加えて、昇圧電
位Ｖｐｐの低下を検出することができる。
【０１３２】請求項７に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、昇圧電位と
して出力するため高電位を発生することができる。
に記載の半導体装置の奏する効果に加えて、昇圧電位と
して出力するため高電位を発生することができる。
【０１３３】請求項８に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、昇圧電位に
おける電流消費が不安定になりがちな電源投入時におけ
る昇圧電位を安定化させることができる。
に記載の半導体装置の奏する効果に加えて、昇圧電位に
おける電流消費が不安定になりがちな電源投入時におけ
る昇圧電位を安定化させることができる。
【０１３４】請求項９に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、半導体記憶
装置のワード線を駆動する電位を高くできるので、書込
読出に有利で、かつ、非アクセス時の消費電力を抑える
ことができる。
に記載の半導体装置の奏する効果に加えて、半導体記憶
装置のワード線を駆動する電位を高くできるので、書込
読出に有利で、かつ、非アクセス時の消費電力を抑える
ことができる。
【図１】 本発明の実施の形態の半導体記憶装置１の構
成を示した概略ブロック図である。
成を示した概略ブロック図である。
【図２】 図１における行選択回路２６の構成を説明す
るためのブロック図である。
るためのブロック図である。
【図３】 図２における行デコーダ＆メインワードドラ
イバ４２の概略的な構成を示す回路図である。
イバ４２の概略的な構成を示す回路図である。
【図４】 図２におけるＳＤ信号デコーダ４４の構成を
示した回路図である。
示した回路図である。
【図５】 図２におけるリピータ４６の構成を示した回
路図である。
路図である。
【図６】 図２におけるサブワードドライバ４８の構成
を示した回路図である。
を示した回路図である。
【図７】 図１におけるメモリセルＭＣの構成を説明す
るための回路図である。
るための回路図である。
【図８】 図１におけるＶｐｐ発生回路３６の構成を示
したブロック図である。
したブロック図である。
【図９】 図８における検知回路１１２の構成を示した
回路図である。
回路図である。
【図１０】 図８における検知回路１１４の構成を示し
た回路図である。
た回路図である。
【図１１】 図８におけるリングオシレータ１１６の回
路例を示した回路図である。
路例を示した回路図である。
【図１２】 図８におけるクロック出力部１１８の構成
を示した回路図である。
を示した回路図である。
【図１３】 図８における昇圧部１２０の構成を示した
回路図である。
回路図である。
【図１４】 Ｖｐｐ発生回路３６の動作を説明するため
の波形図である。
の波形図である。
【図１５】 Ｖｐｐ発生回路の変形例を示したブロック
図である。
図である。
【図１６】 ＤＲＡＭのメモリセルの構成を示した図で
ある。
ある。
【図１７】 Ｈデータがメモリセルに書込まれる場合の
ＮチャネルＭＯＳトランジスタ３０２に与えられる電位
を説明するための図である。
ＮチャネルＭＯＳトランジスタ３０２に与えられる電位
を説明するための図である。
【図１８】 基板バイアス電圧Ｖｂｓとしきい値電圧Ｖ
ｔｈの関係を示した図である。
ｔｈの関係を示した図である。
【図１９】 メモリセルに書込む電圧とそれに必要なワ
ード線の活性化電位の関係を示した図である。
ード線の活性化電位の関係を示した図である。
【図２０】 従来の昇圧電位Ｖｐｐを発生する昇圧回路
の基本原理を示した図である。
の基本原理を示した図である。
【図２１】 昇圧回路の実際の構成を示した回路図であ
る。
る。
【図２２】 昇圧回路３３０の構成を示した回路図であ
る。
る。
【図２３】 ＮチャネルＭＯＳトランジスタ３３４の断
面構造を示した図である。
面構造を示した図である。
【図２４】 さらに高い昇圧電位を出力することができ
る従来の昇圧回路３６０の構成を示した回路図である。
る従来の昇圧回路３６０の構成を示した回路図である。
【図２５】 図２４におけるレベル変換部３６４の構成
を示した回路図である。
を示した回路図である。
【図２６】 図２４と同様な工夫が施された他の昇圧回
路３８０の構成を示した回路図である。
路３８０の構成を示した回路図である。
【図２７】 昇圧回路３８０の動作を説明するための波
形図である。
形図である。
【図２８】 出力部のトランジスタとしてＰチャネルＭ
ＯＳトランジスタを用いた昇圧回路４００の構成を示し
た回路図である。
ＯＳトランジスタを用いた昇圧回路４００の構成を示し
た回路図である。
【図２９】 レベル変換回路４０２の構成を示した回路
図である。
図である。
【図３０】 出力部分にＰチャネルＭＯＳトランジスタ
を用いる他の例である昇圧回路４３０の構成を示した回
路図である。
を用いる他の例である昇圧回路４３０の構成を示した回
路図である。
【図３１】 昇圧回路に接続される負荷回路の説明をす
るための概略図である。
るための概略図である。
【図３２】 従来において採用されている昇圧電位Ｖｐ
ｐを発生させる構成を示したブロック図である。
ｐを発生させる構成を示したブロック図である。
【図３３】 図３２に示したディテクタ回路４６２の第
１の例を示した回路図である。
１の例を示した回路図である。
【図３４】 ディテクタ回路４６２の第２の例を示した
回路図である。
回路図である。
【図３５】 電源電位と昇圧電位との間の関係を示した
図である。
図である。
１ 半導体記憶装置、２ 制御信号入力端子、８ アド
レス入力端子群、１０電源端子、１２ 接地端子、１４
入出力端子、１８ ゲート回路、２０ データ入力バ
ッファ、２２ クロック発生回路、２４ 列アドレスバ
ッファ、２６行選択回路、２８ 列デコーダ、３０ 入
出力制御回路、３２ メモリセルアレイ、３４ データ
出力バッファ、３６ Ｖｐｐ発生回路、４２ メインワ
ードドライバ、４４ ＳＤ信号デコーダ、４６ リピー
タ、４８ サブワードドライバ、５２ ＮＡＮＤ回路、
５４，６６，６８，９４，９６，１０２，１８４〜１９
２，１９６ ＮチャネルＭＯＳトランジスタ、５６，５
８，７０，７２，９２，１３２，１３４，１３８，１９
８ ＰチャネルＭＯＳトランジスタ、６０，６２，７４
〜８４，１３７ インバータ、１０４，１８２，１９４
キャパシタ、１１１ 電圧検知回路、１１２，１１４
検知回路、１１５ クロック信号発生回路、１１６
リングオシレータ、１１８ クロック出力部、１２０
昇圧部、１２２ ダイオード、１３６，１４０ 抵抗、
２００ 発生回路、２０１ 電圧検知回路、２０２ タ
イマ回路、２０４ ＡＮＤ回路、ＢＬ ビット線、ＭＣ
メモリセル、ＳＮ ストレージノード、ＷＬ ワード
線。
レス入力端子群、１０電源端子、１２ 接地端子、１４
入出力端子、１８ ゲート回路、２０ データ入力バ
ッファ、２２ クロック発生回路、２４ 列アドレスバ
ッファ、２６行選択回路、２８ 列デコーダ、３０ 入
出力制御回路、３２ メモリセルアレイ、３４ データ
出力バッファ、３６ Ｖｐｐ発生回路、４２ メインワ
ードドライバ、４４ ＳＤ信号デコーダ、４６ リピー
タ、４８ サブワードドライバ、５２ ＮＡＮＤ回路、
５４，６６，６８，９４，９６，１０２，１８４〜１９
２，１９６ ＮチャネルＭＯＳトランジスタ、５６，５
８，７０，７２，９２，１３２，１３４，１３８，１９
８ ＰチャネルＭＯＳトランジスタ、６０，６２，７４
〜８４，１３７ インバータ、１０４，１８２，１９４
キャパシタ、１１１ 電圧検知回路、１１２，１１４
検知回路、１１５ クロック信号発生回路、１１６
リングオシレータ、１１８ クロック出力部、１２０
昇圧部、１２２ ダイオード、１３６，１４０ 抵抗、
２００ 発生回路、２０１ 電圧検知回路、２０２ タ
イマ回路、２０４ ＡＮＤ回路、ＢＬ ビット線、ＭＣ
メモリセル、ＳＮ ストレージノード、ＷＬ ワード
線。
Claims (9)
- 【請求項１】 昇圧電位を受ける第１のノードの電位を
検知する電圧検知部と、 前記検知回路の出力に応じて源クロック信号を発生する
クロック信号発生回路と、 外部から与えられる外部電源電位を前記源クロック信号
に応じて昇圧し、前記第１のノードに与える昇圧部とを
備え、 前記昇圧部は、 第２のノードを所定の電位にプリチャージするプリチャ
ージ回路と、 前記源クロック信号に応じて前記第２のノードの電位を
上昇させる昇圧回路と、 前記第２のノードと前記第１のノードとの間に接続され
る第１導電型の第１の電界効果トランジスタと、 前記第１の電界効果トランジスタのゲート電位を前記源
クロック信号に応じて駆動する第１の駆動回路と、 前記第２のノードと前記第１のノードとの間に接続され
る第２導電型の第２の電界効果トランジスタと、 前記第２の電界効果トランジスタのゲート電位を前記源
クロック信号に応じて駆動する第２の駆動回路とを含
む、半導体装置。 - 【請求項２】 前記電圧検知部は、 前記昇圧電位が第１の電位以下の場合に前記源クロック
信号の活性化を指示する第１の検知回路と、 前記昇圧電位が前記第１の電位より大きい第２の電位を
超えた場合に第１の動作モードから第２の動作モードに
動作モード切換を指示する第２の検知回路とを含み、 前記クロック信号発生回路は、 前記第１の検知回路の出力に応じて前記源クロック信号
を発生するクロック発振部と、 前記第２の検知回路の出力および前記源クロック信号に
応じて、前記第１、第２の駆動回路を活性化するクロッ
ク出力部とを含み、 前記クロック出力部は、前記第１の動作モードでは前記
第１の駆動回路を活性化し、前記第２の動作モードでは
前記第２の駆動回路を活性化する、請求項１に記載の半
導体装置。 - 【請求項３】 前記第１導電型の前記第１の電界効果ト
ランジスタは、ＮチャネルＭＯＳトランジスタであり、 前記第２導電型の前記第２の電界効果トランジスタは、
ＰチャネルＭＯＳトランジスタである、請求項２に記載
の半導体装置。 - 【請求項４】 前記第１の電界効果トランジスタは、前
記第２の電界効果トランジスタよりも、流すことが可能
な電流値が大きい、請求項２に記載の半導体装置。 - 【請求項５】 前記第１の検知回路は、 前記第１のノードから第３のノードに向かう向きを順方
向としてダイオード接続された第３の電界効果トランジ
スタと、 前記第３のノードと第４のノードとの間に接続され、ゲ
ートに前記外部電源電位を受ける第４の電界効果トラン
ジスタと、前記第４のノードと接地ノードとの間に接続
される第１の抵抗とを有する、請 求項２に記載の半導体装置。 - 【請求項６】 前記第２の検知回路は、 前記第１のノードと第５のノードとの間に接続され、ゲ
ートに前記外部電源電位が降圧された電位を受ける第５
の電界効果トランジスタと、 前記第５のノードと接地ノードとの間に接続される第２
の抵抗とを有する、請求項２に記載の半導体装置。 - 【請求項７】 前記昇圧回路は、 一方端の電位が前記源クロック信号に応じて変化し、他
方端が前記第２のノードに接続されるキャパシタを含
む、請求項１に記載の半導体装置。 - 【請求項８】 前記第２の検知回路は、 電源投入時に、所定の時間を計測し、前記所定の時間だ
け第１の動作モードにモード固定を行なうタイマ回路
と、 前記昇圧電位が前記第２の電位を超えたことを検知する
電圧検知部と、 前記タイマ回路と前記電圧検知部との出力に応じて、前
記動作モード切換指示を行なう出力部とを含む、請求項
１に記載の半導体装置。 - 【請求項９】 行列状に配列され、データを保持する複
数のメモリセルを含むメモリアレイと、 前記複数のメモリセルの行に対応して設けられる複数の
ワード線と、 アドレス信号に応じて前記メモリアレイの行選択を行な
う行選択回路とをさらに備え、 前記行選択回路は、 前記アドレス信号に対応する行選択を行なう行デコーダ
と、 前記行デコーダが選択したメモリセルの行に対応する前
記ワード線を前記昇圧電位に活性化するワード線駆動回
路とを含む、請求項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198797A JP4353621B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体装置 |
| US09/754,122 US6489796B2 (en) | 2000-06-30 | 2001-01-05 | Semiconductor device provided with boost circuit consuming less current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198797A JP4353621B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体装置 |
Publications (3)
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|---|---|
| JP2002015574A true JP2002015574A (ja) | 2002-01-18 |
| JP2002015574A5 JP2002015574A5 (ja) | 2007-07-05 |
| JP4353621B2 JP4353621B2 (ja) | 2009-10-28 |
Family
ID=18696901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000198797A Expired - Fee Related JP4353621B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体装置 |
Country Status (2)
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|---|---|
| US (1) | US6489796B2 (ja) |
| JP (1) | JP4353621B2 (ja) |
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