JPH09106675A - 昇圧回路を備えた半導体メモリ装置 - Google Patents
昇圧回路を備えた半導体メモリ装置Info
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- JPH09106675A JPH09106675A JP8121454A JP12145496A JPH09106675A JP H09106675 A JPH09106675 A JP H09106675A JP 8121454 A JP8121454 A JP 8121454A JP 12145496 A JP12145496 A JP 12145496A JP H09106675 A JPH09106675 A JP H09106675A
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- G11C7/08—Control thereof
Abstract
(57)【要約】
【課題】 従来よりも高速動作に適し、また電源ライン
間のブリッジ発生による待機モードでの消費電流増加が
抑制され歩留り改善を図れる半導体メモリ装置を提供す
る。 【解決手段】 ＲＡＳ等の外部制御信号に応じて昇圧ノ
ードＰＮ１，ＰＮ２及び出力ノードＯＮのプリチャージ
を行うプリチャージ手段５２と、外部制御信号に応じて
昇圧ノードＰＮ１，ＰＮ２の昇圧を行う昇圧手段５６
と、昇圧ノードＰＮ１，ＰＮ２の電圧を出力ノードＯＮ
へ伝送する伝送手段５４と、を備え、アクティブサイク
ルで昇圧電圧ＡＶＰＰを発生する第２昇圧回路を、通常
構成の第１昇圧回路に加えて設ける。そして、周辺回路
のＰＭＯＳトランジスタのバルクバイアスとして第１昇
圧回路による昇圧電圧を供給すると共に該ＰＭＯＳトラ
ンジスタのソース端子には第２昇圧回路による昇圧電圧
ＡＶＰＰを供給する。
間のブリッジ発生による待機モードでの消費電流増加が
抑制され歩留り改善を図れる半導体メモリ装置を提供す
る。 【解決手段】 ＲＡＳ等の外部制御信号に応じて昇圧ノ
ードＰＮ１，ＰＮ２及び出力ノードＯＮのプリチャージ
を行うプリチャージ手段５２と、外部制御信号に応じて
昇圧ノードＰＮ１，ＰＮ２の昇圧を行う昇圧手段５６
と、昇圧ノードＰＮ１，ＰＮ２の電圧を出力ノードＯＮ
へ伝送する伝送手段５４と、を備え、アクティブサイク
ルで昇圧電圧ＡＶＰＰを発生する第２昇圧回路を、通常
構成の第１昇圧回路に加えて設ける。そして、周辺回路
のＰＭＯＳトランジスタのバルクバイアスとして第１昇
圧回路による昇圧電圧を供給すると共に該ＰＭＯＳトラ
ンジスタのソース端子には第２昇圧回路による昇圧電圧
ＡＶＰＰを供給する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、電源電圧を昇圧して昇圧電圧を発生するメ
モリ装置の昇圧回路に関する。
関し、特に、電源電圧を昇圧して昇圧電圧を発生するメ
モリ装置の昇圧回路に関する。
【０００２】
【従来の技術】メモリチップ内のトランジスタをスイン
グ動作させる動作電圧として供給される電源電圧は、高
集積化に伴って低くなる傾向にある。例えば、４メガＤ
ＲＡＭの場合には５Ｖが使用されていたが、内部電源電
圧を採用し始めた１６メガＤＲＡＭになると４Ｖに低く
なり、そして６４メガに至ると３．３Ｖまで低められて
いる。このように電源電圧が低くなると微小回路の保護
にはよいが、一方で、高速動作にはあまり好ましくな
い。そこで、高速動作化に支障を来すことのないよいう
に、昇圧回路(boosting circult)を備えて電源電圧より
も高い電圧を適所に使用するようにしている。
グ動作させる動作電圧として供給される電源電圧は、高
集積化に伴って低くなる傾向にある。例えば、４メガＤ
ＲＡＭの場合には５Ｖが使用されていたが、内部電源電
圧を採用し始めた１６メガＤＲＡＭになると４Ｖに低く
なり、そして６４メガに至ると３．３Ｖまで低められて
いる。このように電源電圧が低くなると微小回路の保護
にはよいが、一方で、高速動作にはあまり好ましくな
い。そこで、高速動作化に支障を来すことのないよいう
に、昇圧回路(boosting circult)を備えて電源電圧より
も高い電圧を適所に使用するようにしている。
【０００３】昇圧回路は、電源電圧を基に更に高いレベ
ルへ昇圧して昇圧電圧ＶＰＰ(On chip boosted power s
upply)を発生する回路で、発生される昇圧電圧ＶＰＰ
は、ワードラインドライバやデータ出力バッファ用に用
いられる。例えばワードラインドライバでは、昇圧電圧
ＶＰＰによりワードライン電圧を発生し、メモリセルデ
ータ読出時のデータ損失を防止する。またデータ出力バ
ッファは、昇圧電圧ＶＰＰを使用することで、データ伝
送時の電圧降下によるデータ損失を防止する。更に例え
ば、昇圧電圧ＶＰＰは、互いに隣接したメモリセルアレ
イがビットラインセンスアンプを共有する共有形となっ
ている場合にビットラインに設けられて分離制御を行う
分離トランジスタの制御電極へ供給される。即ち、分離
トランジスタの制御電極に電源電圧がそのまま供給され
たのでは、当該トランジスタのしきい値電圧による損失
でビットラインセンシングマージンが減少するため、こ
れを防止するものである。
ルへ昇圧して昇圧電圧ＶＰＰ(On chip boosted power s
upply)を発生する回路で、発生される昇圧電圧ＶＰＰ
は、ワードラインドライバやデータ出力バッファ用に用
いられる。例えばワードラインドライバでは、昇圧電圧
ＶＰＰによりワードライン電圧を発生し、メモリセルデ
ータ読出時のデータ損失を防止する。またデータ出力バ
ッファは、昇圧電圧ＶＰＰを使用することで、データ伝
送時の電圧降下によるデータ損失を防止する。更に例え
ば、昇圧電圧ＶＰＰは、互いに隣接したメモリセルアレ
イがビットラインセンスアンプを共有する共有形となっ
ている場合にビットラインに設けられて分離制御を行う
分離トランジスタの制御電極へ供給される。即ち、分離
トランジスタの制御電極に電源電圧がそのまま供給され
たのでは、当該トランジスタのしきい値電圧による損失
でビットラインセンシングマージンが減少するため、こ
れを防止するものである。
【０００４】図１に示すように、従来における昇圧回路
は、発振器(Oscillator)１２、昇圧器(Booster）１４、
伝送器(Transfer)１６、及び検出器(Detector)１８から
構成されている。この図１に示した昇圧回路の動作タイ
ミングを図２の波形図に示してある。このタイミング図
を参照して昇圧回路の動作について説明する。
は、発振器(Oscillator)１２、昇圧器(Booster）１４、
伝送器(Transfer)１６、及び検出器(Detector)１８から
構成されている。この図１に示した昇圧回路の動作タイ
ミングを図２の波形図に示してある。このタイミング図
を参照して昇圧回路の動作について説明する。
【０００５】電源電圧ＶＣＣがチップ内部で供給される
と、発振器１２は所定周期の発振信号を出力して昇圧器
１４内のインバータ２０へ供給する。この発振器１２か
ら出力される発振信号の出力レベルは接地電圧ＶＳＳか
ら電源電圧ＶＣＣのレベルを有する。発振器１２の出力
レベルが接地電圧ＶＳＳである場合、インバータ２０に
直列接続されたインバータ２２の出力を受けるＭＯＳキ
ャパシタ２４の接続ノードＮ１のレベルは、“０”Ｖの
レベルになる。このとき、昇圧器１４内の接続ノードＮ
２の電圧レベルは、電源電圧ＶＣＣからトランジスタ２
６のしきい値電圧Ｖｔｈを引いた“ＶＣＣ−Ｖｔｈ”レ
ベルにプリチャージされる。
と、発振器１２は所定周期の発振信号を出力して昇圧器
１４内のインバータ２０へ供給する。この発振器１２か
ら出力される発振信号の出力レベルは接地電圧ＶＳＳか
ら電源電圧ＶＣＣのレベルを有する。発振器１２の出力
レベルが接地電圧ＶＳＳである場合、インバータ２０に
直列接続されたインバータ２２の出力を受けるＭＯＳキ
ャパシタ２４の接続ノードＮ１のレベルは、“０”Ｖの
レベルになる。このとき、昇圧器１４内の接続ノードＮ
２の電圧レベルは、電源電圧ＶＣＣからトランジスタ２
６のしきい値電圧Ｖｔｈを引いた“ＶＣＣ−Ｖｔｈ”レ
ベルにプリチャージされる。
【０００６】発振器１２の出力レベルが“０”Ｖから電
源電圧ＶＣＣレベルへ遷移するとインバータ２２から電
源電圧ＶＣＣレベルが出力されるので、接続ノードＮ１
は“０”Ｖから電源電圧ＶＣＣレベルへ上昇する。これ
により、キャパシタ２４の他方の接続ノードＮ２の電圧
は、プリチャージの“ＶＣＣ−Ｖｔｈ”レベルから“２
ＶＣＣ−Ｖｔｈ”レベルへ昇圧される。この“２ＶＣＣ
−Ｖｔｈ”レベルに昇圧された接続ノードＮ２の電圧が
伝送トランジスタ２８を介して伝送され、昇圧電圧ＶＰ
Ｐとして出力される。このような動作が連続することに
より、昇圧電圧ＶＰＰレベルは、最終的に“ＶＣＣ−Ｖ
ｔｈ”から“２（ＶＣＣ−Ｖｔｈ）”レベルへ昇圧され
る。
源電圧ＶＣＣレベルへ遷移するとインバータ２２から電
源電圧ＶＣＣレベルが出力されるので、接続ノードＮ１
は“０”Ｖから電源電圧ＶＣＣレベルへ上昇する。これ
により、キャパシタ２４の他方の接続ノードＮ２の電圧
は、プリチャージの“ＶＣＣ−Ｖｔｈ”レベルから“２
ＶＣＣ−Ｖｔｈ”レベルへ昇圧される。この“２ＶＣＣ
−Ｖｔｈ”レベルに昇圧された接続ノードＮ２の電圧が
伝送トランジスタ２８を介して伝送され、昇圧電圧ＶＰ
Ｐとして出力される。このような動作が連続することに
より、昇圧電圧ＶＰＰレベルは、最終的に“ＶＣＣ−Ｖ
ｔｈ”から“２（ＶＣＣ−Ｖｔｈ）”レベルへ昇圧され
る。
【０００７】発振器１２が発振動作を続ければ、昇圧電
圧ＶＰＰの昇圧出力が継続して行われるが、出力される
昇圧電圧ＶＰＰレベルは検出器１８によって検出され、
昇圧電圧ＶＰＰが予め設定されたレベルを超過する場合
にはディスエーブル信号が発生される。検出器１８から
ディスエーブル信号が出されるとこれに従って発振器１
２が動作停止し、昇圧動作が抑止されて昇圧電圧ＶＰＰ
のレベルは降下する。これにより、昇圧電圧ＶＰＰは一
定レベルに保たれる。出力された昇圧電圧ＶＰＰは、メ
モリ装置内のワードラインドライバ、データ出力バッフ
ァ、或いは共有形ビットラインセンスアンプの分離トラ
ンジスタに供給される。
圧ＶＰＰの昇圧出力が継続して行われるが、出力される
昇圧電圧ＶＰＰレベルは検出器１８によって検出され、
昇圧電圧ＶＰＰが予め設定されたレベルを超過する場合
にはディスエーブル信号が発生される。検出器１８から
ディスエーブル信号が出されるとこれに従って発振器１
２が動作停止し、昇圧動作が抑止されて昇圧電圧ＶＰＰ
のレベルは降下する。これにより、昇圧電圧ＶＰＰは一
定レベルに保たれる。出力された昇圧電圧ＶＰＰは、メ
モリ装置内のワードラインドライバ、データ出力バッフ
ァ、或いは共有形ビットラインセンスアンプの分離トラ
ンジスタに供給される。
【０００８】図３は、ワードラインドライバの一例を示
しており、このワードラインドライバは、ローデコーダ
３０から出力されるワードライン選択信号に従って図１
のような昇圧回路による昇圧電圧ＶＰＰで動作し、ワー
ドライン電圧を出力する。このワードラインドライバに
おいて昇圧電圧ＶＰＰは、第１ＰＭＯＳトランジスタ３
４、第２ＰＭＯＳトランジスタ３８、第３ＰＭＯＳトラ
ンジスタ４０の各ソース端子に供給されると共に、各バ
ックバイアス端子４４、即ちバルクバイアスとしても供
給される。
しており、このワードラインドライバは、ローデコーダ
３０から出力されるワードライン選択信号に従って図１
のような昇圧回路による昇圧電圧ＶＰＰで動作し、ワー
ドライン電圧を出力する。このワードラインドライバに
おいて昇圧電圧ＶＰＰは、第１ＰＭＯＳトランジスタ３
４、第２ＰＭＯＳトランジスタ３８、第３ＰＭＯＳトラ
ンジスタ４０の各ソース端子に供給されると共に、各バ
ックバイアス端子４４、即ちバルクバイアスとしても供
給される。
【０００９】第１ＰＭＯＳトランジスタ３４のドレイン
端子は内部ノード４６を介して第１ＮＭＯＳトランジス
タ３６のドレイン端子に接続されており、そしてこれら
第１ＰＭＯＳトランジスタ３４及び第１ＮＭＯＳトラン
ジスタ３６のゲート端子に、ローデコーダ３０の出力が
印加される。また、第３ＰＭＯＳトランジスタ４０のド
レイン端子は出力ノード４８を介して第２ＮＭＯＳトラ
ンジスタ４２のドレイン端子に接続されており、これら
第３ＰＭＯＳトランジスタ４０及び第２ＮＭＯＳトラン
ジスタ４２のゲート端子は内部ノード４６に共通接続さ
れている。第２ＰＭＯＳトランジスタ３８のドレイン端
子は内部ノード４６に接続され、そのゲート端子は出力
ノード４８に接続されている。このようにして、第１Ｐ
ＭＯＳトランジスタ３４及び第１ＮＭＯＳトランジスタ
３６と第３ＰＭＯＳトランジスタ４０及び第２ＮＭＯＳ
トランジスタ４２とでそれぞれインバータが構成されて
いる。尚、第１ＰＭＯＳトランジスタ３４、第２ＰＭＯ
Ｓトランジスタ３８、及び第３ＰＭＯＳトランジスタ４
０のソース端子及びドレイン端子は、例えば全てＰ形基
板に形成したＮ形ウェル内に形成される。
端子は内部ノード４６を介して第１ＮＭＯＳトランジス
タ３６のドレイン端子に接続されており、そしてこれら
第１ＰＭＯＳトランジスタ３４及び第１ＮＭＯＳトラン
ジスタ３６のゲート端子に、ローデコーダ３０の出力が
印加される。また、第３ＰＭＯＳトランジスタ４０のド
レイン端子は出力ノード４８を介して第２ＮＭＯＳトラ
ンジスタ４２のドレイン端子に接続されており、これら
第３ＰＭＯＳトランジスタ４０及び第２ＮＭＯＳトラン
ジスタ４２のゲート端子は内部ノード４６に共通接続さ
れている。第２ＰＭＯＳトランジスタ３８のドレイン端
子は内部ノード４６に接続され、そのゲート端子は出力
ノード４８に接続されている。このようにして、第１Ｐ
ＭＯＳトランジスタ３４及び第１ＮＭＯＳトランジスタ
３６と第３ＰＭＯＳトランジスタ４０及び第２ＮＭＯＳ
トランジスタ４２とでそれぞれインバータが構成されて
いる。尚、第１ＰＭＯＳトランジスタ３４、第２ＰＭＯ
Ｓトランジスタ３８、及び第３ＰＭＯＳトランジスタ４
０のソース端子及びドレイン端子は、例えば全てＰ形基
板に形成したＮ形ウェル内に形成される。
【００１０】このワードラインドライバで、ローデコー
ダ３０から活性状態のワードライン選択信号、例えば論
理“ハイ”信号が入力される場合、その論理“ハイ”レ
ベルは電源電圧ＶＣＣのレベルであり、これは昇圧電圧
ＶＰＰより低い。この活性状態のワードライン選択信号
に従って第１ＰＭＯＳトランジスタ３４と第１ＮＭＯＳ
トランジスタ３６がそれぞれオフ、オンし、これにより
内部ノード４６が論理“ロウ”レベルになる。そして、
この内部ノード４６の論理“ロウ”に従って第３ＰＭＯ
Ｓトランジスタ４０がオン、第２ＮＭＯＳトランジスタ
４２がオフとなる。その結果、出力ノード４８には第３
ＰＭＯＳトランジスタ４０を介し昇圧電圧ＶＰＰが供給
されて昇圧レベルの論理“ハイ”になり、これがワード
ライン電圧として出力されワードラインＷＬがエネーブ
ルとなる。
ダ３０から活性状態のワードライン選択信号、例えば論
理“ハイ”信号が入力される場合、その論理“ハイ”レ
ベルは電源電圧ＶＣＣのレベルであり、これは昇圧電圧
ＶＰＰより低い。この活性状態のワードライン選択信号
に従って第１ＰＭＯＳトランジスタ３４と第１ＮＭＯＳ
トランジスタ３６がそれぞれオフ、オンし、これにより
内部ノード４６が論理“ロウ”レベルになる。そして、
この内部ノード４６の論理“ロウ”に従って第３ＰＭＯ
Ｓトランジスタ４０がオン、第２ＮＭＯＳトランジスタ
４２がオフとなる。その結果、出力ノード４８には第３
ＰＭＯＳトランジスタ４０を介し昇圧電圧ＶＰＰが供給
されて昇圧レベルの論理“ハイ”になり、これがワード
ライン電圧として出力されワードラインＷＬがエネーブ
ルとなる。
【００１１】昇圧電圧ＶＰＰと内部ノード４６との間に
設けられた第２ＰＭＯＳトランジスタ３８は、出力ノー
ド４８が論理“ロウ”レベルにあるときにオンとなって
内部ノード４６を昇圧電圧ＶＰＰレベルに充電し、同時
に第２ＮＭＯＳトランジスタ４２のゲートへその昇圧電
圧ＶＰＰを供給することにより、出力ノード４８の非活
性化時間を短縮させる。
設けられた第２ＰＭＯＳトランジスタ３８は、出力ノー
ド４８が論理“ロウ”レベルにあるときにオンとなって
内部ノード４６を昇圧電圧ＶＰＰレベルに充電し、同時
に第２ＮＭＯＳトランジスタ４２のゲートへその昇圧電
圧ＶＰＰを供給することにより、出力ノード４８の非活
性化時間を短縮させる。
【００１２】図３に示すワードラインドライバにおい
て、図１の昇圧回路による昇圧電圧ＶＰＰをソース電圧
として入力する各ＰＭＯＳトランジスタは、ローデコー
ドに使用されるためチップ内で多くの位置を占めること
になる。
て、図１の昇圧回路による昇圧電圧ＶＰＰをソース電圧
として入力する各ＰＭＯＳトランジスタは、ローデコー
ドに使用されるためチップ内で多くの位置を占めること
になる。
【００１３】
【発明が解決しようとする課題】上記のように、昇圧電
圧ＶＰＰをワードラインドライバ内ＰＭＯＳトランジス
タのバックバイアス端子とソース端子に同時に供給する
場合は、該ＰＭＯＳトランジスタのソース端子とＰＮ接
合するバックバイアス端子におけるＮ形ウェルのキャパ
シタンスがかなり大きくなる。従って、昇圧電圧ＶＰＰ
を図１のような昇圧回路を用いて供給するときには、そ
の大きい容量を駆動しなければならないので、図２のタ
イミング図に示すように、発振器１２の１サイクル動作
では所定の昇圧電圧ＶＰＰのレベルまで到達できず、数
十回の発振出力を要することとなる。従って、一旦低下
した後に所望の昇圧電圧ＶＰＰを得るまでに時間がかか
り、よりいっそうの高速化に具合が悪くなってきてい
る。
圧ＶＰＰをワードラインドライバ内ＰＭＯＳトランジス
タのバックバイアス端子とソース端子に同時に供給する
場合は、該ＰＭＯＳトランジスタのソース端子とＰＮ接
合するバックバイアス端子におけるＮ形ウェルのキャパ
シタンスがかなり大きくなる。従って、昇圧電圧ＶＰＰ
を図１のような昇圧回路を用いて供給するときには、そ
の大きい容量を駆動しなければならないので、図２のタ
イミング図に示すように、発振器１２の１サイクル動作
では所定の昇圧電圧ＶＰＰのレベルまで到達できず、数
十回の発振出力を要することとなる。従って、一旦低下
した後に所望の昇圧電圧ＶＰＰを得るまでに時間がかか
り、よりいっそうの高速化に具合が悪くなってきてい
る。
【００１４】また、メモリの待機モードで昇圧電圧ＶＰ
Ｐレベルにプリチャージすべき多くのノードをもつ場
合、製造工程において、昇圧電圧ＶＰＰを使用する電圧
ノード（又はライン）と、接地電圧ＶＳＳ、電源電圧Ｖ
ＣＣ、或いは基準電圧にチャージされる電圧ノード（又
はライン）との間にブリッジが発生すると、そのブリッ
ジ領域で昇圧電圧ＶＰＰと接地電圧ＶＳＳ、電源電圧Ｖ
ＣＣ、或いは基準電圧との電位分配が行われる。このよ
うになると、昇圧回路から出力される昇圧電圧ＶＰＰの
レベルが少しずつ降下することになり、これが検出器１
８により検出されて発振器１２が動作し、昇圧動作が継
続することになる。この電位分配により引き続き昇圧動
作が実行される事態となると、発振及び昇圧動作による
消費電流が増加し、その結果、待機モードにおける電流
消費量が大きくなって歩留り低下につながるという問題
が生じる。そこで、相互に異なる電圧レベルを有するノ
ード（又はライン）間のブリッジが発生しても、待機モ
ードにおけるそのノード間の電位分配を極力防止するこ
とができれば、消費電流を抑制して良品とすることが可
能になる。
Ｐレベルにプリチャージすべき多くのノードをもつ場
合、製造工程において、昇圧電圧ＶＰＰを使用する電圧
ノード（又はライン）と、接地電圧ＶＳＳ、電源電圧Ｖ
ＣＣ、或いは基準電圧にチャージされる電圧ノード（又
はライン）との間にブリッジが発生すると、そのブリッ
ジ領域で昇圧電圧ＶＰＰと接地電圧ＶＳＳ、電源電圧Ｖ
ＣＣ、或いは基準電圧との電位分配が行われる。このよ
うになると、昇圧回路から出力される昇圧電圧ＶＰＰの
レベルが少しずつ降下することになり、これが検出器１
８により検出されて発振器１２が動作し、昇圧動作が継
続することになる。この電位分配により引き続き昇圧動
作が実行される事態となると、発振及び昇圧動作による
消費電流が増加し、その結果、待機モードにおける電流
消費量が大きくなって歩留り低下につながるという問題
が生じる。そこで、相互に異なる電圧レベルを有するノ
ード（又はライン）間のブリッジが発生しても、待機モ
ードにおけるそのノード間の電位分配を極力防止するこ
とができれば、消費電流を抑制して良品とすることが可
能になる。
【００１５】
【課題を解決するための手段】このような課題を解決す
るために本発明では、外部制御信号に応じて電源電圧を
昇圧出力する昇圧回路を提供する。つまり、電源電圧の
供給で昇圧動作し昇圧電圧を出力する第１昇圧回路と、
外部制御信号に応じて昇圧動作し昇圧電圧を出力する第
２昇圧回路と、をメモリ装置に設けるようにすること
で、昇圧能力を上げ、また待機モードにおけるチップ内
電位分配の影響を極力抑えることを可能にし、歩留りを
改善させるものである。
るために本発明では、外部制御信号に応じて電源電圧を
昇圧出力する昇圧回路を提供する。つまり、電源電圧の
供給で昇圧動作し昇圧電圧を出力する第１昇圧回路と、
外部制御信号に応じて昇圧動作し昇圧電圧を出力する第
２昇圧回路と、をメモリ装置に設けるようにすること
で、昇圧能力を上げ、また待機モードにおけるチップ内
電位分配の影響を極力抑えることを可能にし、歩留りを
改善させるものである。
【００１６】即ち、本発明によれば、電源電圧の入力に
応じて該電源電圧を昇圧する第１昇圧回路と、アクティ
ブサイクルなどを示す外部制御信号に応じて電源電圧を
昇圧する第２昇圧回路と、を設け、前記第１昇圧回路に
よる昇圧電圧をバルクバイアスに使用すると共に前記第
２昇圧回路による昇圧電圧をソース端子に入力して動作
するＭＯＳトランジスタを周辺回路に備えた半導体メモ
リ装置とすることを特徴している。第１昇圧回路は、電
源電圧が供給開始されるとこれに応じて昇圧動作し昇圧
電圧を出力する通常の昇圧回路を用いることができる。
外部制御信号としてはローアドレスストローブ信号を用
いることができ、この場合、外部制御信号を入力して第
２昇圧回路の昇圧制御信号を発生する昇圧制御信号発生
手段を更に設けるようにしておくとよい。この昇圧制御
信号発生手段は、ローアドレスストローブ信号に従うク
ロック信号及びこのクロック信号よりも遅らせたローア
ドレスエネーブル信号を発生するローアドレスストロー
ブ入力バッファと、前記クロック信号及びローアドレス
エネーブル信号を論理演算して昇圧制御信号を出力する
論理ゲートと、からなるものとすることができる。
応じて該電源電圧を昇圧する第１昇圧回路と、アクティ
ブサイクルなどを示す外部制御信号に応じて電源電圧を
昇圧する第２昇圧回路と、を設け、前記第１昇圧回路に
よる昇圧電圧をバルクバイアスに使用すると共に前記第
２昇圧回路による昇圧電圧をソース端子に入力して動作
するＭＯＳトランジスタを周辺回路に備えた半導体メモ
リ装置とすることを特徴している。第１昇圧回路は、電
源電圧が供給開始されるとこれに応じて昇圧動作し昇圧
電圧を出力する通常の昇圧回路を用いることができる。
外部制御信号としてはローアドレスストローブ信号を用
いることができ、この場合、外部制御信号を入力して第
２昇圧回路の昇圧制御信号を発生する昇圧制御信号発生
手段を更に設けるようにしておくとよい。この昇圧制御
信号発生手段は、ローアドレスストローブ信号に従うク
ロック信号及びこのクロック信号よりも遅らせたローア
ドレスエネーブル信号を発生するローアドレスストロー
ブ入力バッファと、前記クロック信号及びローアドレス
エネーブル信号を論理演算して昇圧制御信号を出力する
論理ゲートと、からなるものとすることができる。
【００１７】第２昇圧回路として本発明では、外部制御
信号に応じて昇圧ノード及び出力ノードのプリチャージ
を行うプリチャージ手段と、前記外部制御信号に応じて
前記昇圧ノードの昇圧を行う昇圧手段と、前記昇圧ノー
ドの電圧を前記出力ノードへ伝送する伝送手段と、を備
えてなる昇圧回路を提供する。この場合の伝送手段は、
第１昇圧ノードで制御されて第２昇圧ノードの電圧を伝
送するようにし、そして昇圧手段は、前記第１及び第２
昇圧ノードにそれぞれ接続された第１及び第２ブースト
キャパシタと、外部制御信号に応じて前記第１及び第２
ブーストキャパシタにそれぞれ駆動信号を提供する第１
及び第２ドライバと、からなるものとすることができ
る。また、プリチャージ手段は、外部制御信号に応じて
オンオフし、オンのときに電源電圧を昇圧ノード及び出
力ノードへ提供してプリチャージを行うスイッチ素子で
構成したものとでき、そのスイッチ素子としてＮＭＯＳ
トランジスタを用いることができる。その具体的態様と
しては、電源電圧を各ドレイン端子に受けまた第１及び
第２昇圧ノードと出力ノードにそれぞれソース端子が接
続され、そして外部制御信号に応じて各ゲート端子が制
御されることにより前記各ノードを電源電圧のレベルに
プリチャージする第１〜第３ＮＭＯＳトランジスタから
なるプリチャージ手段が可能である。このときの伝送手
段は、第２昇圧ノードと出力ノードとの間にチャネル接
続され、第１昇圧ノードにゲート端子が接続されたＮＭ
ＯＳトランジスタからなるものとすることができる。
信号に応じて昇圧ノード及び出力ノードのプリチャージ
を行うプリチャージ手段と、前記外部制御信号に応じて
前記昇圧ノードの昇圧を行う昇圧手段と、前記昇圧ノー
ドの電圧を前記出力ノードへ伝送する伝送手段と、を備
えてなる昇圧回路を提供する。この場合の伝送手段は、
第１昇圧ノードで制御されて第２昇圧ノードの電圧を伝
送するようにし、そして昇圧手段は、前記第１及び第２
昇圧ノードにそれぞれ接続された第１及び第２ブースト
キャパシタと、外部制御信号に応じて前記第１及び第２
ブーストキャパシタにそれぞれ駆動信号を提供する第１
及び第２ドライバと、からなるものとすることができ
る。また、プリチャージ手段は、外部制御信号に応じて
オンオフし、オンのときに電源電圧を昇圧ノード及び出
力ノードへ提供してプリチャージを行うスイッチ素子で
構成したものとでき、そのスイッチ素子としてＮＭＯＳ
トランジスタを用いることができる。その具体的態様と
しては、電源電圧を各ドレイン端子に受けまた第１及び
第２昇圧ノードと出力ノードにそれぞれソース端子が接
続され、そして外部制御信号に応じて各ゲート端子が制
御されることにより前記各ノードを電源電圧のレベルに
プリチャージする第１〜第３ＮＭＯＳトランジスタから
なるプリチャージ手段が可能である。このときの伝送手
段は、第２昇圧ノードと出力ノードとの間にチャネル接
続され、第１昇圧ノードにゲート端子が接続されたＮＭ
ＯＳトランジスタからなるものとすることができる。
【００１８】更に言えば本発明は、電源電圧を基に昇圧
した昇圧電圧を使用する半導体メモリ装置において、電
源電圧を昇圧して周辺回路におけるＰＭＯＳトランジス
タのバルクバイアスとして供給する第１昇圧回路と、外
部制御信号の活性化に応じ電源電圧を昇圧して前記ＰＭ
ＯＳトランジスタのソース端子へ供給する第２昇圧回路
と、を設けることを特徴とする。この場合に、外部制御
信号の活性化に応じて所定論理の昇圧制御信号を発生す
る昇圧制御信号発生手段を備えるようにし、そして第２
昇圧回路は、第１及び第２昇圧ノード及び出力ノードを
電源電圧レベルにプリチャージするようにされ、前記昇
圧制御信号の発生によりそのプリチャージ動作を停止す
るプリチャージ手段と、前記第１昇圧ノードの電圧に従
って前記第２昇圧ノードの電圧を前記出力ノードへ伝送
する伝送手段と、前記昇圧制御信号の発生により前記第
１及び第２昇圧ノードの電圧を昇圧する昇圧手段と、か
ら構成されるものとすることができる。昇圧制御信号発
生手段は、ローアドレスストローブ信号の活性化に従い
活性化するクロック信号及びこのクロック信号より遅れ
て活性化するローアドレスエネーブル信号を発生するロ
ーアドレスストローブ入力バッファと、前記クロック信
号及びローアドレスエネーブル信号を論理演算して昇圧
制御信号を出力する論理ゲートと、からなるものとする
ことができる。また、昇圧手段は、第１及び第２昇圧ノ
ードにそれぞれ接続された第１及び第２ブーストキャパ
シタと、昇圧制御信号発生手段による昇圧制御信号を駆
動して前記第１及び第２ブーストキャパシタへそれぞれ
提供する第１及び第２ドライバと、からなるものとする
ことができ、プリチャージ手段は、電源電圧を各ドレイ
ン端子に受けまた第１及び第２昇圧ノードと出力ノード
にそれぞれソース端子が接続され、そして昇圧制御信号
発生手段による昇圧制御信号を各ゲート端子に受ける複
数のＮＭＯＳトランジスタからなるものとすることがで
きる。
した昇圧電圧を使用する半導体メモリ装置において、電
源電圧を昇圧して周辺回路におけるＰＭＯＳトランジス
タのバルクバイアスとして供給する第１昇圧回路と、外
部制御信号の活性化に応じ電源電圧を昇圧して前記ＰＭ
ＯＳトランジスタのソース端子へ供給する第２昇圧回路
と、を設けることを特徴とする。この場合に、外部制御
信号の活性化に応じて所定論理の昇圧制御信号を発生す
る昇圧制御信号発生手段を備えるようにし、そして第２
昇圧回路は、第１及び第２昇圧ノード及び出力ノードを
電源電圧レベルにプリチャージするようにされ、前記昇
圧制御信号の発生によりそのプリチャージ動作を停止す
るプリチャージ手段と、前記第１昇圧ノードの電圧に従
って前記第２昇圧ノードの電圧を前記出力ノードへ伝送
する伝送手段と、前記昇圧制御信号の発生により前記第
１及び第２昇圧ノードの電圧を昇圧する昇圧手段と、か
ら構成されるものとすることができる。昇圧制御信号発
生手段は、ローアドレスストローブ信号の活性化に従い
活性化するクロック信号及びこのクロック信号より遅れ
て活性化するローアドレスエネーブル信号を発生するロ
ーアドレスストローブ入力バッファと、前記クロック信
号及びローアドレスエネーブル信号を論理演算して昇圧
制御信号を出力する論理ゲートと、からなるものとする
ことができる。また、昇圧手段は、第１及び第２昇圧ノ
ードにそれぞれ接続された第１及び第２ブーストキャパ
シタと、昇圧制御信号発生手段による昇圧制御信号を駆
動して前記第１及び第２ブーストキャパシタへそれぞれ
提供する第１及び第２ドライバと、からなるものとする
ことができ、プリチャージ手段は、電源電圧を各ドレイ
ン端子に受けまた第１及び第２昇圧ノードと出力ノード
にそれぞれソース端子が接続され、そして昇圧制御信号
発生手段による昇圧制御信号を各ゲート端子に受ける複
数のＮＭＯＳトランジスタからなるものとすることがで
きる。
【００１９】本発明の半導体メモリ装置において、第１
昇圧回路は、電源電圧の供給で所定レベルの昇圧電圧Ｖ
ＰＰを発生する。この昇圧電圧ＶＰＰは、電源電圧より
高い電圧を必要とする周辺回路内トランジスタのバルク
バイアスとして供給される。このようにして電源電圧の
印加と共に昇圧電圧ＶＰＰがバルクバイアスとして供給
されている状態で、ローアドレスストローブなどの外部
制御信号が活性入力されると、第２昇圧回路がこの外部
制御信号の入力に応じて更なる昇圧電圧ＡＶＰＰ(activ
e VPP)を出力し、周辺回路内トランジスタのソース端子
に供給するようにしてある。
昇圧回路は、電源電圧の供給で所定レベルの昇圧電圧Ｖ
ＰＰを発生する。この昇圧電圧ＶＰＰは、電源電圧より
高い電圧を必要とする周辺回路内トランジスタのバルク
バイアスとして供給される。このようにして電源電圧の
印加と共に昇圧電圧ＶＰＰがバルクバイアスとして供給
されている状態で、ローアドレスストローブなどの外部
制御信号が活性入力されると、第２昇圧回路がこの外部
制御信号の入力に応じて更なる昇圧電圧ＡＶＰＰ(activ
e VPP)を出力し、周辺回路内トランジスタのソース端子
に供給するようにしてある。
【００２０】
【発明の実施の形態】以下、本発明の実施形態につき図
４〜図６を参照して詳細に説明する。
４〜図６を参照して詳細に説明する。
【００２１】図４に本発明に係る第２昇圧回路の回路図
を示す。この第２昇圧回路は、外部制御信号の入力に応
じて電源電圧ＶＣＣを昇圧し、昇圧電圧ＡＶＰＰとして
出力するようにしてある。この場合の外部制御信号と
は、メモリアクセスに際して外部から供給されるアドレ
スストローブなどの制御信号で、本例では、一例として
ローアドレスストローブ信号バーＲＡＳを使用してい
る。
を示す。この第２昇圧回路は、外部制御信号の入力に応
じて電源電圧ＶＣＣを昇圧し、昇圧電圧ＡＶＰＰとして
出力するようにしてある。この場合の外部制御信号と
は、メモリアクセスに際して外部から供給されるアドレ
スストローブなどの制御信号で、本例では、一例として
ローアドレスストローブ信号バーＲＡＳを使用してい
る。
【００２２】図示のように本例の第２昇圧回路は、ロー
アドレスストローブ信号バーＲＡＳの活性化に応じて電
源電圧ＶＣＣから昇圧電圧ＡＶＰＰを発生するための昇
圧動作を行う昇圧器５６と、この昇圧器５６により昇圧
される昇圧ノードＰＮ２の電圧を昇圧電圧ＡＶＰＰとし
て出力ノードＯＮへ伝送する伝送器５４と、ローアドレ
スストローブ信号バーＲＡＳに応じて昇圧ノードＰＮ
１，ＰＮ２及び出力ノードＯＮのプリチャージを行うプ
リチャージ器５２と、から構成されている。
アドレスストローブ信号バーＲＡＳの活性化に応じて電
源電圧ＶＣＣから昇圧電圧ＡＶＰＰを発生するための昇
圧動作を行う昇圧器５６と、この昇圧器５６により昇圧
される昇圧ノードＰＮ２の電圧を昇圧電圧ＡＶＰＰとし
て出力ノードＯＮへ伝送する伝送器５４と、ローアドレ
スストローブ信号バーＲＡＳに応じて昇圧ノードＰＮ
１，ＰＮ２及び出力ノードＯＮのプリチャージを行うプ
リチャージ器５２と、から構成されている。
【００２３】昇圧器５６の制御入力を発生するＮＯＲ論
理の論理ゲート５０は、クロック信号ＰＲ及びローアド
レスエネーブル信号ＰＸＡＥを演算して昇圧制御信号を
出力するようにしてある。これらクロック信号ＰＲ及び
ローアドレスエネーブル信号ＰＸＡＥは、ローアドレス
ストローブ信号バーＲＡＳを受けるローアドレスストロ
ーブ入力バッファ（図示せず）から発生される信号で、
クロック信号ＰＲはローアドレスストローブ信号バーＲ
ＡＳの活性化に従い活性化され、そしてこのクロック信
号ＰＲに若干遅らせてローアドレスエネーブル信号ＰＸ
ＡＥが発生される。ローアドレスエネーブル信号ＰＸＡ
Ｅは、論理“ロウ”から論理“ハイ”レベルへの遷移で
ローアドレスがエネーブルされることを知らせ、論理
“ハイ”から論理“ロウ”レベルへの遷移でワードライ
ンとセンスアンプの制御信号が非活性化（shut-down)さ
れることを知らせる。これら信号を演算するＮＯＲゲー
ト５０は、ローアドレスストローブ信号バーＲＡＳの活
性化に従って論理“ロウ”信号を内部ノードＮ１へ供給
する。
理の論理ゲート５０は、クロック信号ＰＲ及びローアド
レスエネーブル信号ＰＸＡＥを演算して昇圧制御信号を
出力するようにしてある。これらクロック信号ＰＲ及び
ローアドレスエネーブル信号ＰＸＡＥは、ローアドレス
ストローブ信号バーＲＡＳを受けるローアドレスストロ
ーブ入力バッファ（図示せず）から発生される信号で、
クロック信号ＰＲはローアドレスストローブ信号バーＲ
ＡＳの活性化に従い活性化され、そしてこのクロック信
号ＰＲに若干遅らせてローアドレスエネーブル信号ＰＸ
ＡＥが発生される。ローアドレスエネーブル信号ＰＸＡ
Ｅは、論理“ロウ”から論理“ハイ”レベルへの遷移で
ローアドレスがエネーブルされることを知らせ、論理
“ハイ”から論理“ロウ”レベルへの遷移でワードライ
ンとセンスアンプの制御信号が非活性化（shut-down)さ
れることを知らせる。これら信号を演算するＮＯＲゲー
ト５０は、ローアドレスストローブ信号バーＲＡＳの活
性化に従って論理“ロウ”信号を内部ノードＮ１へ供給
する。
【００２４】図５の波形図に、この第２昇圧回路の動作
タイミングを示し説明する。まず、ローアドレスストロ
ーブ信号バーＲＡＳが非活性状態（論理“ハイ”）にあ
るプリチャージ期間では、クロック信号ＰＲ及びローア
ドレスエネーブル信号ＰＸＡＥが論理“ロウ”レベルで
入力される。従って、ＮＯＲゲート５０は内部ノードＮ
１に論理“ハイ”を出力し、この内部ノードＮ１の論理
“ハイ”信号が昇圧器５６内のインバータ６４，６６へ
供給される。そして、ドライバであるインバータ６４，
６６による反転駆動で論理“ロウ”信号がブーストキャ
パシタ６８，７０の接続された内部ノードＮ２，Ｎ３に
提供される。従って、ブーストキャパシタ６８，７０の
一方の電極は接地電圧ＶＳＳレベルになる。
タイミングを示し説明する。まず、ローアドレスストロ
ーブ信号バーＲＡＳが非活性状態（論理“ハイ”）にあ
るプリチャージ期間では、クロック信号ＰＲ及びローア
ドレスエネーブル信号ＰＸＡＥが論理“ロウ”レベルで
入力される。従って、ＮＯＲゲート５０は内部ノードＮ
１に論理“ハイ”を出力し、この内部ノードＮ１の論理
“ハイ”信号が昇圧器５６内のインバータ６４，６６へ
供給される。そして、ドライバであるインバータ６４，
６６による反転駆動で論理“ロウ”信号がブーストキャ
パシタ６８，７０の接続された内部ノードＮ２，Ｎ３に
提供される。従って、ブーストキャパシタ６８，７０の
一方の電極は接地電圧ＶＳＳレベルになる。
【００２５】内部ノードＮ１の論理“ハイ”信号はま
た、電源電圧ＶＣＣをドレイン端子に受け、第１昇圧ノ
ードＰＮ１にソース端子の接続されたＮＭＯＳトランジ
スタ５８のゲート端子と、電源電圧ＶＣＣをドレイン端
子に受け、第２昇圧ノードＰＮ２にソース端子の接続さ
れたＮＭＯＳトランジスタ６０のゲート端子と、電源電
圧ＶＣＣをドレイン端子に受け、出力ノードＯＮにソー
ス端子が接続されたＮＭＯＳトランジスタ６２のゲート
端子と、に供給される。従って、ローアドレスストロー
ブ信号バーＲＡＳが論理“ハイ”レベルの期間でスイッ
チ素子のＮＭＯＳトランジスタ５８，６０，６２がオン
し、第１昇圧ノードＰＮ１、第２昇圧ノードＰＮ２、及
び出力ノードＯＮはそれぞれ“ＶＣＣ−Ｖｔｈ”レベル
にプリチャージされる。
た、電源電圧ＶＣＣをドレイン端子に受け、第１昇圧ノ
ードＰＮ１にソース端子の接続されたＮＭＯＳトランジ
スタ５８のゲート端子と、電源電圧ＶＣＣをドレイン端
子に受け、第２昇圧ノードＰＮ２にソース端子の接続さ
れたＮＭＯＳトランジスタ６０のゲート端子と、電源電
圧ＶＣＣをドレイン端子に受け、出力ノードＯＮにソー
ス端子が接続されたＮＭＯＳトランジスタ６２のゲート
端子と、に供給される。従って、ローアドレスストロー
ブ信号バーＲＡＳが論理“ハイ”レベルの期間でスイッ
チ素子のＮＭＯＳトランジスタ５８，６０，６２がオン
し、第１昇圧ノードＰＮ１、第２昇圧ノードＰＮ２、及
び出力ノードＯＮはそれぞれ“ＶＣＣ−Ｖｔｈ”レベル
にプリチャージされる。
【００２６】続いて、データアクセスなどのためにロー
アドレスストローブ信号バーＲＡＳが論理“ロウ”レベ
ルに活性化されると、クロック信号ＰＲが論理“ハイ”
レベルに遷移し、そしてこのクロック信号ＰＲの論理
“ハイ”遷移後、所定時間が経過するとローアドレスエ
ネーブル信号ＰＡＸＥも論理“ハイ”レベルに遷移す
る。これに従ってＮＯＲゲート５０は、クロック信号Ｐ
Ｒの論理“ハイ”遷移に応じ内部ノードＮ１へ論理“ロ
ウ”信号を出力する。従って、この内部ノードＮ１にゲ
ート接続したプリチャージ器内の全ＮＭＯＳトランジス
タ５８，６０，６２がオフとなる。
アドレスストローブ信号バーＲＡＳが論理“ロウ”レベ
ルに活性化されると、クロック信号ＰＲが論理“ハイ”
レベルに遷移し、そしてこのクロック信号ＰＲの論理
“ハイ”遷移後、所定時間が経過するとローアドレスエ
ネーブル信号ＰＡＸＥも論理“ハイ”レベルに遷移す
る。これに従ってＮＯＲゲート５０は、クロック信号Ｐ
Ｒの論理“ハイ”遷移に応じ内部ノードＮ１へ論理“ロ
ウ”信号を出力する。従って、この内部ノードＮ１にゲ
ート接続したプリチャージ器内の全ＮＭＯＳトランジス
タ５８，６０，６２がオフとなる。
【００２７】また、インバータ６４，６６は、内部ノー
ドＮ１の論理“ロウ”を反転駆動して電源電圧ＶＣＣレ
ベルの論理“ハイ”信号を内部ノードＮ２，Ｎ３のそれ
ぞれに出力する。この内部ノードＮ２、Ｎ３の論理“ハ
イ”信号がブーストキャパシタ６８，７０に供給される
結果、ブーストキャパシタ６８，７０により、他方の側
の“ＶＣＣ−Ｖｔｈ”レベルにプリチャージされた第１
昇圧ノードＰＮ１及び第２昇圧ノードＰＮ２が“２ＶＣ
Ｃ−Ｖｔｈ”レベルへ昇圧される。この“２ＶＣＣ−Ｖ
ｔｈ”の電圧が伝送器５４内のＮＭＯＳトランジスタ５
４のゲート端子及びドレイン端子に供給されるので、出
力ノードＯＮには、“２ＶＣＣ−Ｖｔｈ”から伝送器５
４におけるしきい値電圧を引いた“２（ＶＣＣ−Ｖｔ
ｈ）”レベルの昇圧電圧ＡＶＰＰが出力される。
ドＮ１の論理“ロウ”を反転駆動して電源電圧ＶＣＣレ
ベルの論理“ハイ”信号を内部ノードＮ２，Ｎ３のそれ
ぞれに出力する。この内部ノードＮ２、Ｎ３の論理“ハ
イ”信号がブーストキャパシタ６８，７０に供給される
結果、ブーストキャパシタ６８，７０により、他方の側
の“ＶＣＣ−Ｖｔｈ”レベルにプリチャージされた第１
昇圧ノードＰＮ１及び第２昇圧ノードＰＮ２が“２ＶＣ
Ｃ−Ｖｔｈ”レベルへ昇圧される。この“２ＶＣＣ−Ｖ
ｔｈ”の電圧が伝送器５４内のＮＭＯＳトランジスタ５
４のゲート端子及びドレイン端子に供給されるので、出
力ノードＯＮには、“２ＶＣＣ−Ｖｔｈ”から伝送器５
４におけるしきい値電圧を引いた“２（ＶＣＣ−Ｖｔ
ｈ）”レベルの昇圧電圧ＡＶＰＰが出力される。
【００２８】データアクセスなどのアクティブサイクル
終了のためにローアドレスストローブ信号バーＲＡＳが
論理“ハイ”レベルへ遷移すると、これに伴ってクロッ
ク信号ＰＲは論理“ロウ”レベルに遷移する。一方、ロ
ーアドレスエネーブル信号ＰＡＸＥは、ワードラインと
センスアンプを制御する制御信号が非活性化されたとき
に論理“ロウ”レベルへ遷移するものであるため、ロー
アドレスストローブ信号バーＲＡＳの論理“ハイ”遷移
後に若干遅れて論理“ロウ”レベルになる。
終了のためにローアドレスストローブ信号バーＲＡＳが
論理“ハイ”レベルへ遷移すると、これに伴ってクロッ
ク信号ＰＲは論理“ロウ”レベルに遷移する。一方、ロ
ーアドレスエネーブル信号ＰＡＸＥは、ワードラインと
センスアンプを制御する制御信号が非活性化されたとき
に論理“ロウ”レベルへ遷移するものであるため、ロー
アドレスストローブ信号バーＲＡＳの論理“ハイ”遷移
後に若干遅れて論理“ロウ”レベルになる。
【００２９】従って、第２昇圧回路は、ローアドレスス
トローブ信号バーＲＡＳの非活性化後、ワードラインと
センスアンプの制御端子を制御する信号が非活性化され
るまで引き続き昇圧動作を行って昇圧電圧ＡＶＰＰを出
力する。ローアドレスエネーブル信号ＰＡＸＥが論理
“ロウ”レベルへ遷移すれば、ＮＯＲゲート５０が論理
“ハイ”信号を内部ノードＮ１へ出力し、これに従って
プリチャージ器内の全ＮＭＯＳトランジスタ５８，６
０，６２がオンになる。これによるプリチャージで昇圧
動作が停止される。
トローブ信号バーＲＡＳの非活性化後、ワードラインと
センスアンプの制御端子を制御する信号が非活性化され
るまで引き続き昇圧動作を行って昇圧電圧ＡＶＰＰを出
力する。ローアドレスエネーブル信号ＰＡＸＥが論理
“ロウ”レベルへ遷移すれば、ＮＯＲゲート５０が論理
“ハイ”信号を内部ノードＮ１へ出力し、これに従って
プリチャージ器内の全ＮＭＯＳトランジスタ５８，６
０，６２がオンになる。これによるプリチャージで昇圧
動作が停止される。
【００３０】この第２昇圧回路は、ローアドレスストロ
ーブ信号バーＲＡＳの活性化に応じて電源電圧ＶＣＣを
基に昇圧動作し昇圧電圧ＡＶＰＰを出力する。この場
合、ブースト用キャパシタの容量やプリチャージ用ＮＭ
ＯＳトランジスタのしきい値電圧を調節することによ
り、出力される昇圧電圧ＡＶＰＰのレベル調節を行え、
従って昇圧電圧ＡＶＰＰのレベルは、図１に示す従来回
路による昇圧電圧ＶＰＰと同じ電圧レベル、異なる電圧
レベルのいずれにも設定することができる。
ーブ信号バーＲＡＳの活性化に応じて電源電圧ＶＣＣを
基に昇圧動作し昇圧電圧ＡＶＰＰを出力する。この場
合、ブースト用キャパシタの容量やプリチャージ用ＮＭ
ＯＳトランジスタのしきい値電圧を調節することによ
り、出力される昇圧電圧ＡＶＰＰのレベル調節を行え、
従って昇圧電圧ＡＶＰＰのレベルは、図１に示す従来回
路による昇圧電圧ＶＰＰと同じ電圧レベル、異なる電圧
レベルのいずれにも設定することができる。
【００３１】図４に示すような第２昇圧回路は、図１の
ような従来の昇圧回路を用いた第１昇圧回路と共に使用
することで、メモリ装置内の周辺回路を効率的に動作さ
せられる。これについて図６を用いて説明する。図６
は、第１昇圧回路及び第２昇圧回路による各昇圧電圧に
よって動作するワードラインドライバの例を示してい
る。尚、図３と共通する部分には同じ符号を付してあ
る。
ような従来の昇圧回路を用いた第１昇圧回路と共に使用
することで、メモリ装置内の周辺回路を効率的に動作さ
せられる。これについて図６を用いて説明する。図６
は、第１昇圧回路及び第２昇圧回路による各昇圧電圧に
よって動作するワードラインドライバの例を示してい
る。尚、図３と共通する部分には同じ符号を付してあ
る。
【００３２】第１昇圧回路による昇圧電圧ＶＰＰは、ワ
ードラインドライバを構成している第１ＰＭＯＳトラン
ジスタ３４、第２ＰＭＯＳトランジスタ３８、及び第３
ＰＭＯＳトランジスタ４０のバックバイアス端子４４へ
供給され、そして、第２昇圧回路による昇圧電圧ＡＶＰ
Ｐは、これらＰＭＯＳトランジスタ３４，３８，４０の
各ソース端子へ供給されるようにしている。
ードラインドライバを構成している第１ＰＭＯＳトラン
ジスタ３４、第２ＰＭＯＳトランジスタ３８、及び第３
ＰＭＯＳトランジスタ４０のバックバイアス端子４４へ
供給され、そして、第２昇圧回路による昇圧電圧ＡＶＰ
Ｐは、これらＰＭＯＳトランジスタ３４，３８，４０の
各ソース端子へ供給されるようにしている。
【００３３】即ちまず、メモリ装置に電源電圧ＶＣＣが
供給されることで第１昇圧回路が動作し、第１の昇圧電
圧ＶＰＰを発生する。この昇圧電圧ＶＰＰは、ワードラ
インドライバ内の第１ＰＭＯＳトランジスタ３４、第２
ＰＭＯＳトランジスタ３８、及び第３ＰＭＯＳトランジ
スタ４０のバルクバイアス端子４４に供給される。
供給されることで第１昇圧回路が動作し、第１の昇圧電
圧ＶＰＰを発生する。この昇圧電圧ＶＰＰは、ワードラ
インドライバ内の第１ＰＭＯＳトランジスタ３４、第２
ＰＭＯＳトランジスタ３８、及び第３ＰＭＯＳトランジ
スタ４０のバルクバイアス端子４４に供給される。
【００３４】そして、メモリ装置の待機モードにおいて
は、第２昇圧回路がプリチャージ状態にあるので、その
プリチャージ電圧“ＶＣＣ−Ｖｔｈ”が第１ＰＭＯＳト
ランジスタ３４、第２ＰＭＯＳトランジスタ３８、及び
第３ＰＭＯＳトランジスタ４０のソース端子に供給され
る。次いで、ローアドレスストローブ信号バーＲＡＳが
活性化されると第２昇圧回路が昇圧動作するので、これ
による昇圧電圧ＡＶＰＰが第１ＰＭＯＳトランジスタ３
４、第２ＰＭＯＳトランジスタ３８、及び第３ＰＭＯＳ
トランジスタ４０のソース端子に供給される。従って、
ワードラインドライバは両昇圧電圧ＶＰＰ，ＡＶＰＰを
動作電圧とし、ローデコーダ３０によるデコーディング
信号に応じて選択ワードラインＷＬへ昇圧電圧ＡＶＰＰ
レベルのワードライン電圧を送ってエネーブルさせる。
は、第２昇圧回路がプリチャージ状態にあるので、その
プリチャージ電圧“ＶＣＣ−Ｖｔｈ”が第１ＰＭＯＳト
ランジスタ３４、第２ＰＭＯＳトランジスタ３８、及び
第３ＰＭＯＳトランジスタ４０のソース端子に供給され
る。次いで、ローアドレスストローブ信号バーＲＡＳが
活性化されると第２昇圧回路が昇圧動作するので、これ
による昇圧電圧ＡＶＰＰが第１ＰＭＯＳトランジスタ３
４、第２ＰＭＯＳトランジスタ３８、及び第３ＰＭＯＳ
トランジスタ４０のソース端子に供給される。従って、
ワードラインドライバは両昇圧電圧ＶＰＰ，ＡＶＰＰを
動作電圧とし、ローデコーダ３０によるデコーディング
信号に応じて選択ワードラインＷＬへ昇圧電圧ＡＶＰＰ
レベルのワードライン電圧を送ってエネーブルさせる。
【００３５】この構成によれば、メモリ装置が待機モー
ドにある場合、ワードラインドライバの多数の電圧ノー
ド中、昇圧電圧ＶＰＰレベルを有するノードは、第１Ｐ
ＭＯＳトランジスタ３４、第２ＰＭＯＳトランジスタ３
８、及び第３ＰＭＯＳトランジスタ４０のバルクバイア
スを供給するノードだけであり、このノードにブリッジ
の発生する確率は非常に低い。そして、より多数でブリ
ッジ発生率の高くなるＰＭＯＳトランジスタ３４，３
８，４０の各ソース端子につながる電圧ノードはプリチ
ャージレベルにあり、しかも第２昇圧回路は昇圧動作停
止状態にあるので、他のレベルの電圧ノードとの間でブ
リッジが発生したとしても消費電流が増えるようなこと
はない。つまり、待機モードの消費電流が抑制され、歩
留りを向上させ得る。
ドにある場合、ワードラインドライバの多数の電圧ノー
ド中、昇圧電圧ＶＰＰレベルを有するノードは、第１Ｐ
ＭＯＳトランジスタ３４、第２ＰＭＯＳトランジスタ３
８、及び第３ＰＭＯＳトランジスタ４０のバルクバイア
スを供給するノードだけであり、このノードにブリッジ
の発生する確率は非常に低い。そして、より多数でブリ
ッジ発生率の高くなるＰＭＯＳトランジスタ３４，３
８，４０の各ソース端子につながる電圧ノードはプリチ
ャージレベルにあり、しかも第２昇圧回路は昇圧動作停
止状態にあるので、他のレベルの電圧ノードとの間でブ
リッジが発生したとしても消費電流が増えるようなこと
はない。つまり、待機モードの消費電流が抑制され、歩
留りを向上させ得る。
【００３６】更に、データアクセスなどを実行するアク
ティブサイクルでは第１、第２の両昇圧回路が動作して
昇圧電圧を供給するようにしてあるので、上述の解決課
題にあるようなキャパシタンスも問題にならず、昇圧動
作の迅速化が図られて高速化に有利である。
ティブサイクルでは第１、第２の両昇圧回路が動作して
昇圧電圧を供給するようにしてあるので、上述の解決課
題にあるようなキャパシタンスも問題にならず、昇圧動
作の迅速化が図られて高速化に有利である。
【００３７】上記実施形態ではワードラインドライバを
例に説明したが、その他の周辺回路などにも適用可能で
あることは容易に想到されよう。
例に説明したが、その他の周辺回路などにも適用可能で
あることは容易に想到されよう。
【図１】従来の昇圧回路を示す回路図。
【図２】図１に示した昇圧回路の動作タイミングを示す
信号波形図。
信号波形図。
【図３】従来の昇圧電圧を用いて動作するワードライン
ドライバの回路図。
ドライバの回路図。
【図４】本発明に係る第２昇圧回路を示す回路図。
【図５】図４に示す第２昇圧回路の動作タイミングを示
す回路図。
す回路図。
【図６】本発明による昇圧電圧を用いて動作するワード
ラインドライバの回路図。
ラインドライバの回路図。
５０ 論理ゲート ５２ プリチャージ手段 ５６ 昇圧手段 ５４ 伝送手段 ＰＮ１，ＰＮ２ 昇圧ノード ＯＮ 出力ノード
Claims (19)
- 【請求項１】 電源電圧を基に昇圧した昇圧電圧を使用
する半導体メモリ装置において、 外部制御信号に応じて昇圧ノード及び出力ノードのプリ
チャージを行うプリチャージ手段と、前記外部制御信号
に応じて前記昇圧ノードの昇圧を行う昇圧手段と、前記
昇圧ノードの電圧を前記出力ノードへ伝送する伝送手段
と、を備えてなる昇圧回路を設けたことを特徴とする半
導体メモリ装置。 - 【請求項２】 伝送手段は、第１昇圧ノードで制御され
て第２昇圧ノードの電圧を伝送するようにされ、そして
昇圧手段は、前記第１及び第２昇圧ノードにそれぞれ接
続された第１及び第２ブーストキャパシタと、外部制御
信号に応じて前記第１及び第２ブーストキャパシタにそ
れぞれ駆動信号を提供する第１及び第２ドライバと、か
らなる請求項１記載の半導体メモリ装置。 - 【請求項３】 プリチャージ手段は、外部制御信号に応
じてオンオフし、オンのときに電源電圧を昇圧ノード及
び出力ノードへ提供してプリチャージを行うスイッチ素
子で構成される請求項１又は請求項２記載の半導体メモ
リ装置。 - 【請求項４】 プリチャージ手段がＮＭＯＳトランジス
タで構成される請求項３記載の半導体メモリ装置。 - 【請求項５】 プリチャージ手段は、電源電圧を各ドレ
イン端子に受けまた第１及び第２昇圧ノードと出力ノー
ドにそれぞれソース端子が接続され、そして外部制御信
号に応じて各ゲート端子が制御されることにより前記各
ノードを電源電圧のレベルにプリチャージする第１〜第
３ＮＭＯＳトランジスタからなる請求項２記載の半導体
メモリ装置。 - 【請求項６】 伝送手段は、第２昇圧ノードと出力ノー
ドとの間にチャネル接続され、第１昇圧ノードにゲート
端子が接続されたＮＭＯＳトランジスタからなる請求項
５記載の半導体メモリ装置。 - 【請求項７】 電源電圧を基に昇圧した昇圧電圧を使用
する半導体メモリ装置において、 電源電圧の入力に応じて該電源電圧を昇圧する第１昇圧
回路と、外部制御信号に応じて電源電圧を昇圧する第２
昇圧回路と、を設け、前記第１昇圧回路による昇圧電圧
をバルクバイアスに使用すると共に前記第２昇圧回路に
よる昇圧電圧をソース端子に入力して動作するＭＯＳト
ランジスタを周辺回路に備えたことを特徴とする半導体
メモリ装置。 - 【請求項８】 ＭＯＳトランジスタは、Ｐ形基板のＮ形
ウェルに形成したＰＭＯＳトランジスタである請求項７
記載の半導体メモリ装置。 - 【請求項９】 外部制御信号がローアドレスストローブ
信号である請求項７又は請求項８記載の半導体メモリ装
置。 - 【請求項１０】 外部制御信号を入力して第２昇圧回路
の昇圧制御信号を発生する昇圧制御信号発生手段を更に
含む請求項９記載の半導体メモリ装置。 - 【請求項１１】 昇圧制御信号発生手段は、ローアドレ
スストローブ信号に従うクロック信号及びこのクロック
信号よりも遅らせたローアドレスエネーブル信号を発生
するローアドレスストローブ入力バッファと、前記クロ
ック信号及びローアドレスエネーブル信号を論理演算し
て昇圧制御信号を出力する論理ゲートと、からなる請求
項１０記載の半導体メモリ装置。 - 【請求項１２】 ローアドレスエネーブル信号は、ワー
ドライン及びセンスアンプの制御信号が非活性化される
まで活性状態とされる請求項１０記載の半導体メモリ装
置。 - 【請求項１３】 電源電圧を基に昇圧した昇圧電圧を使
用する半導体メモリ装置において、 電源電圧を昇圧して周辺回路におけるＰＭＯＳトランジ
スタのバルクバイアスとして供給する第１昇圧回路と、
外部制御信号の活性化に応じ電源電圧を昇圧して前記Ｐ
ＭＯＳトランジスタのソース端子へ供給する第２昇圧回
路と、を設けたことを特徴とする半導体メモリ装置。 - 【請求項１４】 外部制御信号の活性化に応じて所定論
理の昇圧制御信号を発生する昇圧制御信号発生手段を備
え、第２昇圧回路は、第１及び第２昇圧ノード及び出力
ノードを電源電圧レベルにプリチャージするようにさ
れ、前記昇圧制御信号の発生によりそのプリチャージ動
作を停止するプリチャージ手段と、前記第１昇圧ノード
の電圧に従って前記第２昇圧ノードの電圧を前記出力ノ
ードへ伝送する伝送手段と、前記昇圧制御信号の発生に
より前記第１及び第２昇圧ノードの電圧を昇圧する昇圧
手段と、から構成される請求項１３記載の半導体メモリ
装置。 - 【請求項１５】 昇圧制御信号発生手段は、ローアドレ
スストローブ信号の活性化に従い活性化するクロック信
号及びこのクロック信号より遅れて活性化するローアド
レスエネーブル信号を発生するローアドレスストローブ
入力バッファと、前記クロック信号及びローアドレスエ
ネーブル信号を論理演算して昇圧制御信号を出力する論
理ゲートと、からなる請求項１４記載の半導体メモリ装
置。 - 【請求項１６】 昇圧手段は、第１及び第２昇圧ノード
にそれぞれ接続された第１及び第２ブーストキャパシタ
と、昇圧制御信号発生手段による昇圧制御信号を駆動し
て前記第１及び第２ブーストキャパシタへそれぞれ提供
する第１及び第２ドライバと、からなる請求項１５記載
の半導体メモリ装置。 - 【請求項１７】 プリチャージ手段は、電源電圧を各ド
レイン端子に受けまた第１及び第２昇圧ノードと出力ノ
ードにそれぞれソース端子が接続され、そして昇圧制御
信号発生手段による昇圧制御信号を各ゲート端子に受け
る複数のＮＭＯＳトランジスタからなる請求項１６記載
の半導体メモリ装置。 - 【請求項１８】 ローアドレスエネーブル信号は、ワー
ドラインとセンスアンプの制御信号が非活性化されるま
で活性状態にある請求項１５〜１７のいずれか１項に記
載の半導体メモリ装置。 - 【請求項１９】 第２昇圧回路による昇圧電圧は、第１
昇圧回路による昇圧電圧よりも高いか又は同じである請
求項１４〜１８のいずれか１項に記載の半導体メモリ装
置。
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|---|---|---|---|
| KR1019950012275A KR0142963B1 (ko) | 1995-05-17 | 1995-05-17 | 외부제어신호에 적응 동작하는 승압회로를 갖는 반도체 메모리 장치 |
| KR1995P12275 | 1995-05-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106675A true JPH09106675A (ja) | 1997-04-22 |
| JP3735824B2 JP3735824B2 (ja) | 2006-01-18 |
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Family Applications (1)
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| KR (1) | KR0142963B1 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762640B2 (en) | 2002-04-24 | 2004-07-13 | Nec Electronics Corporation | Bias voltage generating circuit and semiconductor integrated circuit device |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933047A (en) * | 1997-04-30 | 1999-08-03 | Mosaid Technologies Incorporated | High voltage generating circuit for volatile semiconductor memories |
| KR100524886B1 (ko) * | 1997-08-11 | 2005-12-21 | 삼성전자주식회사 | 내부전원전압레벨제어회로를채용한반도체메모리장치및이를위한내부전원전압레벨제어방법 |
| KR100272163B1 (ko) * | 1997-12-30 | 2000-11-15 | 윤종용 | 대기용어레이전압발생기를갖는반도체메모리장치 |
| KR100267011B1 (ko) * | 1997-12-31 | 2000-10-02 | 윤종용 | 반도체 메모리 장치의 내부 전원 전압 발생 회로 |
| KR100636914B1 (ko) * | 1999-06-30 | 2006-10-19 | 주식회사 하이닉스반도체 | 비트라인 프리챠지 전압 발생회로 |
| US6590817B2 (en) * | 2001-07-23 | 2003-07-08 | Micron Technology, Inc. | 6F2 DRAM array with apparatus for stress testing an isolation gate and method |
| JP4257064B2 (ja) * | 2002-02-21 | 2009-04-22 | エルピーダメモリ株式会社 | 昇圧電位発生回路及び制御方法 |
| JP2004274861A (ja) * | 2003-03-07 | 2004-09-30 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
| US7557604B2 (en) * | 2005-05-03 | 2009-07-07 | Oki Semiconductor Co., Ltd. | Input circuit for mode setting |
| KR100752656B1 (ko) * | 2006-02-23 | 2007-08-29 | 삼성전자주식회사 | 전하 전달 소자의 바디 바이어스 전압을 선택적으로제어하는 전하 전달 스위치 회로 및 이를 포함하는 승압전압 발생 회로 |
| US11862227B2 (en) * | 2021-11-15 | 2024-01-02 | Semibrain Inc. | Memory cell driver circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0378188A (ja) * | 1989-08-18 | 1991-04-03 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04302015A (ja) * | 1991-03-28 | 1992-10-26 | Nec Corp | ブーステッドクロックジェネレイター |
| JPH05234373A (ja) * | 1992-02-20 | 1993-09-10 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4581546A (en) * | 1983-11-02 | 1986-04-08 | Inmos Corporation | CMOS substrate bias generator having only P channel transistors in the charge pump |
| US4628214A (en) * | 1985-05-22 | 1986-12-09 | Sgs Semiconductor Corporation | Back bias generator |
| DE69128102T2 (de) * | 1990-03-26 | 1998-03-05 | Micron Technology Inc | Halbleiterspeicher mit hochwirksamer Ladungspumpenschaltung |
| DE4237589C2 (de) * | 1991-11-07 | 1999-10-28 | Samsung Electronics Co Ltd | Spannungspumpschaltung |
| IT1258242B (it) * | 1991-11-07 | 1996-02-22 | Samsung Electronics Co Ltd | Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione |
| JP3253389B2 (ja) * | 1992-03-31 | 2002-02-04 | 株式会社東芝 | 半導体集積回路装置 |
| JP2632112B2 (ja) * | 1992-07-27 | 1997-07-23 | 三菱電機株式会社 | 電圧発生回路 |
| JPH0721790A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH07105681A (ja) * | 1993-10-07 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置 |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| KR0137317B1 (ko) * | 1994-12-29 | 1998-04-29 | 김광호 | 반도체 메모리소자의 활성싸이클에서 사용되는 승압회로 |
-
1995
- 1995-05-17 KR KR1019950012275A patent/KR0142963B1/ko not_active IP Right Cessation
-
1996
- 1996-05-13 TW TW085105640A patent/TW293123B/zh not_active IP Right Cessation
- 1996-05-16 US US08/649,427 patent/US5754075A/en not_active Expired - Lifetime
- 1996-05-16 GB GB9610302A patent/GB2301211B/en not_active Expired - Fee Related
- 1996-05-16 JP JP12145496A patent/JP3735824B2/ja not_active Expired - Lifetime
- 1996-05-17 DE DE19619923A patent/DE19619923C2/de not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0378188A (ja) * | 1989-08-18 | 1991-04-03 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04302015A (ja) * | 1991-03-28 | 1992-10-26 | Nec Corp | ブーステッドクロックジェネレイター |
| JPH05234373A (ja) * | 1992-02-20 | 1993-09-10 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762640B2 (en) | 2002-04-24 | 2004-07-13 | Nec Electronics Corporation | Bias voltage generating circuit and semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3735824B2 (ja) | 2006-01-18 |
| US5754075A (en) | 1998-05-19 |
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| KR0142963B1 (ko) | 1998-08-17 |
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| DE19619923A1 (de) | 1996-11-21 |
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