KR100906647B1 - 전력 소비를 줄일 수 있는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 내부 동작에 소비되는 전류를 줄여 저 전력 환경에도 적합하게 동작할 수 있는 반도체 메모리 장치를 제공한다. 본 발명의 일 측면에 따르면, 워드 라인 활성화 신호와 제 1 어드레스 정보 신호를 인가받아 제 1 워드 라인 구동 신호를 출력하기 위한 제 1 구동 신호 생성부; 상기 워드 라인 활성화 신호와 제 2 어드레스 정보 신호를 인가받아 제 2 워드 라인 구동 신호를 출력하기 위한 제 2 구동 신호 생성부; 액티브 신호에 응답하여 제어 신호를 출력하기 위한 액티브 제어부; 상기 제 2 워드 라인 구동 신호 및 상기 제어 신호에 응답하여 액티브 구간 초기에 일정 시간 동안 전원 전압을 구동 전원 신호로서 공급하고, 이후 승압 전압을 상기 구동 전원 신호로서 공급하기 위한 전압 공급부; 및 상기 제 1 및 2 워드 라인 구동 신호에 응답하여 선택된 워드 라인을 상기 구동 전원 신호를 사용하여 활성화 구동하기 위한 워드 라인 제어부를 구비하는 반도체 메모리 장치가 제공된다. 따라서, 본 발명은 단위셀에 연결된 워드 라인을 전원 전압과 전원 전압보다 높은 승압 전압을 순차적으로 사용하여 활성화함으로써 반도체 메모리 장치에서 소비되는 전력을 줄이고 내부 승압 전압의 레벨을 안정화할 수 있다.
승압 전압(VPP), 전원 전압(VDD), 중간단계, 소비 전류, 워드 라인(WL)

Description

전력 소비를 줄일 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR REDUCING POWER CONSUMPTION}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 저전력 소모를 갖는 워드 라인 드라이빙장치를 포함하는 반도체메모리소자에 관한 것이다.
반도체 집적 회로 중 반도체 메모리 장치(DRAM)에서는 데이터의 저장 용량이 증가하는데 반하여 외부에서 입력되는 전원 전압은 낮아지는 방향으로 기술 개발이 이루어진다. 이와 더불어 반도체 메모리 장치는 고속동작을 요구받고 있으며 단위셀 내 데이터를 유지하기 위한 시간도 적어도 동일하게 유지되기를 요구받는다.
이와 같은 요구에 대응하기 위해, 반도체 메모리 장치의 내부에 외부 전원 전압을 승압하는 승압 전위 발생 회로를 마련하고, 이 승압 전위 발생 회로에서 외부 전원 전압을 반도체 메모리 장치의 내부 동작에 필요한 전압 레벨까지 승압하고 이를 통해 내부의 단위셀에 데이터를 입출력하는 동작을 고속화한다. 일반적인 DDR2(Double Data Rate, version 2) 반도체 메모리 장치의 경우, 1.8[V]의 전원 전 압을 승압하여 생성된 고전위 전압은 3.5[V]로 전원 전압의 전위를 약 2배가량 승압할 수 있는 회로가 요구된다. 이러한 고전위 전압을 생성하기 위해 일반적인 반도체 메모리 장치에서는 트리플러(Trippler)를 사용하기도 하지만, 승압 동작을 통해 고 전위 전압을 생성하고 반도체 메모리 장치의 내부 동작에 활용하는 것은 저 전력 환경에 적합한 반도체 메모리 장치의 설계를 어렵게 만든다.
한편, 반도체 메모리 장치의 저장 용량의 증대에 수반하여 증가하는 소비 전류로 인해 저 전력 환경에 사용되는 대용량 반도체 메모리 장치를 개발하는 데 있었던 어려움을 극복하기 위해, 반도체 메모리 장치는 다수의 승압 전위 발생 회로를 구비하고 각 승압 전위 발생 회로는 고전위 전압을 사용하는 회로의 요구에 따라 동작하게 하는 것이 일반적이다. 여기서, 승압 전위 발생 회로는 소비 전류가 작고, 면적이 작으며, 여러 승압 전위를 간단한 설계 변경만으로 생성할 수 있을수록 바람직하다.
종래 기술에 따른 반도체 메모리 장치에서 승압 전위 발생 회로는 승압 전압(VPP)을 단위셀에 연결된 워드 라인에 공급한다. 예를 들면, 512M(byte)크기의 DDR2 반도체 메모리 장치의 경우 4096개의 셀 트랜지스터를 외부에서 입력되는 어드레스에 대응하여 활성화시켜야 한다. 또한, 승압 전위 발생 회로는 코어 영역이 아닌 주변 영역 내 회로 중 고전위 전압을 필요로 하는 곳에 공급할 뿐만 아니라, 반도체 기판에 공급할 전압을 생성하는 기판 전위 발생 회로에도 승압 전압(VPP)을 공급하여 기판 전위 발생 회로가 승압 전위(VPP)로부터 필요한 전압을 생성할 수 있도록 하였다. 승압 전위(VPP)의 사용을 줄일 수 있다면 저전력 반도체 메모리 장 치의 설계를 용이하게 할 수 있으나, 전술한 바와 같이, 승압 전위 발생 회로는 반도체 메모리 장치 내 곳곳에 승압 전위(VPP)를 공급하고 있다.
도 1는 종래 기술에 따른 반도체 메모리 장치 내 워드 라인 제어장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 워드 라인 제어장치는 워드 라인 활성화신호(WLOFFB)와 복수의 어드레스 정보신호(BAX34, BAX56, BAX78)에 대응하여 제 1 워드 라인 구동신호(MWLB)를 생성하기 위한 제 1 구동 신호 생성부(444), 워드 라인 활성화신호(WLOFFB)와 또 다른 복수의 어드레스 정보신호(BAX01, BAX2)를 인가받아 제 2 워드 라인 구동 신호(FXB)를 생성하기 위한 제 2 구동 신호 제어부(150), 제 2 워드 라인 구동 신호(FXB)에 대응하여 승압 전압(VPP) 레벨의 구동 전원 신호(FX)를 출력하기 위한 전압 공급부(446), 및 제 1 및 제 2 워드 라인 구동신호(MWLB, FXB)에 대응하여 구동 전원 신호(FX)의 레벨로 워드 라인(WL)을 구동하기 위한 워드 라인 제어부(170)를 포함한다.
반도체 메모리 장치는 외부에서 인가된 명령과 어드레스 및 내부 명령을 디코딩하여, 읽기 혹은 쓰기 명령에 따른 액티브 동작 및 리프레시 동작과 같은 내부 동작 중에 워드 라인을 활성화하고 프리차지 동작과 같은 내부 동작 시에는 워드 라인을 비활성화하여야 한다. 반도체 메모리 장치 내 워드 라인을 비활성화할 필요가 있을 때, 워드 라인을 비활성화하기 위한 워드 라인 오프신호(미도시, 워드 라인 활성화신호(WLOFFB)의 반전 신호)는 논리 하이 레벨(H)로 활성화되고 제 1 및 제 2 구동 신호 생성부(140, 150)에 입력되는 워드 라인 활성화신호(WLOFFB)는 논 리 로우 레벨(L)이 된다. 반대로, 액티브 동작과 같은 경우에는 워드 라인 오프신호는 논리 로우 레벨(L)이 되고 워드 라인 활성화신호(WLOFFB)는 논리 하이 레벨(H)로 활성화된다. 일반적으로, 워드 라인 오프신호 혹은 워드 라인 활성화신호는 프리차지 동작을 지시하는 프리차지 명령(PCG)에 대응하여 생성된다.
워드 라인(WL)에 승압 전압(VPP) 레벨을 인가하여 활성화하기 위해, 제 1 및 제 2 구동 신호 생성부(140, 150)는 제 1 및 2 워드 라인 구동신호(MWLB, FXB)는 논리 로우 레벨로 출력한다. 전압 공급부(30)는 제 2 워드 라인 구동신호(FXB)에 대응하여 승압 전압(VPP) 레벨의 구동 전원 신호(FX)를 워드 라인 제어부(170)에 공급하고, 워드 라인 제어부(170)는 제 1 워드 라인 구동신호(MWLB)에 대응하여 구동 전원 신호(FX)의 레벨을 워드 라인(WL)에 인가한다. 이후 워드 라인(WL)을 비활성화하기 위해 제 1 및 2 워드 라인 구동신호(MWLB, FXB)를 논리 하이 레벨로 출력하면, 워드 라인 제어부(170)는 워드 라인(WL)에 인가되었던 승압 전압(VPP) 레벨을 방전시켜 워드 라인(WL)이 비활성화되도록 한다.
도 2는 도 1에 도시된 전압 공급부(446)를 설명하기 위한 회로도이다.
도시된 바와 같이, 전압 공급부(446)는 제 2 워드 라인 구동신호(FXB)에 대응하여 접지 전압(VSS) 레벨 혹은 승압 전압(VPP) 레벨을 가지는 구동 전원 신호(FX)를 출력한다. 구체적으로, 전압 공급부(446)는 제 2 워드 라인 구동신호(FXB)가 논리 로우 레벨(H)일 때 승압 전압(VPP) 레벨을 구동 전원 신호(FX)로 인가하기 위한 피모스(PMOS) 트랜지스터와 제 2 워드 라인 구동신호(FXB)가 논리 하이 레벨일 때 접지 전압(VSS) 레벨을 구동 전원 신호(FX)로 인가하기 위한 앤모 스(NMOS) 트랜지스터를 포함한다.
도 3은 도 1에 도시된 워드 라인 제어부(170)를 설명하기 위한 회로도이다.
도시된 바와 같이, 워드 라인 제어부(170)는 제 1 워드 라인 구동신호(MWLB)의 활성화에 응답하여 워드 라인(WL)을 구동 전원 신호(FX)의 레벨로 드라이빙하기 위한 제 1 피모스 트랜지스터(PM1), 제 1 워드 라인 구동신호(MWLB)의 비활성화에 응답하여 워드 라인(WL)이 접지 전압(VSS) 레벨을 갖도록 하기 위한 제 1 앤모스 트랜지스터(NM1), 및 제 2 워드 라인 구동신호(FXB)에 응답하여 워드 라인(WL)이 접지전압(VSS) 레벨을 갖도록 하기 위한 제 2 앤모스 트랜지스터(NM2)를 포함한다.
동작을 간략히 살펴보면, 제 1 워드 라인 구동신호(MWLB)가 논리 로우 레벨(L)로 활성화되면 제 1 피모스 트랜지스터(PM1)가 액티브되어 워드 라인(WL)에 구동 전원 신호(FX)가 가진 승압 전압(VPP) 레벨을 인가한다. 그리고, 제 1 워드 라인 구동신호(MWLB)가 논리 하이 레벨(H)로 비활성화되고 제 2 워드 라인 구동신호(FXB)가 논리 하이 레벨(H)로 비활성화되면 이들을 게이트 입력으로 갖는 제 1 및 2 앤모스 트랜지스터(NM1, NM2)가 각각 액티브되어 승압 전압(VPP) 레벨이던 워드 라인(WL)이 접지 전압(VSS) 레벨을 갖도록 방전한다.
전술한 워드 라인 제어장치는 복수의 어드레스 정보 신호(BAX01, BAX2, BAX34, BAX56, BAX78)에 대응하여 해당 워드 라인(WL)에 승압 전압(VPP) 레벨을 인가할 수 있다. 여기서, 어드레스 정보 신호는 외부에서 어드레스 핀을 통해 입력된 어드레스(BA0~8) 중 해당하는 어드레스를 각각 디코딩하여 생성한 신호이고, 반도체 메모리 장치는 단위셀을 지정하기 위한 어드레스의 일정 그룹별로 워드 라인 제 어 장치를 포함한다.
이하에서는 도 1에 도시된 워드 라인 제어장치의 전체 동작을 살펴본다.
프리차지 명령(PCG)에 대응하여 워드 라인 활성화신호(WLOFFB)가 비활성화된 상태에서 프리차지 동작이 완료된 후, 반도체 메모리 장치 내 단위셀을 액세스하기 위한 액티브 명령(ACT)과 함께 어드레스가 인가되고, 어드레스가 디코딩되어 복수의 어드레스 정보 신호(BAX01, BAX2, BAX34, BAX56, BAX78)가 논리 하이 레벨(H)로 활성화된다. 이때, 워드 라인 활성화신호(WLOFFB)는 논리 하이 레벨(H)로 활성화된다.
제 1 구동 신호 생성부(444)는 복수의 어드레스 정보 신호(BAX34, BAX56, BAX78)가 논리 하이 레벨(H)로 활성화되는 것에 응답하여 제 1 워드 라인 구동신호(MWLB)를 논리 로우 레벨(L)로 활성화한다. 아울러, 제 2 구동 신호 생성부(150)는 다른 복수의 어드레스 정보 신호(BAX01, BAX2)의 활성화에 응답하여 제 2 워드 라인 구동신호(FXB)를 논리 로우 레벨(L)로 활성화한다. 논리 로우 레벨(L)로 활성화된 제 2 워드 라인 구동신호(FXB)에 대응하여 전압 공급부(446)는 승압 전압(VPP) 레벨을 가진 구동 전원 신호(FX)를 출력한다. 이어, 워드 라인 제어부(170)는 제 1 워드 라인 구동신호(MWLB)의 활성화에 응답하여 구동 전원 신호(FX)의 레벨로 워드 라인(WL)을 구동한다.
한편, 프리차지 명령(PCG)이 인가되면, 워드 라인 활성화신호(WLOFFB)가 논리 하이 레벨(L)로 비활성화된다. 비활성화된 워드 라인 활성화신호(WLOFFB)에 대응하여 제 1 및 2 구동 신호 생성부(140, 150)는 제 1 및 2 워드 라인 구동신 호(MWLB, FXB)를 모두 논리 하이 레벨(H)로 비활성화시키고 이에 대응하여 워드 라인 제어부(170)는 워드 라인(WL)에 인가된 전하를 방전하여 접지 전압(VSS) 레벨로 만든다. 이때, 전압 공급부(446)는 논리 하이 레벨(H)의 제 2 워드 라인 구동 신호(FXB)에 대응하여 접지 전압(VSS) 레벨을 가진 구동 전원 신호(FX)를 출력한다.
전술한 바와 같이, 종래기술에 따른 워드 라인 제어장치를 포함하는 반도체 메모리 장치는 액티브 명령(ACT)과 함께 어드레스가 인가되면 어드레스에 대응하는 워드 라인(WL)을 승압 전압(VPP) 레벨로 구동하고, 프리차지 명령(PCG)이 인가되면 승압 전압(VPP) 레벨로 활성화 상태인 워드 라인(WL)을 비활성화시킨다. 즉, 반도체 메모리 장치에서 워드 라인은 접지 전압(VSS) 레벨인 비활성화 상태에서 승압 전압(VPP) 레벨로 활성화되는데 워드 라인의 전위를 갑자기 상승시킬 때 많은 전류가 소모된다. 특히, 반도체 메모리 장치의 데이터 저장 용량이 증가할수록 단위셀에 연결된 워드 라인의 수 역시 증가하게 되고, 이를 제어하기 위해서는 더 많은 전류가 소모된다. 이는 반도체 메모리 장치를 저 전력 환경에 적합하게 동작하도록 설계하고 개발하는데 장애가 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 단위셀에 연결된 워드 라인을 전원 전압과 전원 전압보다 높은 승압 전압을 순차적으로 사용하여 활성화함으로써 워드 라인을 제어하는 데 소비되는 전류량을 줄일 수 있어 반도체 메모리 장치의 동작상 소비되는 전력을 줄일 수 있는 장치를 제공하는 것을 목적으로 한다.
삭제
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 워드 라인 활성화 신호와 제 1 어드레스 정보 신호를 인가받아 제 1 워드 라인 구동 신호를 출력하기 위한 제 1 구동 신호 생성부; 상기 워드 라인 활성화 신호와 제 2 어드레스 정보 신호를 인가받아 제 2 워드 라인 구동 신호를 출력하기 위한 제 2 구동 신호 생성부; 액티브 신호에 응답하여 제어 신호를 출력하기 위한 액티브 제어부; 상기 제 2 워드 라인 구동 신호 및 상기 제어 신호에 응답하여 액티브 구간 초기에 일정 시간 동안 전원 전압을 구동 전원 신호로서 공급하고, 이후 승압 전압을 상기 구동 전원 신호로서 공급하기 위한 전압 공급부; 및 상기 제 1 및 2 워드 라인 구동 신호에 응답하여 선택된 워드 라인을 상기 구동 전원 신호를 사용하여 활성화 구동하기 위한 워드 라인 제어부를 구비하는 반도체 메모리 장치가 제공된다.
삭제
반도체 메모리 장치에서 소비되는 전력을 줄이고 내부 승압 전압의 레벨을 안정화하기 위해, 본 발명은 단위셀에 연결된 워드 라인을 전원 전압보다 높은 승압 전압만을 사용하여 제어하는 것이 아니라 전원 전압 및 승압 전압을 순차적으로 사용하여 워드 라인을 활성화함으로써 승압 전압의 사용을 줄여 전류 소모를 줄인다. 구체적으로, 어드레스에 대응하는 워드 라인을 활성화하거나 활성화된 워드 라인을 비활성화할 때 승압 전압이 아닌 전원 전압을 공급하여 승압 전압의 사용을 줄인다.
본 발명은 반도체 메모리 장치의 워드 라인 제어장치가 접지 전압레벨의 워드 라인을 승압 전압 레벨로 상승시키기 위한 과정에서 전원 전압과 승압 전압을 순차적으로 사용하여 워드 라인의 전위를 상승시키는 과정을 단계적으로 진행시켜 소비되는 전류량을 줄일 수 있는 장점이 있다.
또한, 본 발명은 반도체 메모리 장치 내 워드 라인의 전위를 상승시키기 위한 동작을 순차적으로 진행할 때 전원 전압을 사용하는 시간을 조절하여 소비 전력을 줄임과 동시에 액티브 동작 및 리프레쉬 동작을 수행하기 위한 동작 마진을 해치지 않도록 함으로써 소비 전력을 줄이면서도 반도체 메모리 장치의 고속 동작을 보장할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4은 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 워드 라인 제어장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 워드 라인 제어장치는 액티브 신호(RACT)에 대응하여 제어 신호(CTRLB)를 활성화하기 위한 액티브 제어부(420), 워드 라인 활성화 신호(WLOFFB)와 제 1 어드레스 정보 신호(BAX34, BAX56, BAX78)를 인가받아 제 1 워드 라인 구동신호(MWLB)를 생성하기 위한 제 1 구동 신호 생성부(440), 워드 라인 활성화 신호(WLOFFB)와 제 2 어드레스 정보 신호(BAX01, BAX2)를 인가받아 제 2 워드 라인 구동신호(FXB)를 생성하기 위한 제 2 구동 신호 생성부(450)와, 제어 신호(CTRLB) 및 제 2 워드 라인 구동신호(FXB)에 응답하여 전원 전압(VDD) 레벨 혹은 전원 전압보다 높은 전위를 가진 승압 전압(VPP) 레벨의 구동 전원 신호(FX)를 출력하기 위한 전압 공급부(460), 및 제 2 워드 라인 구동신호(FXB)와 제 1 워드 라인 구동신호(MWLB)에 응답하여 구동 전원 신호(FX)의 레벨로 워드 라인(WL)을 구동하기 위한 워드 라인 제어부(470)를 포함한다.
반도체 메모리 장치가 고집적화되어 저장할 수 있는 데이터의 크기가 커지고 낮은 전원 전압으로도 동작이 가능해지도록 발전함에 따라 데이터를 저장하기 위한 단위셀의 크기가 작아지고 단위셀에 포함된 캐패시터의 크기 역시 줄어든다. 이로 인해 데이터 '1'에 대응하여 캐패시터에 저장되는 전하량도 크지 않게 되고 단위셀과 비트 라인간 데이터의 전달을 빠르게 원활하게 하기 위해서, 반도체 메모리 장치는 전원 전압(VDD) 레벨보다 높은 전위를 가지는 승압 전압(VPP)을 사용하여 워드 라인(WL)을 구동한다. 즉, 워드 라인(WL)은 비활성화되었을 때 접지 전압(VSS) 레벨로 유지되고 활성화될 경우 승압 전압(VPP) 레벨을 가지게 된다.
본 발명에서 워드 라인(WL)에 공급한 전압 레벨을 결정하는 전압 공급부(460)는 일정 시간 동안 전원 전압(VDD)을 이후 승압 전압(VPP)을 구동 전원 신호(FX)로서 출력한다. 구체적으로, 전압 공급부(460)는 제어 신호(CTRLB)가 활성화되면 전원 전압(VDD) 레벨을 가진 구동 전원 신호(FX)를 출력하고 제 2 워드 라인 구동신호(FXB)가 활성화되고 제어 신호(CTRLB)가 비활성화되면 승압 전압(VPP) 레 벨을 가진 구동 전원 신호(FX)를 출력한다. 여기서, 제어 신호(CTRLB)는 액세스 신호(RACT)에 대응하여 워드 라인(WL)이 활성화되는 시작과 끝의 일정 시간 동안 전압 공급부(460)가 전원 전압(VDD)을 인가하기 위한 제어 신호이다. 또한, 워드 라인(WL)을 비활성화하기 위해 승압 전압(VPP) 레벨에서 접지 전압(VSS) 레벨로 천이시킬 때도, 반도체 메모리 장치는 제어 신호(CTRLB)를 활성화하여 전원 전압(VDD) 레벨의 구동 전원 신호(FX)를 공급한 뒤 제 1 및 제 2 워드 라인 구동신호(MWLB, FXB)를 활성화시켜 워드 라인(WL)의 전위가 접지 전압(VSS)으로 낮아지게 한다.
종래의 반도체 메모리 장치에서는 접지 전압(VSS) 레벨을 유지하던 워드 라인(WL)을 활성화하기 위해 승압 전압(VPP)을 공급하여 워드 라인(WL)을 활성화하는 데 소요되는 시간을 줄이기 위해 노력하였다. 그러나, 접지 전압(VSS)과 승압 전압(VPP)의 전위차는 반도체 메모리 장치로 공급되는 전원 전압(VDD)에 비해 매우 커 워드 라인(VPP)이 승압 전압(VPP)의 레벨을 갖도록 하는 데 큰 전류가 소비되었다. 또한, 승압 전압(VPP)이 워드 라인(WL)을 활성화하기 위해 순간적으로 공급되면서 반도체 메모리 장치 내 승압 전압 발생 장치로부터 생성된 승압 전압(VPP)의 레벨이 불안정해질 수 있는 단점이 있었다. 이를 극복하기 위해, 전술한 바와 같이 본 발명에서는 논리 로우 레벨(접지 전압 레벨)로 비활성화된 워드 라인(WL)을 활성화하는 과정에서 반도체 메모리 장치는 초기 일정 시간 동안 전원 전압(VDD)의 레벨을 가진 구동 전원 신호(FX)를 워드 라인으로 공급하여 워드 라인(WL)의 일정한 전위로 끌어올린 뒤 승압 전압(VPP)의 레벨을 가진 구동 전원 신호(FX)를 공급하여 워드 라인의 전위를 승압 전압(VPP)의 레벨까지 끌어올린다. 따라서, 전원 전 압(VDD)과 승압 전압(VPP)을 순차적으로 공급하여 워드 라인을 활성화하므로써 승압 전압(VPP)만을 사용할 때 순간적인 전류의 소모로 전압 레벨이 불안정해지는 단점을 해소할 수 있다.
더 나아가, 전원 전압(VDD)과 승압 전압(VPP)을 순차적으로 공급하여 워드 라인(WL)의 전위를 상승시키기 때문에 승압 전압(VPP)만을 이용하여 워드 라인(WL)의 전위를 상승시킬때 보다 동작 속도가 늦어지는 단점이 있으나, 전압 공급부(160)가 전원 전압(VDD)을 워드 라인 제어부(470)로 공급하기 위한 제어 신호(CTRLB)의 활성화 시간을 반도체 메모리 장치의 동작 속도를 결정하는 외부 클록의 주기와 액티브 동작 및 리프레쉬 동작을 위한 동작 마진에 대응하여 결정함으로써 액티브 동작 및 리프레쉬 동작이 정상적으로 수행되도록 한다. 또한, 워드 라인(WL)을 비활성화할 때에도 워드 라인(WL)에 승압 전압(VPP)을 인가하는 시간을 줄이고 전원 전압(VDD)을 인가할 수 있도록 제어 신호(CTRLB)를 활성화하였기 때문에 해당 시간만큼의 전력 소모를 줄일 수 있다.
결과적으로, 본 발명은 워드 라인(WL)을 제어하는 데 승압 전압(VPP)만을 이용하는 것이 아니라 액티브 동작의 동작 마진을 보장할 수 있는 범위 내에서 전원 전압(VDD)을 공급하도록 하여 승압 전압(VPP) 사용으로 인한 전력 소모를 줄일 수 있고 승압 전압(VPP)의 레벨 안정화에 도움을 줄 수 있다.
도 4를 참조하면, 제 1 구동 신호 생성부(440)는 제 1 어드레스 정보 신호(BAX34, BAX56, BAX78)를 입력받고, 제 2 구동 신호 생성부(440)는 제 2 어드레스 정보 신호(BAX01, BAX2)를 입력받는다. 제 1 어드레스 정보 신호(BAX34, BAX56, BAX78)는 어드레스 A<3:8>을 디코딩하여 생성된 신호이고 제 2 어드레스 정보 신호(BAX01, BAX2)는 어드레스 A<0:2>를 디코딩하여 생성된 것인데, 여기서 제 1 어드레스 정보 신호와 제 2 어드레스 정보 신호의 구분은 반도체 메모리 장치 내 신호선을 줄이기 위한 내부에 포함된 어드레스 디코더의 압축 디코딩 비율에 따른 것이다. 본 발명의 일 실시예에서는 512M 반도체 메모리 장치가 8:1의 압축 디코딩 비율의 어드레스 디코더를 포함하는 경우(신호선은 3 bit에 해당하는 8개와 6 bit에 해당하는 64개를 포함 총 72개가 된다)를 그 예로 들어 설명하고, 다른 실시예에서는 어드레스 정보 신호의 구성을 달리할 수 있다.
도 5a는 도 4에 도시된 액티브 제어부(420)를 설명하기 위한 회로도이다.
도시된 바와 같이, 액티브 제어부(420)는 지연부(422), 타이밍 검출부(424), 및 논리 조합부(426)를 포함한다. 외부 명령에 대응하는 액티브 신호(RACT)가 활성화되면 단위셀을 액세스하기 위해 워드 라인(WL)을 활성화해야 한다. 액티브 제어부(420)는 워드 라인(WL)이 활성화되는 시작 시점과 종료 시점을 감지하여 워드 라인(WL)에 승압 전압(VPP)이 아닌 전원 전압(VDD)이 인가되도록 한다.
액티브 신호(RACT)를 인가받는 지연부(422)는 직렬 연결된 다수개의 인버터로 구성되어 있으며, 지연부(422)의 지연시간이 제어 신호(CTRLB)의 활성화 구간이 된다. 타이밍 검출부(424)는 액티브 신호(RACT)와 지연부(422)에 의해 지연된 신호(RACTD)를 인가받아 논리 조합하여 활성화되는 시작과 끝에 지연부(422)의 지연시간만큼 활성화되는 신호를 생성한다. 구체적으로 살펴보면, 타이밍 검출부(424)는 복수의 인버터와 부정 논리곱 게이트로 구성되어 있다. 타이밍 검출부(424)는 액티브 신호(RACT)를 반전한 뒤 반전된 액티브 신호(RACTB)와 지연부(422)에 의해 지연된 신호(RACTD)에 부정 논리곱 연산을 수행하여 워드 라인(WL)의 활성화 종료시점에 일정 시간 동안 활성화되는 종료 제어 신호(CTRLB2)를 출력한다. 또한, 타이밍 검출부(424)는 지연부(422)에 의해 지연된 신호(RACTD)를 반전한 뒤 반전된 신호(RACTDB)와 액티브 신호(RACT)에 부정 논리곱 연산을 수행하여 워드 라인(WL)의 활성화 시작 시점에 일정 시간 동안 활성화되는 시작 제어 신호(CTRLB1)를 출력한다. 논리 조합부(426)는 시작 제어 신호(CTRLB1)와 종료 제어 신호(CTRLB2)에 논리곱 연산을 수행하여 제어 신호(CTRLB)를 생성한다.
도 5b는 도 5a에 도시된 액티브 제어부(420)의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 액티브 제어부(420)는 액티브 신호(RACT)를 인가받아 액티브 신호(RACT)의 활성화 시작과 끝의 일정 구간 활성화되는 제어 신호(CTRLB)를 생성하고 있다. 도시된 각 신호들의 레벨 천이는 도 5a에 도시된 액티브 제어부(420)의 구성을 통해 당업자에게 쉽게 이해될 수 있는 것이므로 자세한 설명은 생략하도록 한다.
도 6은 도 4에 도시된 제 1 구동 신호 생성부(440)를 설명하기 위한 회로도이다.
도시된 바와 같이, 제 1 구동 신호 생성부(440)는 워드 라인 활성화 신호(WLOFFB)에 대응하여 승압 전압(VPP) 레벨의 제 1 워드 라인 구동 신호(MWLB)를 출력하기 위한 제 1 구동부(442), 제 1 어드레스 정보 신호(BAX34, BAX56, BAX78) 에 대응하여 논리 로우 레벨(L)로 활성화된 제 1 워드 라인 구동 신호(MWLB)를 출력하기 위한 제 1 활성화부(444), 및 제 1 구동부(442)와 제 1 활성화부(444)의 출력을 래치하여 출력하기 위한 제 1 래치(446)를 포함한다.
여기서, 워드 라인 활성화 신호(WLOFFB)는 프리차지 명령에 대응하여 논리 로우 레벨(L)로 비활성화되어 제 1 구동부(442)는 승압 전압(VPP) 레벨을 가지는 제 1 워드 라인 구동 신호(MWLB)를 생성하지만, 프리차지 동작이 종료되거나 혹은 액티브 명령이 인가되면 논리 하이 레벨(H)로 활성화되어 승압 전압(VPP)의 공급을 차단한다. 액티브 명령과 함께 어드레스가 인가되면 제 1 어드레스 정보 신호(BAX34, BAX56, BAX78)는 논리 하이 레벨(H)로 활성화되어 제 1 활성화부(442)는 접지 전압(VSS)을 인가하여 제 1 워드 라인 구동 신호(MWLB)를 논리 로우 레벨(L)로 활성화한다. 제 1 래치는(446)는 워드 라인 활성화 신호(WLOFFB)가 논리 로우 레벨(L)로 다시 활성화되기까지 제 1 워드 라인 구동 신호(MWLB)를 논리 로우 레벨로 유지한다. 반대로 프리차지 명령에 대응하여 워드 라인 활성화 신호가 논리 로우 레벨(L)로 활성화되면 제 1 워드 라인 구동 신호(MWLB)를 VPP 레벨로 유지한다. 여기서, 제 1 래치(446) 내 포함된 두 개의 인버터는 승압 전압(VPP)을 구동 전압으로 인가받는다.
도 7은 도 4에 도시된 제 2 구동 신호 생성부(450)를 설명하기 위한 회로도이다.
도시된 바와 같이, 제 2 구동 신호 생성부(450)는 워드 라인 활성화 신호(WLOFFB)에 대응하여 승압 전압(VPP) 레벨의 제 2 워드 라인 구동 신호(FXB)를 출력하기 위한 제 2 구동부(452), 제 2 어드레스 정보 신호(BAX01, BAX2)에 대응하여 논리 로우 레벨(L)로 활성화된 제 2 워드 라인 구동 신호(FXB)를 출력하기 위한 제 2 활성화부(454), 및 제 2 구동부(452)와 제 2 활성화부(454)의 출력을 래치하여 출력하기 위한 제 2 래치(456)를 포함한다.
제 2 구동 신호 생성부(450)를 도 6에 도시된 제 1 구동 신호 생성부(440)와 비교해보면 인가되는 어드레스 정보 신호와 대응하는 트랜지스터의 수만 다를 뿐, 유사한 회로 구조로 되어 있으므로, 구체적인 동작에 대한 설명은 생략한다.
한편, 도 3에 도시된 종래의 워드 라인 제어부(170)와 동일한 회로 구성을 가지는 워드 라인 제어부(470)는 액티브 동작 및 리프레쉬 동작이 완료되면 전원 전압(VDD) 레벨의 구동 전원 신호(FX)를 일정 시간 동안 공급한 뒤 승압 전압(VPP) 레벨의 제 1 및 2 워드 라인 구동 신호(MWLB, FXB)를 이용하여 워드 라인(WL)에 인가되었던 전하를 방전시켜 접지 전압(VSS) 레벨이 되게 한다. 이때, 워드 라인(WL)을 비활성화할 때 전하를 빠르고 완전히 빼내어 접지 전압(VSS) 레벨에 도달할 수 있도록 하기 위해 제 1 및 2 구동 신호 생성부(450)에서 출력되는 제 1 및 2 워드 라인 구동 신호(MWLB, FXB)는 승압 전압(VPP) 레벨로 출력된다.
도 8은 도 4에 도시된 전압 공급부(450)를 설명하기 위한 회로도이다.
도시된 바와 같이, 전압 공급부(450)는 제 2 워드 라인 구동 신호(FXB)에 응답하여 승압 전압(VPP)을 공급하기 위한 제 1 풀업 드라이버(PM2), 제 2 워드 라인 구동 신호(FXB)에 응답하여 접지 전압(VSS)을 공급하기 위한 풀다운 드라이버(NM3), 제어 신호(CTRLB)가 비활성화되면 제1 풀업 드라이버(PM2) 및 풀다운 드 라이버(NM3)의 출력을 구동 전원 신호(FX)로서 출력하기 위한 스위치(NM4), 및 제어 신호(CTRLB)가 활성화되면 전원 전압(VDD)을 구동 전원 신호(FX)로서 출력하기 위한 제 2 풀업 드라이버(PM3)를 포함한다.
구체적으로 살펴보면, 제 2 풀업 드라이버(PM3)는 제어 신호(CTRLB)가 논리 로우 레벨(L)로 활성화될 때 전원 전압(VDD)을 구동 전원 신호(FX)로서 출력하기 위한 피모스(PMOS) 트랜지스터를 포함하고, 스위치(NM4)는 제어 신호(CTRLB)가 논리 하이 레벨(H)로 비활성화될 때 제 1 풀업 드라이버(PM2) 및 풀다운 드라이버(NM3)의 출력을 구동 전원 신호(FX)로서 출력하기 위한 앤모스(NMOS) 트랜지스터를 포함한다. 또한, 제1 풀업 드라이버(PM2)는 제 2 워드 라인 구동 신호(FXB)가 논리 로우 레벨(L)로 활성화될 때 승압 전압(VPP)을 공급하기 위한 피모스 트랜지스터를 포함하고, 풀다운 드라이버(NM3)는 제 2 워드 라인 구동 신호(FXB)가 논리 하이 레벨(H)로 비활성화될 때 접지 전압(VSS)을 공급하기 위한 앤모스 트랜지스터를 포함한다. 여기서, 제어 신호(CTRLB)는 비활성화상태에서 논리 하이 레벨(H)을 유지하다가 일정 시간 동안 논리 로우 레벨(L)로 활성화되는 신호이다.
제어 신호(CTRLB)가 논리 로우 레벨(L)로 활성화되면, 제 2 풀업 드라이버(PM3)가 액티브되어 구동 전원 신호(FX)로서 전원 전압(VDD)을 공급한다. 이때, 스위치(NM4)는 턴오프되어 제 1 풀업 드라이버와 풀다운 드라이버의 출력이 전달되지 않도록 한다. 반면, 제어 신호(CTRLB)가 논리 하이 레벨(H)로 비활성화되고 제 2 워드 라인 구동신호(FXB)가 논리 로우 레벨(L)로 활성화되면, 제 1 풀업 드라이버(PM2)가 액티브되고 스위치(NM4)가 턴온되어 승압 전압(VPP) 레벨을 가진 구동 전원 신호(FX)가 출력되도록 한다. 따라서, 워드 라인(WL)을 활성화하는 과정에서 구동 전원 신호(FX)는 제어 신호(CTRLB)의 활성화 시 접지전압(VSS)에서 전원 전압(VDD) 레벨로 천이한 후 제 2 워드 라인 구동신호(FXB)의 활성화 시 전원 전압(VDD)에서 승압 전압(VPP) 레벨로 상승한다
한편, 워드 라인(WL)을 비활성화하는 과정에서는 제어 신호(CTRLB)가 활성화되면 제2 풀업-드라이버(PM3)가 전원 전압(VDD)을 인가하고 스위치(NM4)가 턴오프되어 구동 전원 신호(FX)가 승압 전압(VPP) 레벨에서 전원 전압(VDD)으로 하강한다. 이후, 제어 신호(CTRLB)가 비활성화되고 제 2 워드 라인 구동신호(FXB)가 논리하이 레벨(H)로 비활성화되면, 풀다운 드라이버(NM3)가 액티브되어 구동 전원 신호(FX)가 접지 전압(VSS)로 하강한다.
본 발명에서는 제 2 구동 신호 생성부(450)에서 출력된 제 2 워드 라인 구동신호(FXB)에 의해 구동 전원 신호(FX)의 전위를 상승 혹은 하강시킬 때, 접지 전압(VSS)에서 승압 전압(VPP)으로 혹은 승압 전압(VPP)에서 접지 전압(VSS) 레벨로 직접 변화시키지 않고 제어 신호(CTRLB)에 대응하여 전원 전압(VDD)을 사용하여 단계적으로 상승 혹은 하강시킨다. 이를 통해, 워드 라인(WL)을 제어하는 데 있어, 승압 전압(VPP)의 사용을 줄일 수 있고, 따라서 전류 소모를 줄일 수 있다. 더욱이, 전원 전압(VDD)은 외부에서 인가되는 전압으로 이를 생성하기 위한 소자 내 별도의 과정이 필요하지 않기 때문에, 반도체 메모리 장치 내부에 전압 생성 회로를 더 구비할 필요가 없고 다른 내부 전압의 전위를 안정적으로 유지하는데 부담을 주지 않는다.
도 9는 도 4에 도시된 워드 라인 제어장치의 동작을 설명하기 위한 파형도이다. 특히, 종래 기술에 따른 반도체 메모리 장치의 동작 파형도 'A'와 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 파형도 'B'를 비교 도시하였다.
종래 기술에 따른 반도체 메모리 장치가 승압 전압(VPP)만을 이용하여 워드 라인(WL)을 활성화하는 반면, 본 발명에 따른 반도체 메모리 장치는 승압 전압(VPP) 및 전원 전압(VDD)을 이용하여 워드 라인(WL)을 제어하고 있다.
구체적으로 살펴보면, 본 발명에서는 제 1 및 2 워드 라인 구동신호(MWLB, FXB)외 제어 신호(CTRLB)에 대응하여 워드 라인(WL)의 전위가 변하고 있음을 볼 수 있다. 특히, 어드레스에 대응하는 워드 라인(WL)을 활성화하거나 액티브 동작이 완료되어 워드 라인(WL)을 비활성화하는 경우 제어 신호(CTRLB)를 활성화시켜 승압 전압(VPP)이 아닌 전원 전압(VDD)으로 워드 라인(WL)을 제어한다. 즉, 워드 라인(WL)을 활성화하는 시점에서의 t0~t1 시간과 워드 라인(WL)을 비활성화하는 시점에서의 t2~t3 시간에 승압 전압(VPP)이 아닌 전원 전압(VDD)을 사용하여 워드 라이을 제어하고 그만큼의 전류 소모를 줄일 수 있다.
전술한 바와 같이, 본 발명에서는 워드 라인(WL)을 활성화할 때 승압 전압(VPP) 및 전원 전압(VDD)으로 구동한 뒤 승압 전압(VPP)으로 구동하는 경우를 예시하였으나, 이는 하나의 예시로서 접지 전압(VSS)과 승압 전압(VPP) 사이의 전위를 가지는 중간 전압을 사용하여 워드 라인(WL)을 승압 전압(VPP)으로 상승하는 경우에 모두 본 발명을 적용할 수 있다. 물론 이러한 경우에도 제어 신호는 워드 라인의 활성화 혹은 비활성화하기 위한 초기 시점에 일정 시간 동안 활성화된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1는 종래 기술에 따른 반도체 메모리 장치 내 워드 라인 제어장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 전압 공급부를 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 워드 라인 제어부를 설명하기 위한 회로도이다.
도 4은 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 워드 라인 제어장치를 설명하기 위한 블록도이다.
도 5a는 도 4에 도시된 액티브 제어부를 설명하기 위한 회로도이다.
도 5b는 도 5a에 도시된 액티브 제어부의 동작을 설명하기 위한 파형도이다.
도 6은 도 4에 도시된 제 1 구동 신호 생성부를 설명하기 위한 회로도이다.
도 7은 도 4에 도시된 제 2 구동 신호 생성부를 설명하기 위한 회로도이다.
도 8은 도 4에 도시된 전압 공급부를 설명하기 위한 회로도이다.
도 9는 도 4에 도시된 워드 라인 제어장치의 동작을 설명하기 위한 파형도이다.

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  16. 워드 라인 활성화 신호와 제 1 어드레스 정보 신호를 인가받아 제 1 워드 라인 구동 신호를 출력하기 위한 제 1 구동 신호 생성부;
    상기 워드 라인 활성화 신호와 제 2 어드레스 정보 신호를 인가받아 제 2 워드 라인 구동 신호를 출력하기 위한 제 2 구동 신호 생성부;
    액티브 신호에 응답하여 제어 신호를 출력하기 위한 액티브 제어부;
    상기 제 2 워드 라인 구동 신호 및 상기 제어 신호에 응답하여 액티브 구간 초기에 일정 시간 동안 전원 전압을 구동 전원 신호로서 공급하고, 이후 승압 전압을 상기 구동 전원 신호로서 공급하기 위한 전압 공급부; 및
    상기 제 1 및 2 워드 라인 구동 신호에 응답하여 선택된 워드 라인을 상기 구동 전원 신호를 사용하여 활성화 구동하기 위한 워드 라인 제어부를 구비하는 반도체 메모리 장치.
  17. 제 16항에 있어서,
    상기 액티브 제어부는
    상기 액티브 신호를 상기 일정 시간 동안 지연하기 위한 지연부;
    상기 액티브 신호 및 상기 지연부의 출력을 이용하여 상기 일정 시간 동안 활성화되는 복수의 신호를 생성하기 위한 타이밍 검출부; 및
    상기 복수의 신호를 조합하여 상기 제어 신호를 출력하기 위한 논리 조합부를 구비하는 반도체 메모리 장치.
  18. 제 16항에 있어서,
    상기 전압 공급부는
    상기 제 2 워드 라인 구동 신호에 응답하여 상기 승압 전압을 공급하기 위한 제 1 풀업 드라이버;
    상기 제 2 워드 라인 구동 신호에 응답하여 접지 전압을 공급하기 위한 풀다운 드라이버;
    상기 제어 신호에 응답하여 상기 제1 풀업 드라이버 및 풀다운 드라이버의 출력단과 상기 구동 전원 신호의 출력단을 선택적으로 연결하기 위한 스위치; 및
    상기 제어 신호에 응답하여 상기 전원 전압을 상기 구동 전원 신호로서 공급하기 위한 제 2 풀업 드라이버를 구비하는 반도체 메모리 장치.
  19. 제 18항에 있어서,
    상기 제 2 풀업 드라이버는 상기 제어 신호가 논리 로우 레벨로 활성화될 때 상기 전원 전압을 상기 구동 전원 신호로서 출력하기 위한 피모스(PMOS) 트랜지스터를 구비하는 반도체 메모리 장치.
  20. 제 19항에 있어서,
    상기 스위치는 상기 제어 신호가 논리 하이 레벨로 비활성화될 때 상기 제 1 풀업 드라이버 및 풀다운 드라이버의 출력단과 상기 구동 전원 신호의 출력단을 연결하는 앤모스(NMOS) 트랜지스터를 구비하는 반도체 메모리 장치.
  21. 제 16항에 있어서,
    상기 워드 라인 제어부는 액티브 구간 말기에 예정된 시간 동안 상기 전원 전압의 레벨로 공급되는 상기 구동 전원 신호를 사용하여 선택된 워드라인을 활성화 구동하는 것을 특징으로 하는 반도체 메모리 장치.
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