KR102471413B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 특히 워드라인 구동회로에 관한 기술이다. 이러한 본 발명은 구동전압 선택신호에 응답하여, 메인 워드라인 신호가 제1 전압 또는 상기 제1 전압보다 낮은 제2 전압의 전압 레벨을 갖도록 상기 제1 전압 또는 상기 제2 전압을 선택적으로 공급하는 구동전압 공급부; 및 전류 통로 제어 신호에 응답하여, 상기 메인 워드라인 신호의 전압 레벨이 상기 제1 전압의 레벨로부터 상기 제2 전압의 레벨로 감소하는 속도를 증가시키기 위한 전류의 통로를 제공하는 전류 통로 제어부;를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 워드라인을 구동하는 회로에 관한 것이다.
도 1은 종래의 메모리 셀 어레이의 구조를 나타내는 도면이다.
도 1을 참조하면, 메모리 셀 어레이는 복수의 메모리 셀(11~16), 복수의 워드라인 WL_X-1, WL_X, WL_X+1 및 복수의 비트라인 BL_Y, BL_Y+1을 포함한다. 복수의 메모리 셀(11~16)은, 복수의 워드라인 WL_X-1, WL_X, WL_X+1과 복수의 비트라인 BL_Y, BL_Y+1이 교차하는 지점들에 각각 대응하여 위치한다. 복수의 메모리 셀(11~16)의 각각은 데이터를 저장하기 위한 캐패시터 C1~C6와, 캐패시터 C1~C6와 비트라인 BL_Y, BL_Y+1의 접속을 제어하기 위한 트랜지스터 T1~T6를 포함한다.
이러한 메모리 셀 어레이의 동작의 일 예는 다음과 같다.
액티브 동작시에 복수의 워드라인 WL_X-1, WL_X, WL_X+1 중 적어도 하나의 워드라인, 예를 들어 워드라인 WL_X이 선택되어 활성화되면, 활성화된 워드라인 WL_X에 연결된 메모리 셀(30, 40)의 트랜지스터들 T3, T4이 온된다. 이에 따라, 메모리 셀(30, 40)의 캐패시터 C3, C4에 저장된 데이터가 비트라인 BL_Y, BL_Y+1으로 각각 전달된다.
그리고, 비트라인 BL_Y, BL_Y+1으로 전달된 데이터는 미도시된 비트라인 센스앰프들에 의해 감지 증폭된다. 리드 동작시에 적어도 하나의 비트라인, 예를 들어 비트라인 BL_Y이 선택되면, 비트라인 BL_Y에 대응하는 비트라인 센스앰프의 데이터가 출력된다.
전술한 복수의 워드라인 WL_X-1, WL_X, WL_X+1 중 적어도 하나를 선택하여 활성화하는 회로를 워드라인 구동 회로라고 한다. 이때, 워드라인을 활성화하기 위해서는 비교적 큰 전압이 인가된다. 이에 따라, 워드라인 구동 회로를 구성하는 소자에 무리가 갈 수 있다.
본 발명은 소자에 인가되는 전압을 낮추도록 구동 전압을 제어하는 워드라인 구동 회로를 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 장치는, 구동전압 선택신호에 응답하여, 메인 워드라인 신호가 제1 전압 또는 상기 제1 전압보다 낮은 제2 전압의 전압 레벨을 갖도록 상기 제1 전압 또는 상기 제2 전압을 선택적으로 공급하는 구동전압 공급부; 및 전류 통로 제어 신호에 응답하여, 상기 메인 워드라인 신호의 전압 레벨이 상기 제1 전압의 레벨로부터 상기 제2 전압의 레벨로 감소하는 속도를 증가시키기 위한 전류의 통로를 제공하는 전류 통로 제어부;를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 구동전압 선택신호에 응답하여, 메인 워드라인 신호가 제1 전압 또는 상기 제1 전압보다 낮은 제2 전압의 전압 레벨을 갖도록 상기 제1 전압 또는 상기 제2 전압을 선택적으로 공급하는 구동전압 공급부; 및 상기 구동전압 선택신호가 활성화되어 상기 메인 워드라인 신호의 전압 레벨이 상기 제1 전압의 레벨로부터 상기 제2 전압의 레벨로 감소할 때 감소하는 속도를 증가시키기 위한 전류의 통로를 제공하는 전류 통로 제어부;를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 메인 워드라인 구동신호를 풀업 또는 풀다운 구동하여 메인 워드라인 신호를 생성하는 메인 워드라인 구동부; 상기 메인 워드라인 구동부의 구동전압으로서 제1 전압 또는, 상기 제1 전압보다 낮은 제2 전압을 선택적으로 공급하는 구동전압 공급부; 및 상기 구동전압 공급부의 출력단에 연결되는 전류 통로 제어부를 포함하며, 전류 통로 제어 신호에 응답하여, 상기 메인 워드라인 구동부의 출력단으로부터 상기 메인 워드라인 구동부를 거쳐 상기 전류 통로 제어부로 흐르는 전류의 통로가 형성된다.
본 발명에 따른 반도체 장치에 의하면, 서브 워드라인 구동회로에 인가되는 전압이 더욱 빠르게 감소한다. 이에 따라, 서브 워드라인 구동회로에 포함되는 PMOS 트랜지스터에 인가되는 스트레스의 크기를 감소시킬 수 있어, 반도체 장치의 신뢰성이 향상될 수 있다.
또한, 본 발명에 따른 반도체 장치에 의하면, 서브 워드라인 구동회로에 인가되는 전압의 안정화되는 속도를 증가시켜, 반도체 장치의 동작 속도를 향상시킬 수 있다.
도 1은 종래 기술에 따른 메모리 셀 어레이의 구성도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 3은 도 2의 메인 워드라인 구동부 및 서브 워드라인 구동부의 구체 회로도.
도 4는 도 3의 각 신호의 타이밍 차트.
도 5는 도 3의 리커 인에이블 신호 LK_EN를 생성하는 회로.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 2를 참조하면, 반도체 장치는 워드라인 디코더(20), 복수의 메인 워드라인 구동부(M), 서브 워드라인 구동부(S)를 포함한다.
워드라인 디코더(20)는 복수의 비트로 구성된 입력 어드레스 AX를 디코딩하여 N개의 메인 워드라인 구동신호 MWL와 K개의 서브 워드라인 구동신호 FXB를 생성한다.
예를 들면, 입력 어드레스 AX는 12비트로 구성될 수 있다. 12비트의 입력 어드레스 AX 중 상위 9비트를 디코딩하여 512개의 메인 워드라인 구동신호 MWL_0~MWL_511를 생성할 수 있다. 이때, N은 512가 된다. 이러한 512개의 메인 워드라인 구동신호 MWL_0~MWL_511는 각각 상이한 메인 워드라인 구동부 M에 입력된다.
또한, 12비트의 입력 어드레스 AX 중 하위 3비트를 디코딩하여 8개의 서브 워드라인 구동신호 FXB_0~FXB_7를 생성할 수 있다. 이때, K는 8이 된다.
메인 워드라인 구동부 M는 메인 워드라인 구동신호 MWL로부터 메인 워드라인 신호 MWLB를 생성한다.
메인 워드라인 구동부 M는 메인 워드라인 구동신호 MWL의 개수, 즉 N개만큼 구비된다. 전술한 예와 같이 메인 워드라인 구동신호 MWL의 개수가 512개인 경우, 512개의 메인 워드라인 구동부 M가 구비된다. 그리고, 각각의 메인 워드라인 구동부 M는 메인 워드라인 구동신호 MWL_0~MWL_511로부터 메인 워드라인 신호 MWLB_0~MWLB_511을 생성한다.
서브 워드라인 구동부 S는 메인 워드라인 신호 MWLB와, 워드라인 디코더(20)로부터 출력된 서브 워드라인 구동신호 FXB에 기초하여 서브 워드라인 SWL을 선택한다. 이때, 서브 워드라인 SWL은 도 1의 워드라인 WL에 해당한다.
각 메인 워드라인 구동부 M에는 서브 워드라인 구동신호의 개수, 즉 K개의 서브 워드라인 구동부 S가 연결된다. 전술한 예에서, 512개의 메인 워드라인 구동부 M 각각에는 8개의 서브 워드라인 구동부 S가 연결된다.
각 메인 워드라인 구동부 M에 연결된 K개의 서브 워드라인 구동부 S에는, 메인 워드라인 구동부 M로부터 출력된 메인 워드라인 신호 MWLB가 공통으로 입력된다. 그리고, K개의 서브 워드라인 구동부 S에는, 워드라인 디코더(20)로부터 출력된 K개의 서브 워드라인 구동신호 FXB가 일대일로 입력된다.
전술한 예에서, 메인 워드라인 구동신호 MWL_0에 연결된 8개의 서브 워드라인 구동부 S에는 서브 워드라인 구동신호 FXB_0~FXB_7가 일대일로 입력되고, 메인 워드라인 구동신호 MWL_1에 연결된 8개의 서브 워드라인 구동부 S에는 서브 워드라인 구동신호 FXB_0~FXB_7이 일대일로 입력되는 식이다.
다시 말해, 본 발명의 일 실시예에 따른 반도체 장치는, N개의 메인 워드라인 구동부 M 각각에 K개의 서브 워드라인 구동부 S가 연결된 구성을 갖는다. 이에 따라, 반도체 장치는, 복수의 비트로 구성된 입력 어드레스 AX로부터 총 N*S개의 서브 워드라인 SWL 중 적어도 하나를 선택할 수 있다.
전술한 예에서는 AX가 12비트이고, N이 512이고, K가 8인 경우를 예로 들어 설명하였으나, 본 발명은 이에 한하지 않는다. 예를 들면, N이 256이고 K가 16일 수 있다. 이 경우, 서브 워드라인 구동부 S의 개수는 4096개로 동일하고 메인 워드라인 구동부 M의 개수가 감소한다. 그러나, 메인 워드라인 구동부 M로부터 서브 워드라인 구동부 S로 이어지는 배선 및, 워드라인 디코더(20)로부터 서브 워드라인 구동부 S로 이어지는 배선이 많아지게 된다. 다른 예로, N이 1024이고 K가 4일 수 있다. 이 경우, 메인 워드라인 구동부 M로부터 서브 워드라인 구동부 S로 이어지는 배선 및, 워드라인 디코더(20)로부터 서브 워드라인 구동부 S로 이어지는 배선의 수는 감소하게 된다. 그러나, 메인 워드라인 구동부 M의 개수가 많아진다. 따라서, 메인 워드라인 구동부의 개수 N과 서브 워드라인 구동부 S의 개수는 구동부의 개수 및 배선 등을 고려하여 적절하게 설정될 수 있을 것이다.
도 3은 도 2의 메인 워드라인 구동부 M 및 서브 워드라인 구동부 S의 구체 회로도이다.
도 3의 메인 워드라인 구동부 M 및 서브 워드라인 구동부 S는, 도 2에 있어서 서로 연결된 메인 워드라인 구동부 M 및 서브 워드라인 구동부 S를 대표하여 나타낸 것이다. 도 3에서, 메인 워드라인 구동신호 MWL, 메인 워드라인 신호 MWLB, 서브 워드라인 구동신호 FXB의 순서를 나타내는 숫자들은 생략한다.
이하, 도 3을 참조하여 메인 워드라인 구동부 M 및 서브 워드라인 구동부 S를 차례로 설명한다.
메인 워드라인 구동부 M는, 구동전압 공급부(100), 메인 워드라인 신호 생성부(200) 및 리커부(300; 전류 통로 제어부)를 포함한다.
구동전압 공급부(100)는, 펌핑 전압(VPP, 제1 전압)을 메인 워드라인 신호 생성부(200)의 구동전압으로서 공급하는 PMOS 트랜지스터 P1와, 내부 전압(VPPC, 제2 전압)을 메인 워드라인 신호 생성부(200)의 구동전압으로서 공급하는 NMOS 트랜지스터 N1을 포함한다.
PMOS 트랜지스터 P1의 게이트로 노멀 신호 NOR가 입력되며, PMOS 트랜지스터 P1의 소스로 펌핑 전압이 공급되고, PMOS 트랜지스터 P1의 드레인은 메인 워드라인 신호 생성부(200)에 연결된다.
이러한 구조에 의해, PMOS 트랜지스터 P1는 노멀 신호 NOR가 로우 레벨로 활성화되면 PMOS 트랜지스터 P1가 온되어, PMOS 트랜지스터 P1의 드레인, 즉 노드 N의 전압이 펌핑 전압 VPP가 된다. 펌핑 전압 VPP는 메인 워드라인 신호 생성부(200)의 구동전압으로서 공급된다.
NMOS 트랜지스터 N1의 게이트로는 구동전압 선택신호 VPPC_EN가 입력되며, NMOS 트랜지스터 N1의 드레인으로 펌핑 전압이 공급되고, NMOS 트랜지스터 N1의 소스는 메인 워드라인 신호 생성부(200)에 연결된다.
이러한 구조에 의해, NMOS 트랜지스터 N1는 구동전압 선택신호 NOR가 하이 레벨로 활성화되면 NMOS 트랜지스터 N1가 온된다. 이때, NMOS 트랜지스터 N1는, PMOS 트랜지스터 P1과 달리, 드레인과 소스 사이에 문턱 전압 Vth가 걸리게 된다. 이에 따라, NMOS 트랜지스터 N1의 소스, 즉 노드 N의 전압이 펌핑 전압 VPP 보다 문턱 전압 Vth만큼 작은 내부전압 VPPC이 된다. 내부 전압 VPPC는 메인 워드라인 신호 생성부(200)의 구동전압으로서 공급된다.
즉, NMOS 트랜지스터 N1는 트랜지스터 자체의 특성을 이용하여 펌핑전압 VPP보다 낮은 전압을 생성한다. 그러나, 본 발명은 이에 한하지 않으며, 펌핑전압 VPP 보다 낮은 전압을 생성하는 다른 방법, 예를 들면 복수의 저항을 이용하여 전압을 디바이드하는 방법이 이용될 수도 있다.
또한, 전술한 실시예에서 구동전압 공급부(100)는 노멀 신호 NOR와 구동전압 선택신호 VPPC_EN를 별도로 인가하는 것으로 설명하였다. 그러나, 본 발명은 이에 한하지 않으며, 노멀 신호 NOR와 구동전압 선택신호 VPPC_EN가 서로 반전 관계에 있도록 구성하여도 좋다. 즉, 구동전압 선택신호 VPPC_EN가 활성화되면 노멀 신호 NOR가 비활성화되고, 내부전압 공급 신호 VPPC_EN가 비활성화되면 노멀 신호 NOR가 활성화되도록 구성해도 좋다.
이러한 구동전압 공급부(100)에 의해, 메인 워드라인 신호 생성부(200)의 구동전압으로서 펌핑전압 VPP 또는 내부전압 VPPC가 선택적으로 공급된다.
메인 워드라인 신호 생성부(200)는 반전부(210)와 래치부(220)를 포함한다.
반전부(210)는 직렬로 연결된 PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2를 포함한다. PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2의 게이트로는 메인 워드라인 구동신호 MWL가 공통으로 입력된다. PMOS 트랜지스터 P2의 드레인과 NMOS 트랜지스터 N2의 드레인은 서로 연결되어 있으며, 메인 워드라인 신호 MWLB의 출력단이 된다. PMOS 트랜지스터 P2의 소스, 즉 노드 N으로는 구동전압 공급부(100)로부터 생성된 펌핑전압 VPP 또는 내부전압 VPPC가 구동전압으로서 공급된다. NMOS 트랜지스터 N2의 소스로는, 예를 들면 접지전압 VSS보다 낮은 백 바이어스 전압 VBBW이 공급된다.
이러한 구성에 의해, 반전부(210)는 메인 워드라인 구동신호 MWL를 풀업 또는 풀다운 구동하여 메인 워드라인 신호 MWLB를 생성한다.
구체적으로, 메인 워드라인 구동신호 MWL가 하이 레벨인 경우, NMOS 트랜지스터 N2가 온 된다. 이에 따라, 로우 레벨의 메인 워드라인 신호 MWLB가 출력된다.
반대로, 메인 워드라인 구동신호 MWL가 로우 레벨인 경우, PMOS 트랜지스터 P2가 온 된다. 이에 따라, 하이 레벨의 메인 워드라인 신호 MWLB가 출력된다.
즉, 반전부(210)는 메인 워드라인 구동신호 MWL를 풀업 또는 풀다운 구동하여 메인 워드라인 구동신호 MWL의 반전 신호인 메인 워드라인 신호 MWLB를 생성한다.
래치부(220)는 NMOS 트랜지스터 N3를 포함한다. NMOS 트랜지스터 N3의 게이트는 반전부(210)의 출력단에 연결되며, NMOS 트랜지스터 N3의 드레인은 반전부(210)의 입력단에 연결되고, NMOS 트랜지스터 N3의 소스로는 백 바이어스 전압 VBBW가 인가된다.
이러한 구성에 의해, 래치부(220)는 메인 워드라인 신호 MWLB의 전압 레벨을 유지시켜준다. 구체적으로, 메인 워드라인 구동신호 MWL가 로우 레벨인 경우, 반전부(210)에 의해 메인 워드라인 신호 MWLB는 하이 레벨이 된다. 이에 따라, 래치부(220)의 NMOS 트랜지스터 N3은 온 되어 풀 다운 구동된다. 따라서, NMOS 트랜지스터 N3의 드레인, 즉 반전부(210)의 입력단의 메인 워드라인 구동신호 MWL가 로우 레벨로 유지된다.
한편, 메인 워드라인 구동신호 MWL가 하이 레벨인 경우에는, 반전부(210)에 의해 메인 워드라인 신호 MWLB가 로우 레벨이 된다. 이에 따라, 래치부(220)의 NMOS 트랜지스터 N3은 오프되어, 반전부(210)의 입력단의 메인 워드라인 구동신호 MWL의 전압 레벨에 영향을 미치지 않는다.
즉, 래치부(220)는, 메인 워드라인 구동신호 MWL가 로우 레벨이고, 이에 따라 메인 워드라인 신호 MWLB가 하이 레벨인 경우, 메인 워드라인 구동신호 MWL와 메인 워드라인 신호 MWLB의 전압 레벨을 안정적으로 유지시켜 주는 래치 기능을 한다. 이러한 래치부(220)는 생략 가능하다.
리커부(300)는 PMOS 트랜지스터 P3를 포함한다. PMOS 트랜지스터 P3의 소스는 구동전압 공급부(100)의 출력단, 즉 노드 N에 연결되어 있다. PMOS 트랜지스터 P3의 드레인에는 전원전압 VDD 또는 접지전압 VSS에 공급된다. 본 발명의 실시예는 이에 한정되지 않으며, PMOS 트랜지스터 P3의 드레인에는 노드 N의 전압, 즉 펌핑전압 VPP 또는 내부전압 VPPC보다 낮은 전압이 공급되면 된다. PMOS 트랜지스터 P3의 게이트로는 리커 인에이블 신호(전류 통로 제어 신호) LK_EN가 입력된다.
이러한 구성에 의해, 리커부(300)는 메인 워드라인 신호 MLWB의 전압 레벨이 펌핑전압 VPP에서 내부전압 VPPC으로 감소할 때 전하가 이동하는 통로를 제공함으로써, 펌핑전압 VPP에서 내부전압 VPPC으로 감소하는 속도를 증가시킨다.
도 3에서, 구동전압 선택신호 VPPC_EN가 비활성화되었을 때, 구동전압 공급부(100)는 메인 워드라인 신호 생성부(200)의 구동전압으로서 펌핑전압을 출력한다. 이 경우, 메인 워드라인 구동신호 MWL가 로우 레벨이면, 반전부(210)의 PMOS 트랜지스터 P2에 의해 메인 워드라인 구동신호 MWL가 풀업 구동되어, 메인 워드라인 신호 MWLB는 하이 레벨이 된다. 이때, 메인 워드라인 신호 MWLB는 PMOS 트랜지스터 P2의 구동전압인 펌핑전압이 된다.
그러나, 메인 워드라인 신호 MWLB는, 후술하는 바와 같이, 서브 워드라인 구동부 S의 PMOS 트랜지스터 P4의 게이트에 인가된다. 따라서, 펌핑전압 VPP 레벨을 갖는 메인 워드라인 신호 MWLB는 PMOS 트랜지스터 P4에 큰 스트레스를 줄 수 있다.
본 발명의 실시예에서는 이러한 PMOS 트랜지스터 P4에 인가되는 스트레스를 감소시키기 위해, 구동전압 선택신호 VPPC_EN에 응답하여, 펌핑전압 VPP보다 낮은 레벨의 내부전압 VPPC를 반전부(210)의 구동전압으로서 공급한다. 이에 따라, 메인 워드라인 구동신호 MWL가 로우 레벨인 경우, 메인 워드라인 신호 MWL의 전압 레벨은 펌핑전압 VPP으로부터 내부전압 VPPC으로 감소한다. 즉, 본 발명의 실시예에 의하면, 구동전압 선택신호 VPPC_EN을 활성화함으로써, 메인 워드라인 신호 MWLB의 전압 레벨을 낮출 수 있다.
그러나, 이 경우, 메인 워드라인 신호 MWLB 라인의 전압이 떨어질 때 전하가 빠져 나갈 통로가 없기 때문에, 전압의 감소 속도가 충분이 빠르지 않다. 리커부(300)는 이러한 전하가 빠져나가는 통로 역할을 한다.
구체적으로, 메인 워드라인 구동신호 MWL가 로우 레벨인 상태에서 구동전압 선택신호 VPPC_EN가 활성화되면 메인 워드라인 신호 MWLB 라인의 전압 레벨이 펌핑전압 VPP 레벨에서 그보다 낮은 내부전압 VPPC 레벨로 점차적으로 감소한다. 이때, 메인 워드라인 신호 MWLB의 전하는 PMOS 트랜지스터 P2를 거쳐 리커부(300)을 통해 전원전압 VDD 또는 접지전압 VSS 공급단으로 빠져나간다. 즉, 메인 워드라인 신호 MWLB 라인으로부터 PMOS 트랜지스터 P2를 거쳐 리커부(300)를 통해 빠져나가는 전류가 발생한다.
도 4는 도 3의 각 신호의 타이밍 차트이다.
도 4를 참조하면, 어느 시점에 구동전압 선택신호 VPPC_EN가 활성화된다. 구동전압 선택신호 딜레이신호 VPPC_EN_DLY는 구동전압 선택신호의 반전 신호를 소정 시간 딜레이하여 얻어진다.
리커 인에이블 신호 LK_EN는 구동전압 선택신호 VPPC_EN와 구동전압 선택신호 딜레이신호 VPPC_EN_DLY의 낸드 연산에 의해 얻어진다. 이에 따라, 리커 인에이블 신호 LK_EN는 구동전압 선택신호 VPPC_EN가 활성화된 때로부터 소정 시간 활성화된다.
리커 인에이블 신호 LK_EN가 활성화됨에 따라, 메인 워드라인 신호 MWLB의 전압 레벨이 펌핑전압 VPP으로부터 내부전압 VPPC으로 감소하는 속도가 증가한다. 즉, 도 4에 도시된 바와 같이, 메인 워드라인 신호 MWLB의 전압 레벨이 VPPC로 빠르게 감소한다.
도 5는 도 3의 리커 인에이블 신호 LK_EN를 생성하는 회로이다.
전술한 바와 같이, 리커 인에이블 신호 LK_EN는 구동전압 선택신호 VPPC_EN가 활성화된 때로부터 소정 시간 동안 활성화되는 신호이다. 리커 인에이블 신호 LK_EN는 도 5에 도시된 바와 같이, 구동전압 선택신호 VPPC_EN가 2개(또는 짝수 개)의 인버터를 거친 신호와, 구동전압 선택신호 VPPC_EN가 홀수 개의 인버터를 거친 신호, 즉 구동전압 선택신호의 반전 신호가 소정 시간 딜레이된 신호, 즉, 도 4의 구동전압 선택신호 딜레이 신호 VPPC_EN_DLY를 낸드 연산하여 생성된다. 도 5에서, 하단의 인버터는 홀수 개이며, 상단의 인버터의 수보다 많은 수이다.
도 3으로 돌아가서, 서브 워드라인 구동부 S는 PMOS 트랜지스터 P4, NMOS 트랜지스터 N4 및 NMOS 트랜지스터 N5를 포함한다.
서브 워드라인 구동부 S는 직렬로 연결된 PMOS 트랜지스터 P4와 NMOS 트랜지스터 N4를 포함한다. PMOS 트랜지스터 P4와 NMOS 트랜지스터 N4의 게이트로는 메인 워드라인 신호 MWLB가 공통으로 입력된다. PMOS 트랜지스터 P4의 드레인과 NMOS 트랜지스터 N4의 드레인은 서로 연결되어 있으며, 서브 워드라인 SWL에 연결된다. PMOS 트랜지스터 P4의 소스로는 서브 워드라인 구동신호 FXB의 반전 신호인 서브 워드라인 구동반전신호 FX가 입력된다. NMOS 트랜지스터 N4의 소스로는 백 바이어스 전압 VBBW이 공급된다.
또한, 서브 워드라인 구동부 S는 PMOS 트랜지스터 P4와 NMOS 트랜지스터 N4의 공통 드레인에 드레인이 연결된 NMOS 트랜지스터 N5를 포함한다. NMOS 트랜지스터 N5의 게이트로는 도 2의 워드라인 디코더(20)에서 생성된 서브 워드라인 구동신호 FXB가 입력된다. NMOS 트랜지스터 N5의 소스에는 백 바이어스 전압이 공급된다.
이러한 구성에 의해, 서브 워드라인 구동부 S는 메인 워드라인 신호 MWLB와 서브 워드라인 구동신호 FXB에 의해 선택된 서브 워드라인 SWL을 활성화한다.
구체적으로, 메인 워드라인 신호 MWLB가 로우 레벨이면, PMOS 트랜지스터 P4가 풀업 구동된다. 이때, 서브 워드라인 구동신호 FXB가 로우 레벨이면, NMOS 트랜지스터 N5가 오프된다. 그리고, 서브 워드라인 SWL으로 서브 워드라인 구동반전신호 FX, 즉 하이 레벨의 전압이 출력된다.
메인 워드라인 신호 MWLB와 서브 워드라인 구동신호 FXB 중 어느 하나가 하이 레벨이면, NMOS 트랜지스터 N4 또는 NMOS 트랜지스터 N5에 의해 서브 워드라인 SWL로 로우 레벨의 전압이 출력된다.
도 2를 참조하면, 전술한 메인 워드라인 구동부 M와 서브 워드라인 구동부 S를 갖는 반도체 장치는, 복수의 비트로 구성되는 입력 어드레스 AX 중에서 복수의 상위 비트를 디코딩하여, 복수의 메인 워드라인 구동신호 MWL 중 어느 하나를 선택(활성화)한다. 또한, 반도체 장치는 입력 어드레스 AX 중에서 상기 상위 비트를 제외한 하위 비트를 디코딩하여, 복수의 서브 워드라인 구동신호 FXB 중 어느 하나를 선택(활성화)한다. 이에 따라, 도 2의 복수의 서브 워드라인 SWL 중 어느 하나가 선택(활성화)될 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 이러한 워드라인 구동회로의 메인 워드라인 구동부 M의 출력단, 즉 메인 워드라인 신호 MWLB 라인의 전압 레벨을 낮추는 동작을 수행하는 동안, 전하 또는 전류의 통로가 되는 리커부(300)를 제공한다. 이에 따라, 메인 워드라인 신호 MWLB 라인의 전압 레벨이 빠르게 감소하여 반도체 장치의 동작 속도를 높일 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
참고적으로, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예가 포함될 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시 예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, 구체적인 상황에 따라 PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다.
예를 들면, 도 3에서 리커부(300)의 PMOS 트랜지스터 P3는 NMOS 트랜지스터로 대체될 수 있다. 이 경우, 리커 인에이블 신호 LK_EN는 구동전압 선택신호 VPPC_EN와, 구동전압 선택신호 VPPC_EN를 소정 시간 딜레이한 신호를 익스클루시브 오어 연산하여 생성할 수 있다. 이에 따라, 리커 인에이블 신호 LK_EN는 구동전압 선택신호 VPPC_EN가 활성화된 때로부터 소정 시간 동안 하이 레벨로 활성화된다.

Claims (19)

  1. 구동전압 선택신호에 응답하여, 메인 워드라인 신호가 제1 전압 또는 상기 제1 전압보다 낮은 제2 전압의 전압 레벨을 갖도록 상기 제1 전압 또는 상기 제2 전압을 선택적으로 공급하는 구동전압 공급부;
    전류 통로 제어 신호에 응답하여, 상기 메인 워드라인 신호의 전압 레벨이 상기 제1 전압의 레벨로부터 상기 제2 전압의 레벨로 감소하는 속도를 증가시키기 위한 전류의 통로를 제공하는 전류 통로 제어부; 및
    메인 워드라인 구동신호에 응답하여 상기 메인 워드라인 신호를 선택적으로 구동하는 메인 워드라인 신호 생성부를 포함하고,
    상기 구동전압 공급부는 상기 제1 전압 또는 상기 제2 전압을 상기 메인 워드라인 신호 생성부의 구동전압으로서 공급하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전류 통로 제어 신호는, 상기 구동전압 선택신호가 활성화된 때로부터 소정 시간 동안 활성화되는 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전류 통로 제어부는, 상기 전류 통로 제어 신호에 따라 제어되는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 구동전압 선택신호는 상기 메인 워드라인 신호가 로우 레벨일 때 활성화되어, 상기 메인 워드라인 신호의 전압 레벨을 상기 제1 전압의 레벨로부터 상기 제2 전압의 레벨로 감소시키는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 구동전압 공급부는, 상기 구동전압 선택신호에 응답하여 상기 제1 전압으로부터 상기 제2 전압으로 상기 구동전압을 스위칭하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전류 통로 제어부는, 상기 구동전압 공급부의 출력단에 연결된 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메인 워드라인 신호와 서브 워드라인 구동신호에 응답하여 서브 워드라인을 구동하는 서브 워드라인 구동부
    를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 서브 워드라인 구동부는, 게이트단으로 상기 메인 워드라인 신호가 입력되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 구동전압 선택신호는 상기 메인 워드라인 신호가 하이 레벨일 때 활성화됨으로써, 상기 PMOS 트랜지스터의 게이트단에 인가되는 전압의 크기를 감소시키는 것을 특징으로 하는 반도체 장치.
  11. 구동전압 선택신호에 응답하여, 메인 워드라인 신호가 제1 전압 또는 상기 제1 전압보다 낮은 제2 전압의 전압 레벨을 갖도록 상기 제1 전압 또는 상기 제2 전압을 선택적으로 공급하는 구동전압 공급부;
    상기 구동전압 선택신호가 활성화되어 상기 메인 워드라인 신호의 전압 레벨이 상기 제1 전압의 레벨로부터 상기 제2 전압의 레벨로 감소할 때 감소하는 속도를 증가시키기 위한 전류의 통로를 제공하는 전류 통로 제어부; 및
    메인 워드라인 구동신호를 풀업 또는 풀다운 구동함으로써 상기 메인 워드라인 신호를 생성하는 메인 워드라인 신호 생성부를 포함하고,
    상기 구동전압 공급부는 상기 메인 워드라인 신호 생성부의 풀업 구동전압으로서 상기 제1 전압 또는 상기 제2 전압을 공급하는 것을 특징으로 하는 반도체 장치.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 전류 통로 제어부는, 상기 구동전압 공급부의 출력단에 연결된 것을 특징으로 하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 전류 통로 제어부는, 상기 구동전압 선택신호가 활성화된 때로부터 소정 시간 동안 활성화되는 전류 통로 제어 신호에 따라 제어되며,
    상기 전류 통로 제어부는, 상기 전류 통로 제어 신호에 따라 제어되는 MOS 트랜지스터를 포함하고,
    상기 전류 통로 제어 신호가 활성화되면 상기 메인 워드라인 신호 생성부의 출력단으로부터 상기 메인 워드라인 신호 생성부의 풀업 구동부를 거쳐 상기 전류 통로 제어부로 전류가 흐르게 되는 것을 특징으로 하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 구동전압 선택신호는 상기 메인 워드라인 신호가 로우 레벨인 동안 활성화되는 것을 특징으로 하는 반도체 장치.
  16. 메인 워드라인 구동신호를 풀업 또는 풀다운 구동하여 메인 워드라인 신호를 생성하는 메인 워드라인 신호 생성부;
    상기 메인 워드라인 신호 생성부의 구동전압으로서 제1 전압 또는, 상기 제1 전압보다 낮은 제2 전압을 선택적으로 공급하는 구동전압 공급부; 및
    상기 구동전압 공급부의 출력단에 연결되는 전류 통로 제어부
    를 포함하며,
    전류 통로 제어 신호에 응답하여, 상기 메인 워드라인 신호 생성부의 출력단으로부터 상기 메인 워드라인 신호 생성부를 거쳐 상기 전류 통로 제어부로 흐르는 전류의 통로가 형성되는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 전류 통로 제어 신호는, 상기 구동전압 공급부에 의해 상기 구동전압이 상기 제1 전압으로부터 상기 제2 전압으로 변경된 때로부터 소정 시간 동안 활성화되는 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 구동전압 공급부는 상기 메인 워드라인 구동신호가 로우 레벨일 때 상기 구동전압을 상기 제1 전압으로부터 상기 제2 전압으로 변경하여, 상기 메인 워드라인 신호의 전압 레벨을 상기 제1 전압의 레벨로부터 상기 제2 전압의 레벨로 감소시키는 것을 특징으로 하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 메인 워드라인 신호와 서브 워드라인 구동신호에 응답하여 서브 워드라인을 구동하고, 게이트단으로 상기 메인 워드라인 신호가 입력되는 PMOS 트랜지스터를 포함하는 서브 워드라인 구동부
    를 더 포함하여,
    상기 PMOS 트랜지스터의 게이트단에 인가되는 전압의 크기가 감소하는 속도를 증가시키는 것을 특징으로 하는 반도체 장치.
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