KR20130072085A - 반도체 집적회로의 기준전압 발생회로 - Google Patents

반도체 집적회로의 기준전압 발생회로 Download PDF

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Abstract

전력 소모를 제한하면서 초기 셋팅 시간을 단축할 수 있는 반도체 집적회로의 기준전압 생성회로가 제공된다. 본 발명의 일 측면에 따르면, 노멀 모드에서 기준전압을 생성하기 위한 제1 기준전압 발생부; 및 상기 기준전압 셋팅 초기 구간에서 상기 제1 기준전압 발생부의 출력단을 추가적으로 구동하기 위한 제2 기준전압 발생부를 구비하는 반도체 집적회로의 기준전압 생성회로가 제공된다.

Description

반도체 집적회로의 기준전압 발생회로{REFERENCE VOLTAGE GENERATOR IN SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로 설계 기술에 관한 것으로, 특히 반도체 집적회로의 기준전압 발생회로에 관한 것이다.
반도체 집적회로는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 공급받으며, 공급받은 전원전압(VDD) 및 접지전압(VSS)을 이용하여 다양한 레벨의 내부전압을 만들어서 사용한다.
또한, 반도체 집적회로는 커맨드 신호, 클럭 신호, 데이터 신호, 어드레스 신호 등의 외부신호를 받아들이기 위해 기준전압(Vref)을 사용하고 있다. 이러한 기준전압(Vref)은 외부로부터 공급받아 사용하기도 하지만, 앞서 언급한 바와 같이 반도체 집적회로 내부에서 생성하기도 한다. 예컨대, DRAM과 같은 메모리 디바이스에서 데이터 신호(DQ)를 입력받기 위한 입력 버퍼의 기준전압(VREFDQ)의 경우, 안정성을 위하여 내부적으로 생성하여 사용하고 있다.
도 1은 종래기술에 따른 반도체 집적회로의 기준전압(VREFDQ) 생성회로의 회로도이다.
도 1을 참조하면, 종래기술에 따른 반도체 집적회로의 기준전압(VREFDQ) 생성회로는 전원전압(VDD)과 접지전압(VSS) 사이에 직렬로 접속된 다수의 저항으로 이루어진 저항렬과, 해당 제어코드(CODE000T, CODE000B, …, CODE111T, CODE111B)에 응답하여 저항렬의 다수의 출력신호 중 어느 하나를 선택하여 기준전압(VREFDQ)으로서 출력하기 위한 다수의 트랜스미션 게이트로 구성된다.
여기서, 제어코드(CODE000T/CODE000B, …, CODE111T/CODE111B)는 모드 레지스터 셋(MRS)에 의해 정해진다. 즉, 모드 레지스터 셋에 의해 특정 레벨의 전압을 기준전압(VREFDQ)으로서 출력하게 된다. 제어코드 CODE000T과 CODE000B는 반전 관계를 가진다.
이 기준전압(VREFDQ)은 반도체 집적회로의 노멀 동작 구간에서 일정한 값을 유지해야 하기 때문에 인에이블 상태를 유지해야 한다. 물론, 셀프 리프레쉬 모드와 같이 파워가 제한적으로 공급되는 동작 모드에서는 동작할 필요는 없다.
한편, 기준전압단(VREFDQ)의 캐패시턴스(Cstatic)는 다른 내부 배선들의 간섭에 의해서 발생하는 커플링 캐패시턴스(Coupling)에 적게 반응하기 위하여 비교적 큰 캐패시턴스를 가져야 한다. 더구나, 기준전압(VREFDQ)이 입력 버퍼에 사용되기 때문에 각종 기생 캐패시턴스에 의한 의한 영향을 적게 받기 위해서는 큰 값이 요구된다.
한편, 저항렬의 전류(Istatic)는 전력 소비를 유발하는 요인이기 때문에 비교적 작은 값을 가져야 한다.
그런데, 기준전압단(VREFDQ)의 캐패시턴스(Cstatic)는 크고, 저항렬의 전류(Istatic)는 작다면 기준전압(VREFDQ) 셋팅 시간이 증가하게 된다. 즉, 기준전압 생성회로의 초기 동작시 예정된 레벨의 기준전압(VREFDQ)을 셋팅하는 데 소요되는 시간이 증가하게 된다. 가령, 셀프 리프레쉬 모드에서 기준전압 생성회로가 오프 되어 있다가, 셀프 리프레쉬 모드 탈출시 다시 기준전압(VREFDQ)을 셋팅하는데 많은 시간이 소요된다. 이러한 이유로 기준전압 생성회로의 동작이 불필요한 셀프 리프레쉬 모드에서도 기준전압 생성회로를 오프시킬 수 없다는 문제점이 있다.
한편, 이러한 문제를 해결하기 위하여 저항렬의 전류(Istatic)를 크게 가져가면 기준전압(VREFDQ) 셋팅 시간을 짧게 가져 갈 수 있다. 그러나, 이 경우 저항렬의 전류(Istatic) 증가에 따른 전력 소모가 증가하는 문제가 발생한다.
이와 같이 기준전압 발생회로에는 파워 소비 측면과 기준전압 셋팅 시간 측면에서 트레이드-오프 관계가 존재하는 한계가 있었다.
전력 소모를 제한하면서 초기 셋팅 시간을 단축할 수 있는 반도체 집적회로의 기준전압 생성회로를 제공하고자 한다.
본 발명의 일 측면에 따르면, 노멀 모드에서 기준전압을 생성하기 위한 제1 기준전압 발생부; 및 상기 기준전압 셋팅 초기 구간에서 상기 제1 기준전압 발생부의 출력단을 추가적으로 구동하기 위한 제2 기준전압 발생부를 구비하는 반도체 집적회로의 기준전압 생성회로가 제공된다.
본 발명의 다른 측면에 따르면, 노멀 모드에서 다수의 제1 분배전압을 생성하기 위한 제1 분배부; 제어코드에 응답하여 다수의 제1 분배전압 중 어느 하나를 선택하여 기준전압단으로 출력하기 위한 제1 선택부; 기준전압 셋팅 초기 구간에서 다수의 제2 분배전압을 생성하기 위한 제2 분배부; 및 상기 제어코드에 응답하여 다수의 제2 분배전압 중 어느 하나를 선택하여 상기 기준전압단으로 출력하기 위한 제2 선택부를 구비하는 반도체 집적회로의 기준전압 생성회로가 제공된다.
기준전압 생성회로의 초기 셋팅 시간을 단축하면서도 전력 소모를 최소화할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 집적회로의 기준전압(VREFDQ) 생성회로의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적회로의 기준전압(VREFDQ) 생성회로의 블럭 다이어그램이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 집적회로의 기준전압(VREFDQ) 생성회로의 블럭 다이어그램이다.
도 4는 도 3의 회로 구현예를 나타낸 회로도이다.
도 5는 부스트 제어신호(BSTER)를 생성하기 위한 펄스 발생기를 예시한 회로도이다.
도 6은 셀프 리프레쉬 신호(SREFB) 및 부스트 제어신호(BSTER)의 파형을 예시한 타이밍 다이어그램이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 도면을 참조하여 본 발명의 실시예를 살펴보기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적회로의 기준전압(VREFDQ) 생성회로의 블럭 다이어그램이다.
도 2를 참조하면, 본 실시예에 따른 반도체 집적회로의 기준전압 생성회로는, 노멀 모드에서 기준전압(VREFDQ)을 생성하기 위한 제1 기준전압 발생부(200), 기준전압(VREFDQ) 셋팅 초기 구간에서 상기 제1 기준전압 발생부의 출력단을 추가적으로 구동하기 위한 제2 기준전압 발생부(250)를 구비한다.
한편, 노멀 모드를 규정하기 위하여 셀프 리프레쉬 신호(SREFB)를 이용할 수 있으며, 기준전압 셋팅 초기 구간을 규정하기 위하여 기준전압 셋팅 시점으로부터 일정 구간 동안 활성화되는 부스트 제어신호(BSTER)를 이용할 수 있다.
또한, 제1 기준전압 발생부(200)와 제2 기준전압 발생부(250)는 실질적으로 동일한 레벨의 기준전압을 생성한다.
셀프 리프레쉬 모드에서는 셀프 리프레쉬 신호(SREFB)가 비활성화되고, 부스트 제어신호(BSTER) 역시 비활성화 상태를 유지하기 때문에 제1 기준전압 발생부(200)와 제2 기준전압 발생부(250)는 모두 디스에이블 상태가 되어 기준전압(VREFDQ)이 생성되지 않는다.
한편, 셀프 리프레쉬 모드 탈출시 셀프 리프레쉬 신호(SREFB)는 활성화되고, 부스트 제어신호(BSTER)는 일정 구간 동안 활성화 상태가 된다. 따라서, 제1 기준전압 발생부(200)와 제2 기준전압 발생부(250)가 모두 인에이블 상태가 되어 기준전압(VREFDQ)을 생성한다. 이처럼 기준전압단(VREFDQ)을 제1 기준전압 발생부(200)와 제2 기준전압 발생부(250)가 함께 구동하기 때문에 기준전압(VREFDQ) 셋팅 시간이 반으로 줄어들 수 있다. 또한, 제1 기준전압 발생부(200), 제2 기준전압 발생부(250) 각각에서 소모되는 전류를 증가시키지 않아도 된다. 그리고, 셀프 리프레쉬 모드와 같이 기준전압(VREFDQ) 생성을 필요로 하지 않는 구간에서 기준전압 생성회로를 오프 시킬 수 있기 때문에 종래에 비해 전류 소모를 줄일 수 있다.
이후, 기준전압(VREFDQ) 셋팅이 완료되고 부스트 제어신호(BSTER)가 비활성화되면 제2 기준전압 발생부(250)가 디스에이블 되고, 제1 기준전압 발생부(200)만 기준전압단(VREFDQ)을 구동하게 된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 집적회로의 기준전압(VREFDQ) 생성회로의 블럭 다이어그램이다.
도 3을 참조하면, 본 실시예에 따른 반도체 집적회로의 기준전압 생성회로는, 노멀 모드에서 다수의 제1 분배전압을 생성하기 위한 제1 분배부(310), 제어코드(CODE<0:n>)에 응답하여 다수의 제1 분배전압 중 어느 하나를 선택하여 기준전압단(VREFDQ)으로 출력하기 위한 제1 선택부(320), 기준전압 셋팅 초기 구간에서 다수의 제2 분배전압을 생성하기 위한 제2 분배부(330), 제어코드(CODE<0:n>)에 응답하여 다수의 제2 분배전압 중 어느 하나를 선택하여 기준전압단(VREFDQ)으로 출력하기 위한 제2 선택부(340)를 구비한다.
한편, 노멀 모드를 규정하기 위하여 셀프 리프레쉬 신호(SREFB)를 이용할 수 있으며, 기준전압 셋팅 초기 구간을 규정하기 위하여 기준전압 셋팅 시점으로부터 일정 구간 동안 활성화되는 부스트 제어신호(BSTER)를 이용할 수 있다.
그리고, 제어코드(CODE<0:n>)는 모드 레지스터 셋(MRS)을 통해 설정할 수 있다.
또한, 제1 선택부(320)와 제2 선택부(340)는 실질적으로 동일한 레벨의 기준전압을 출력한다.
셀프 리프레쉬 모드에서는 셀프 리프레쉬 신호(SREFB)가 비활성화되고, 부스트 제어신호(BSTER) 역시 비활성화 상태를 유지하기 때문에 제1 분배부(310)와 제2 분배부(330)는 모두 디스에이블 상태가 되어 분배전압을 출력하지 않는다.
한편, 셀프 리프레쉬 모드 탈출시 셀프 리프레쉬 신호(SREFB)는 활성화되고, 부스트 제어신호(BSTER)는 일정 구간 동안 활성화 상태가 된다. 따라서, 제1 분배부(310)와 제2 분배부(330)가 모두 인에이블 상태가 되어 각각 분배전압을 출력한다. 제1 선택부(320) 및 제2 선택부(340)는 다수의 제1 및 제2 분배전압 중 어느 하나를 선택하여 기준전압단(VREFDQ)으로 출력한다. 제어코드(CODE<0:n>) 중 활성화된 어느 하나에 대응하는 제1 및 제2 분배전압이 기준전압단(VREFDQ)으로 출력된다.
이처럼 기준전압단(VREFDQ)이 선택된 제1 및 제2 분배전압으로 동시에 구동되기 때문에 기준전압(VREFDQ) 셋팅 시간이 반으로 줄어들 수 있다. 또한, 제1 분배부(310) 및 제2 분배부(330) 각각에서 소모되는 전류를 증가시키지 않아도 된다. 그리고, 셀프 리프레쉬 모드와 같이 기준전압(VREFDQ) 생성을 필요로 하지 않는 구간에서 기준전압 생성회로를 오프 시킬 수 있기 때문에 종래에 비해 전류 소모를 줄일 수 있다.
이후, 기준전압(VREFDQ) 셋팅이 완료되고 부스트 제어신호(BSTER)가 비활성화되면 제2 분배부(330)가 디스에이블 되고, 제1 분배부(310) 및 제1 선택부(320)에서 생성된 전압만으로 기준전압단(VREFDQ)을 구동하게 된다.
도 4는 도 3의 회로 구현예를 나타낸 회로도이다.
도 4를 참조하면, 제1 분배부(310)는 셀프 리프레쉬 신호(SREFB)를 입력으로 하는 인버터(INV0), 전원전압단(VDD)에 소오스가 접속되고 인버터(INV0)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP0), 접지전압단(VSS)에 소오스가 접속되고 셀프 리프레쉬 신호(SREFB)를 게이트 입력으로 하는 NMOS 트랜지스터(MN0), PMOS 트랜지스터(MP0)의 드레인과 NMOS 트랜지스터(MN0)의 드레인 사이에 직렬로 접속되어 저항렬을 이루는 다수의 저항을 구비한다.
이와 유사하게 제2 분배부(330)는 부스트 제어신호(BSTER)를 입력으로 하는 인버터(INV1), 전원전압단(VDD)에 소오스가 접속되고 인버터(INV1)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP1), 접지전압단(VSS)에 소오스가 접속되고 부스트 제어신호(BSTER)를 게이트 입력으로 하는 NMOS 트랜지스터(MN1), PMOS 트랜지스터(MP1)의 드레인과 NMOS 트랜지스터(MN1)의 드레인 사이에 직렬로 접속되어 저항렬을 이루는 다수의 저항을 구비한다. 제1 분배부(310)와 제2 분배부(320)의 저항렬을 이루는 저항들의 저항값 및 배치는 실질적으로 동일하다.
또한, 제1 선택부(320)는 해당 제어코드(CODE000T, CODE000B, …, CODE111T, CODE111B)에 응답하여 제1 분배부(310)의 다수의 제1 분배전압 중 어느 하나를 선택하여 기준전압(VREFDQ)으로서 출력하기 위한 다수의 트랜스미션 게이트를 구비한다. 여기서, 제어코드(CODE000T/CODE000B, …, CODE111T/CODE111B) 값은 모드 레지스터 셋(MRS)에 의해 설정할 수 있다. 제어코드 CODE000T과 CODE000B는 반전 관계를 가진다.
이와 유사하게, 제2 선택부(340)는 해당 제어코드(CODE000T, CODE000B, …, CODE111T, CODE111B)에 응답하여 제2 분배부(330)의 다수의 제2 분배전압 중 어느 하나를 선택하여 기준전압(VREFDQ)으로서 출력하기 위한 다수의 트랜스미션 게이트를 구비한다.
도 5는 부스트 제어신호(BSTER)를 생성하기 위한 펄스 발생기를 예시한 회로도이다.
도 5를 참조하면, 도시된 펄스 발생기는 셀프 리프레쉬 신호(SREFB)를 예정된 시간(tD)만큼 지연시켜 출력하기 위한 딜레이(50), 딜레이(50)의 출력신호를 입력으로 하는 인버터(INV2), 인버터(INV2)의 출력신호 및 셀프 리프레쉬 신호(SREFB)를 입력으로 하는 노아 게이트(NOR0), 노아 게이트(NOR0)의 출력신호를 입력으로 하여 부스트 제어신호(BSTER)를 출력하기 위한 인버터(INV3)를 구비한다.
도 6은 셀프 리프레쉬 신호(SREFB) 및 부스트 제어신호(BSTER)의 파형을 예시한 타이밍 다이어그램으로, 이하 이를 참조하여 도 4에 도시된 기준전압 생성회로의 동작을 살펴본다.
우선, 셀프 리프레쉬 신호(SREFB)는 셀프 리프레쉬 신호(SREF)의 반전 신호로서, 셀프 리프레쉬 모드에서는 논리레벨 로우 상태를 유지하고 노멀 모드에서는 논리레벨 하이 상태를 나타내는 신호이다.
셀프 리프레쉬 모드에서는 셀프 리프레쉬 신호(SREFB)가 논리레벨 로우가 되고, 부스트 제어신호(BSTER) 역시 논리레벨 로우 상태를 유지하기 때문에 제1 분배부(310)와 제2 분배부(330)의 모든 트랜지스터가 턴오프되어 각각의 저항렬에 전류(Istatic, Ibooster)가 흐르지 않고, 결국 제1 및 제2 분배전압을 출력하지 않는다.
한편, 셀프 리프레쉬 모드 탈출시 셀프 리프레쉬 신호(SREFB)는 논리레벨 하이가 되고, 부스트 제어신호(BSTER)는 일정 구간 동안 논리레벨 하이가 된다. 따라서, 제1 분배부(310)와 제2 분배부(330)의 모든 트랜지스터가 턴온되어 각각의 저항렬에 전류(Istatic, Ibooster)가 흐르게 되고, 결국 각각 분배전압을 출력한다. 제1 선택부(320) 및 제2 선택부(340)는 다수의 제1 및 제2 분배전압 중 어느 하나를 선택하여 기준전압단(VREFDQ)으로 출력한다. 제어코드(CODE000T, CODE000B, …, CODE111T, CODE111B) 중 활성화된 어느 하나에 대응하는 제1 및 제2 분배전압이 기준전압단(VREFDQ)으로 출력된다.
이처럼 기준전압단(VREFDQ)이 선택된 제1 및 제2 분배전압으로 동시에 구동되기 때문에 기준전압(VREFDQ) 셋팅 시간이 반으로 줄어들 수 있다. 또한, 제1 분배부(310) 및 제2 분배부(330) 각각의 저항렬에서 소모되는 전류를 증가시키지 않아도 된다. 그리고, 셀프 리프레쉬 모드와 같이 기준전압(VREFDQ) 생성을 필요로 하지 않는 구간에서 기준전압 생성회로를 오프 시킬 수 있기 때문에 종래에 비해 전류 소모를 줄일 수 있다.
이후, 기준전압(VREFDQ) 셋팅이 완료되고 부스트 제어신호(BSTER)가 다시 논리레벨 로우가 되면 제2 분배부(330)의 NMOS 트랜지스터(MN1) 및 PMOS 트랜지스터(MP1)가 턴오프되고, 제1 분배부(310)의 NMOS 트랜지스터(MN1) 및 PMOS 트랜지스터(MP1)는 턴온 상태를 유지한다. 따라서, 제1 분배부(310) 및 제1 선택부(320)에서 생성된 전압만으로 기준전압단(VREFDQ)을 구동하게 된다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시된 로직은 사용된 신호의 종류와 활성화 레벨에 따라 다른 로직으로 대체되거나 생략할 수 있다.
또한, 전술한 실시예에서는 데이터 입력 버퍼의 기준전압(VREFDQ)을 생성하는 회로를 일례로 들어 설명하였으나, 본 발명은 다른 기준전압 생성시에도 적용 가능하다.
그리고, 전술한 실시예에서는 노멀 모드를 규정하기 위하여 셀프 리프레쉬 신호를 사용하는 경우를 일례로 들어 설명하였으나, 반드시 이 신호를 사용해야만 하는 것은 아니다.
200: 제1 기준전압 발생부
250: 제2 기준전압 발생부

Claims (19)

  1. 노멀 모드에서 기준전압을 생성하기 위한 제1 기준전압 발생부; 및
    상기 기준전압 셋팅 초기 구간에서 상기 제1 기준전압 발생부의 출력단을 추가적으로 구동하기 위한 제2 기준전압 발생부
    를 구비하는 반도체 집적회로의 기준전압 생성회로.
  2. 제1항에 있어서,
    상기 제1 기준전압 발생부는 셀프 리프레쉬 신호에 응답하여 인에이블 되는 반도체 집적회로의 기준전압 생성회로.
  3. 제1항에 있어서,
    상기 제2 기준전압 발생부는 상기 기준전압 셋팅 시점으로부터 일정 구간 동안 활성화되는 부스트 제어신호에 응답하여 인에이블 되는 반도체 집적회로의 기준전압 생성회로.
  4. 제1항에 있어서,
    상기 제2 기준전압 발생부는 상기 기준전압과 실질적으로 동일한 레벨의 기준전압을 생성하는 반도체 집적회로의 기준전압 생성회로.
  5. 제1항에 있어서,
    상기 기준전압 셋팅 시점은 셀프 리프레쉬 탈출 시점인 반도체 집적회로의 기준전압 생성회로.
  6. 제1항에 있어서,
    상기 기준전압은 데이터 입력 버퍼의 기준전압(VREFDQ)인 반도체 집적회로의 기준전압 생성회로.
  7. 노멀 모드에서 다수의 제1 분배전압을 생성하기 위한 제1 분배부
    제어코드에 응답하여 다수의 제1 분배전압 중 어느 하나를 선택하여 기준전압단으로 출력하기 위한 제1 선택부;
    기준전압 셋팅 초기 구간에서 다수의 제2 분배전압을 생성하기 위한 제2 분배부; 및
    상기 제어코드에 응답하여 다수의 제2 분배전압 중 어느 하나를 선택하여 상기 기준전압단으로 출력하기 위한 제2 선택부
    를 구비하는 반도체 집적회로의 기준전압 생성회로.
  8. 제7항에 있어서,
    상기 제1 분배부는 셀프 리프레쉬 신호에 응답하여 인에이블 되는 반도체 집적회로의 기준전압 생성회로.
  9. 제8항에 있어서,
    상기 제2 분배부는 상기 기준전압 셋팅 시점으로부터 일정 구간 동안 활성화되는 부스트 제어신호에 응답하여 인에이블 되는 반도체 집적회로의 기준전압 생성회로.
  10. 제7항에 있어서,
    상기 제1 및 제2 선택부로부터 출력되는 전압은 실질적으로 동일한 레벨인 반도체 집적회로의 기준전압 생성회로.
  11. 제9항에 있어서,
    상기 기준전압 셋팅 시점은 셀프 리프레쉬 탈출 시점인 반도체 집적회로의 기준전압 생성회로.
  12. 제7항에 있어서,
    상기 기준전압은 데이터 입력 버퍼의 기준전압(VREFDQ)인 반도체 집적회로의 기준전압 생성회로.
  13. 제11항에 있어서,
    상기 제1 분배부는 상기 셀프 리프레쉬 신호를 입력으로 하는 제1 인버터;
    전원전압단에 소오스가 접속되고 상기 제1 인버터의 출력신호를 게이트 입력으로 하는 제1 PMOS 트랜지스터;
    접지전압단에 소오스가 접속되고 상기 셀프 리프레쉬 신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및
    상기 제1 PMOS 트랜지스터의 드레인과 상기 제1 NMOS 트랜지스터의 드레인 사이에 직렬로 접속되어 제1 저항렬을 이루는 다수의 제1 저항을 구비하는 반도체 집적회로의 기준전압 생성회로.
  14. 제13항에 있어서,
    상기 제2 분배부는 상기 부스트 제어신호를 입력으로 하는 제2 인버터;
    상기 전원전압단에 소오스가 접속되고 상기 제2 인버터의 출력신호를 게이트 입력으로 하는 제2 PMOS 트랜지스터;
    상기 접지전압단에 소오스가 접속되고 상기 부스트 제어신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및
    상기 제2 PMOS 트랜지스터의 드레인과 상기 제2 NMOS 트랜지스터의 드레인 사이에 직렬로 접속되어 제2 저항렬을 이루는 다수의 제2 저항을 구비하는 반도체 집적회로의 기준전압 생성회로.
  15. 제14항에 있어서,
    상기 제1 및 제2 저항렬의 저항 배치가 실질적으로 동일한 반도체 집적회로의 기준전압 생성회로.
  16. 제14항에 있어서,
    상기 제1 선택부는 해당 제어코드에 응답하여 상기 다수의 제1 분배전압 중 어느 하나를 선택하여 상기 기준전압으로서 출력하기 위한 다수의 제1 트랜스미션 게이트를 구비하는 반도체 집적회로의 기준전압 생성회로.
  17. 제16항에 있어서,
    상기 제2 선택부는 상기 해당 제어코드에 응답하여 상기 다수의 제2 분배전압 중 어느 하나를 선택하여 상기 기준전압으로서 출력하기 위한 다수의 제2 트랜스미션 게이트를 구비하는 반도체 집적회로의 기준전압 생성회로.
  18. 제11항에 있어서,
    상기 부스트 제어신호는 상기 셀프 리프레쉬 신호를 입력으로 하는 펄스 발생기를 이용하여 생성하는 반도체 집적회로의 기준전압 생성회로.
  19. 제18항에 있어서,
    상기 펄스 발생기는 상기 셀프 리프레쉬 신호를 예정된 시간만큼 지연시켜 출력하기 위한 딜레이;
    상기 딜레이의 출력신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력신호 및 상기 셀프 리프레쉬 신호를 입력으로 하는 노아 게이트; 및
    상기 노아 게이트의 출력신호를 입력으로 하여 상기 부스트 제어신호를 출력하기 위한 제2 인버터를 구비하는 반도체 집적회로의 기준전압 생성회로.
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