KR20060114225A - 리프레쉬 제어회로 및 리프레쉬 제어방법 - Google Patents

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Abstract

온도변화에 따라 리프레쉬 주기를 조절할 수 있는 리프레쉬 제어회로 및 리프레쉬 제어방법이 개시되어 있다. 리프레쉬 제어회로는 기준전압 발생회로, 및 오실레이터부를 구비한다. 기준전압 발생회로는 온도의 변화에 따른 전계효과 트랜지스터의 드레인-소스 전압(Vds)의 변화에 기초하여 온도의 변화에 따라 변화하는 기준전압을 발생시킨다. 오실레이터부는 상기 기준전압에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호를 발생시킨다. 따라서, 리프레쉬 제어회로는 온도변화에 따라 자동적으로 리프레쉬 주기를 조절할 수 있고, 반도체 메모리 장치에서 소모되는 전류를 줄일 수 있다.

Description

리프레쉬 제어회로 및 리프레쉬 제어방법{REFRESH CONTROL CIRCUIT AND METHOD OF CONTROLLING REFRESH}
도 1은 본 발명의 제 1 실시예에 따른 리프레쉬 제어회로를 나타내는 회로도이다.
도 2는 도 1의 리프레쉬 제어회로 내에 있는 링 오실레이터부를 나타내는 블록도이다.
도 3은 도 2의 링 오실레이터부를 구성하는 오실레이터 단위회로를 나타내는 회로도이다.
도 4는 본 발명의 제 2 실시예에 따른 리프레쉬 제어회로를 나타내는 회로도이다.
도 5는 도 4의 리프레쉬 제어회로 내에 있는 링 오실레이터부를 나타내는 블록도이다.
도 6은 도 5의 링 오실레이터부를 구성하는 오실레이터 단위회로를 나타내는 회로도이다.
도 7은 본 발명의 제 3 실시예에 따른 리프레쉬 제어회로를 나타내는 회로도이다.
도 8은 도 7의 리프레쉬 제어회로 내에 있는 링 오실레이터부를 나타내는 블 록도이다.
도 9는 도 8의 링 오실레이터부를 구성하는 오실레이터 단위회로를 나타내는 회로도이다.
도 10a 내지 도 10d는 도 7의 리프레쉬 제어회로의 출력 전압신호의 파형을 나타내는 시뮬레이션도이다.
도 11은 링 오실레이터부의 출력 전압신호의 주기를 확장하기 위하여 카운터를 구비한 본 발명의 제 4 실시예에 따른 리프레쉬 제어회로를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
110, 210 : 기준전압 발생회로
120, 220, 320 : 링 오실레이터부
본 발명은 리프레쉬 제어회로 및 리프레쉬 제어방법에 관한 것으로, 특히 온도변화에 따라 리프레쉬 주기를 조절할 수 있는 리프레쉬 제어회로 및 리프레쉬 제어방법에 관한 것이다.
현재 사용되고 있는 반도체 메모리 장치 중에서 DRAM(Dynamic Random Access Memory)의 단위 셀들은 고집적도를 실현하기 위해 하나의 트랜지스터와 하나의 저장용 커패시터로 구성된다. 이러한 메모리 셀의 구조는 트랜지스터에서 발생되는 누설전류로 인하여 저장용 커패시터에 충전된 초기의 전하량이 감소되어 메모리 셀에 저장된 초기의 전하량이 감소되어 메모리 셀에 저장된 데이터가 손실될 수 있다. 메모리 셀에 저장된 데이터가 손실을 방지하기 위해, DRAM은 메모리 셀에 저장된 데이터를 읽어내고, 그 읽어낸 데이터와 동일한 전하량을 다시 커패시터에 써주는 동작을 주기적으로 수행한다. 이 동작을 리프레쉬(refresh)라 한다. 그런데, DRAM은 리프레쉬 동작모드에서는 리드 액세스(read access) 또는 라이트 액세스(write access)를 수행할 수 없다. 따라서, DRAM이 리프레쉬 동작을 수행하는 동안에는 외부의 장치들이 DRAM을 액세스하는 것이 불가능하며 DRAM의 전체 성능은 저하된다.
온도가 높아짐에 따라 DRAM 셀 내의 저장용 커패시터에 데이터를 저장할 수 있는 시간이 짧아지고, 반대로 온도가 낮아짐에 따라 DRAM 셀 내의 저장용 커패시터에 데이터를 저장할 수 있는 시간이 길어진다. 다시 말해서, 온도가 높아지면, 메모리 셀 내에 데이터를 보존할 수 있는 시간이 짧아지고, 온도가 낮아지면, 메모리 셀 내에 데이터를 보존할 수 있는 시간이 길어진다. 리프레쉬 동작은 온도가 높을수록 자주 수행할 필요가 있다.
그런데, 종래에는 온도가 가장 높을 경우, 예를 들면 125℃, 즉 DRAM 셀 내의 데이터 보존 시간이 가장 짧을 때의 리프레쉬 주기를 모든 온도에 대하여 적용하였다. 이렇게, 모든 동작온도에 대하여 DRAM 셀의 리프레쉬 주기를 고온인 경우의 리프레쉬 주기를 사용하여 리프레쉬를 하면, 저온에서도 불필요하게 자주 리프레쉬를 하게 되어, 전류소모를 증가시키고 DRAM의 성능을 저하시킬 수 있다.
따라서, 온도변화에 따라 자동적으로 리프레쉬 주기를 조절할 수 있는 리프레쉬 제어회로가 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 온도변화에 따라 자동적으로 리프레쉬 주기를 조절할 수 있는 리프레쉬 제어회로를 제공하는 것이다.
본 발명의 목적은 온도변화에 따라 자동적으로 리프레쉬 주기를 조절할 수 있는 리프레쉬 제어방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리 장치에서 소모되는 전류를 줄일 수 있는 리프레쉬 제어회로를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 리프레쉬 제어회로는 기준전압 발생회로, 및 오실레이터부를 구비한다.
기준전압 발생회로는 온도의 변화에 따른 전계효과 트랜지스터의 드레인-소스 전압(Vds)의 변화에 기초하여 온도의 변화에 따라 변화하는 기준전압을 발생시킨다. 오실레이터부는 상기 기준전압에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호를 발생시킨다.
본 발명의 다른 하나의 실시형태에 따른 리프레쉬 제어회로는 제 1 기준전압 발생회로, 제 1 기준전압 발생회로, 및 오실레이터부를 구비한다.
제 1 기준전압 발생회로는 온도의 변화에 따른 전계효과 트랜지스터의 드레인과 소스 사이에 걸리는 전압(Vds)의 변화에 기초하여 온도의 증가에 따라 감소하 는 제 1 기준전압을 발생시킨다. 제 2 기준전압 발생회로는 온도의 변화에 따른 전계효과 트랜지스터의 드레인과 소스 사이에 걸리는 전압(Vds)의 변화에 기초하여 온도의 증가에 따라 증가하는 제 2 기준전압을 발생시킨다. 오실레이터부는 상기 제 1 및 제 2 기준전압에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호를 발생시킨다.
본 발명의 하나의 실시형태에 따른 리프레쉬 제어방법은 온도의 변화에 따른 전계효과 트랜지스터의 드레인-소스 전압(Vds)의 변화에 기초하여 온도의 변화에 따라 변화하는 기준전압을 발생시키는 단계, 및 상기 기준전압에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호를 발생시키는 단계를 포함한다.
본 발명의 다른 하나의 실시형태에 따른 리프레쉬 제어방법은 온도의 변화에 따른 전계효과 트랜지스터의 드레인과 소스 사이에 걸리는 전압(VDS)의 변화에 기초하여 온도의 증가에 따라 감소하는 제 1 기준전압을 발생시키는 단계, 온도의 변화에 따른 전계효과 트랜지스터의 드레인과 소스 사이에 걸리는 전압(VDS)의 변화에 기초하여 온도의 증가에 따라 증가하는 제 2 기준전압을 발생시키는 단계, 및 상기 제 1 및 제 2 기준전압에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호를 발생시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 리프레쉬 제어회로를 나타내는 회로도이다. 도 1을 참조하면, 리프레쉬 제어회로는 기준전압 발생회로(110), 및 링 오실레이터부(120)를 구비한다. 또한, 리프레쉬 제어회로는 오실레이터부(120)의 출력 신호(VOSC)를 반전하고 전류 구동능력을 증가시키기 위한 인버터(130)를 더 구비할 수 있다.
기준전압 발생회로(110)는 온도의 변화에 따른 전계효과 트랜지스터의 드레인-소스 전압(Vds)의 변화에 기초하여 온도의 증가에 따라 감소하는 기준전압(VRP)을 발생시킨다. 오실레이터부(120)는 기준전압(VRP)에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호(VOSC)를 발생시킨다.
기준전압 발생회로(110)는 PMOS 트랜지스터(MP1), 저항들(R1, R2), 및 NMOS 트랜지스터(MN1)를 구비한다.
PMOS 트랜지스터(MP1)는 전원전압(VDD)에 연결된 소스와 접지에 연결된 게이트를 가진다. 저항(R1)은 PMOS 트랜지스터(MP1)의 드레인과 노드(N1) 사이에 연결되어 있다. 저항(R2)은 노드(N1)에 연결된 제 1 단자를 가진다. NMOS 트랜지스터(MN1)는 저항(R2)의 제 2 단자에 공통 연결된 드레인과 게이트를 가지고 접지에 연결된 소스를 가진다. 노드(N1)에서 기준전압(VRP)이 출력된다.
기준전압 발생회로(110)의 동작은 다음과 같다.
온도가 높을 때는, PMOS 트랜지스터(MP1)의 문턱전압(threshold voltage)의 절대값이 온도가 낮을 때에 비해 감소한다. 따라서, 온도가 높을 때는, PMOS 트랜지스터(MP1)의 드레인 전류가 증가하고, PMOS 트랜지스터(MP1)의 드레인-소스 전압(Vds)이 증가한다. 또한, 온도가 증가하면, 노드(N1)로 출력되는 기준전압(VRP)이 감소한다. 저항(R1, R2)은 기준전압 발생회로(110)에서 소모되는 전류를 줄이고, 기준전압(VRP)을 안정화시키는 기능을 한다. 또한, 온도가 증가하면, 다이오드 연 결된 NMOS 트랜지스터(MN1)의 문턱전압(threshold voltage)의 절대값이 감소하므로, 노드(N1)와 접지 사이에 나타나는 전압이 감소하여 노드(N1)로 출력되는 기준전압(VRP)을 더욱 감소시킨다.
도 2는 도 1의 리프레쉬 제어회로 내에 있는 링 오실레이터부(120)를 나타내는 블록도이다. 도 2를 참조하면, 링 오실레이터부(120)는 서로 캐스케이드 연결된 오실레이터 단위회로들(121, 122, 123)을 구비한다. 오실레이터 단위회로들(121, 122, 123) 각각은 기준전압(VRP)에 응답하여 소정의 주기를 갖는 펄스신호를 출력하며, 오실레이터 단위회로들(121, 122, 123) 각각의 출력은 다음 단의 오실레이터 단위회로의 입력으로 사용된다. 링 오실레이터부(120)는 3 개 이상의 홀수의 오실레이터 단위회로로 구성될 수 있다.
도 3은 도 2의 링 오실레이터부(120)를 구성하는 오실레이터 단위회로를 나타내는 회로도이다. 도 3을 참조하면, 오실레이터 단위회로들(121, 122, 123) 각각은 PMOS 트랜지스터들(MP2, MP3, MP4), NMOS 트랜지스터(MN2)를 구비한다. 또한, 오실레이터 단위회로들(121, 122, 123) 각각은 커패시터들(311, 312)을 구비할 수 있다. 제 1 PMOS 트랜지스터(MP2)는 전원전압(VDD)에 연결된 소스와 상기 기준전압(VRP)이 인가되는 게이트를 가지고, 제 2 PMOS 트랜지스터(MP3)는 제 1 PMOS 트랜지스터(MP2)의 드레인에 연결된 소스와 입력단자(313)에 연결된 게이트를 가진다. 제 3 PMOS 트랜지스터(MP4)는 제 2 PMOS 트랜지스터(MP3)의 드레인에 연결된 소스와 기준전압(VRP)이 인가되는 게이트와 출력단자(314)에 연결된 드레인을 가진다. NMOS 트랜지스터는 출력단자(314)에 연결된 드레인과 입력단자(313)에 연결된 게이 트와 접지에 연결된 소스를 가진다. MOS 트랜지스터로 구성된 커패시터들(311, 312)은 출력단자를 안정화시키는 기능을 한다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 제 1 실시예에 따른 리프레쉬 제어회로의 동작을 설명한다.
기준전압 발생회로(110)의 출력인 기준전압(VRP)은 온도 증가에 따라 감소한다. 도 3에 도시된 오실레이터 단위회로에서, 기준전압(VRP)이 감소하면 PMOS 트랜지스터들(MP2, MP4)이 더 빨리 턴온되어 전류를 공급하게 된다. 따라서, 오실레이터 단위회로의 출력신호(Z)가 로직 "로우"에서 로직 "하이"로 빠르게 천이한다. 결국, 도 1에 도시된 리프레쉬 제어회로는 온도가 증가함에 따라 출력신호(VOUT)의 주기를 감소시킨다.
도 4는 본 발명의 제 2 실시예에 따른 리프레쉬 제어회로를 나타내는 회로도이다. 도 4를 참조하면, 리프레쉬 제어회로는 기준전압 발생회로(210), 및 링 오실레이터부(220)를 구비한다. 또한, 리프레쉬 제어회로는 오실레이터부(220)의 출력신호(VOSC)를 반전하고 전류 구동능력을 증가시키기 위한 인버터(230)를 더 구비할 수 있다.
기준전압 발생회로(210)는 온도의 변화에 따른 전계효과 트랜지스터의 드레인-소스 전압(Vds)의 변화에 기초하여 온도의 증가에 따라 증가하는 기준전압(VRN)을 발생시킨다. 오실레이터부(220)는 기준전압(VRN)에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호(VOSC)를 발생시킨다.
기준전압 발생회로(210)의 동작은 다음과 같다.
온도가 높을 때는, NMOS 트랜지스터(MN1)의 문턱전압(threshold voltage)의 절대값이 온도가 낮을 때에 비해 감소한다. 따라서, 온도가 높을 때는, NMOS 트랜지스터(MN3)의 드레인 전류가 증가하고, NMOS 트랜지스터(MN3)의 드레인-소스 전압(Vds)이 증가한다. 또한, 온도가 증가하면, 노드(N1)로 출력되는 기준전압(VRN)이 증가한다. 저항(R3, R4)은 기준전압 발생회로(210)에서 소모되는 전류를 줄이고, 기준전압(VRN)을 안정화시키는 기능을 한다. 또한, 온도가 증가하면, 다이오드 연결된 PMOS 트랜지스터(MP5)의 문턱전압(threshold voltage)의 절대값이 감소하므로, 노드(N2)와 전원전압 사이에 나타나는 전압이 감소하여 노드(N2)로 출력되는 기준전압(VRN)을 더욱 증가시킨다.
도 5는 도 4의 리프레쉬 제어회로 내에 있는 링 오실레이터부(220)를 나타내는 블록도이다. 도 5를 참조하면, 링 오실레이터부(220)는 서로 캐스케이드 연결된 오실레이터 단위회로들(221, 222, 223)을 구비한다. 오실레이터 단위회로들(121, 122, 123) 각각은 기준전압(VRN)에 응답하여 소정의 주기를 갖는 펄스신호를 출력하며, 오실레이터 단위회로들(121, 122, 123) 각각의 출력은 다음 단의 오실레이터 단위회로의 입력으로 사용된다. 링 오실레이터부(220)는 3 개 이상의 홀수의 오실레이터 단위회로로 구성될 수 있다.
도 6은 도 5의 링 오실레이터부를 구성하는 오실레이터 단위회로를 나타내는 회로도이다. 도 6을 참조하면, 오실레이터 단위회로들(221, 222, 223) 각각은 PMOS 트랜지스터(MP5), NMOS 트랜지스터들(MN3, MN4, MN5)를 구비한다. 또한, 오실레이터 단위회로들(221, 222, 223) 각각은 커패시터들(611, 612)을 구비할 수 있다. PMOS 트랜지스터(MP5)는 전원전압(VDD)에 연결된 소스와 입력단자(613)에 연결된 게이트와 출력단자(614)에 연결된 드레인을 가진다. 제 1 NMOS 트랜지스터(MN3)는 출력단자(614)에 연결된 드레인과 기준전압(VRN)이 인가되는 게이트를 가진다. 제 2 NMOS 트랜지스터(MN4)는 제 1 NMOS 트랜지스터(MN3)의 소스에 연결된 드레인과 입력단자(613)에 연결된 게이트를 가진다. 제 3 NMOS 트랜지스터(MN5)는 제 2 NMOS 트랜지스터(MN4)의 소스에 연결된 드레인과 기준전압(VRN)이 인가되는 게이트와 접지에 연결된 소스를 가진다. MOS 트랜지스터로 구성된 커패시터들(611, 612)은 출력단자를 안정화시키는 기능을 한다.
이하, 도 4 내지 도 6을 참조하여, 본 발명의 제 1 실시예에 따른 리프레쉬 제어회로의 동작을 설명한다.
기준전압 발생회로(210)의 출력인 기준전압(VRN)은 온도 증가에 따라 증가한다. 도 6에 도시된 오실레이터 단위회로에서, 기준전압(VRN)이 증가하면 NMOS 트랜지스터들(MN4, MN5)이 더 빨리 턴온되어 전류를 공급하게 된다. 따라서, 오실레이터 단위회로의 출력신호(Z)가 로직 "하이"에서 로직 "로우"로 빠르게 천이한다. 결국, 도 4에 도시된 리프레쉬 제어회로는 온도가 증가함에 따라 출력신호(VOUT)의 주기를 감소시킨다.
도 7은 본 발명의 제 3 실시예에 따른 리프레쉬 제어회로를 나타내는 회로도이다. 도 7을 참조하면, 리프레쉬 제어회로는 제 1 기준전압 발생회로(110), 제 2 기준전압 발생회로(210) 및 링 오실레이터부(320)를 구비한다. 또한, 리프레쉬 제어회로는 오실레이터부(320)의 출력신호(VOSC)를 반전하고 전류 구동능력을 증가시 키기 위한 인버터(330)를 더 구비할 수 있다.
제 1 기준전압 발생회로(110)는 온도의 변화에 따른 전계효과 트랜지스터의 드레인-소스 전압(Vds)의 변화에 기초하여 온도의 증가에 따라 감소하는 기준전압(VRP)을 발생시킨다. 기준전압 발생회로(210)는 온도의 변화에 따른 전계효과 트랜지스터의 드레인-소스 전압(Vds)의 변화에 기초하여 온도의 증가에 따라 증가하는 기준전압(VRN)을 발생시킨다. 오실레이터부(320)는 기준전압(VRP)과 기준전압(VRN)에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호(VOSC)를 발생시킨다.
제 1 기준전압 발생회로(110)의 동작은 다음과 같다.
온도가 높을 때는, PMOS 트랜지스터(MP1)의 문턱전압(threshold voltage)의 절대값이 온도가 낮을 때에 비해 감소한다. 따라서, 온도가 높을 때는, PMOS 트랜지스터(MP1)의 드레인 전류가 증가하고, PMOS 트랜지스터(MP1)의 드레인-소스 전압(Vds)이 증가한다. 또한, 온도가 증가하면, 출력되는 기준전압(VRP)이 감소한다.
제 2 기준전압 발생회로(210)의 동작은 다음과 같다.
온도가 높을 때는, NMOS 트랜지스터(MN1)의 문턱전압(threshold voltage)의 절대값이 온도가 낮을 때에 비해 감소한다. 따라서, 온도가 높을 때는, NMOS 트랜지스터(MN3)의 드레인 전류가 증가하고, NMOS 트랜지스터(MN3)의 드레인-소스 전압(Vds)이 증가한다. 또한, 온도가 증가하면, 출력되는 기준전압(VRN)이 증가한다.
도 8은 도 7의 리프레쉬 제어회로 내에 있는 링 오실레이터부(320)를 나타내는 블록도이다. 도 8을 참조하면, 링 오실레이터부(320)는 서로 캐스케이드 연결된 오실레이터 단위회로들(321, 322, 323)을 구비한다. 오실레이터 단위회로들(321, 322, 323) 각각은 기준전압(VRP)과 기준전압(VRN)에 응답하여 소정의 주기를 갖는 펄스신호를 출력하며, 오실레이터 단위회로들(321, 322, 323) 각각의 출력은 다음 단의 오실레이터 단위회로의 입력으로 사용된다. 링 오실레이터부(320)는 3 개 이상의 홀수의 오실레이터 단위회로로 구성될 수 있다.
도 9는 도 8의 링 오실레이터부(320)를 구성하는 오실레이터 단위회로를 나타내는 회로도이다. 도 9을 참조하면, 오실레이터 단위회로들(321, 322, 323) 각각은 PMOS 트랜지스터들(MP11, MP12, MP13), NMOS 트랜지스터들(MN11, MN12, MN13)를 구비한다. 또한, 오실레이터 단위회로들(321, 322, 323) 각각은 커패시터들(911, 912)을 구비할 수 있다.
제 1 PMOS 트랜지스터(MP11)는 전원전압(VDD)에 연결된 소스와 기준전압(VRP)이 인가되는 게이트를 가지고, 제 2 PMOS 트랜지스터(MP12)는 제 1 PMOS 트랜지스터(MP11)의 드레인에 연결된 소스와 입력단자(913)에 연결된 게이트를 가진다. 제 3 PMOS 트랜지스터(MP13)는 제 2 PMOS 트랜지스터(MP12)의 드레인에 연결된 소스와 기준전압(VRP)이 인가되는 게이트와 출력단자(914)에 연결된 드레인을 가진다. 제 1 NMOS 트랜지스터(MN11)는 출력단자(914)에 연결된 드레인과 기준전압(VRN)이 인가되는 게이트를 가진다. 제 2 NMOS 트랜지스터(MN12)는 제 1 NMOS 트랜지스터(MN11)의 소스에 연결된 드레인과 입력단자(913)에 연결된 게이트를 가진다. 제 3 NMOS 트랜지스터(MN13)는 제 2 NMOS 트랜지스터(MN12)의 소스에 연결된 드레인과 기준전압(VRN)이 인가되는 게이트와 접지에 연결된 소스를 가진다. MOS 트랜 지스터로 구성된 커패시터들(911, 912)은 출력단자를 안정화시키는 기능을 한다.
이하, 도 7 내지 도 9을 참조하여, 본 발명의 제 1 실시예에 따른 리프레쉬 제어회로의 동작을 설명한다.
제 1 기준전압 발생회로(110)의 출력인 기준전압(VRP)은 온도 증가에 따라 감소한다. 도 9에 도시된 오실레이터 단위회로에서, 기준전압(VRP)이 감소하면 PMOS 트랜지스터들(MP11, MP13)이 더 빨리 턴온되어 전류를 공급하게 된다. 따라서, 오실레이터 단위회로의 출력신호(Z)가 로직 "로우"에서 로직 "하이"로 빠르게 천이한다. 기준전압 발생회로(210)의 출력인 기준전압(VRN)은 온도 증가에 따라 증가한다. 도 9에 도시된 오실레이터 단위회로에서, 기준전압(VRN)이 증가하면 NMOS 트랜지스터들(MN11, MN13)이 더 빨리 턴온되어 전류를 공급하게 된다. 따라서, 오실레이터 단위회로의 출력신호(Z)가 로직 "하이"에서 로직 "로우"로 빠르게 천이한다. 결국, 도 4에 도시된 리프레쉬 제어회로는 온도가 증가함에 따라 출력신호(VOUT)의 주기를 감소시킨다.
저항(R1, R2, R3, R4)은 기준전압 발생회로(110, 210)에서 소모되는 전류를 줄이고, 기준전압(VRP), 및 기준전압(VRN)을 안정화시키는 기능을 한다. 또한, 온도가 증가하면, 다이오드 연결된 NMOS 트랜지스터(MN1)의 문턱전압(threshold voltage)의 절대값이 감소하므로, 제 1 기준전압 발생회로(110)의 출력노드와 접지 사이에 나타나는 전압이 감소하여 기준전압(VRP)을 더욱 감소시킨다. 또한, 온도가 증가하면, 다이오드 연결된 PMOS 트랜지스터(MP5)의 문턱전압(threshold voltage)의 절대값이 감소하므로, 제 1 기준전압 발생회로(110)의 출력노드와 전원전압 사 이에 나타나는 전압이 감소하여 기준전압(VRN)을 더욱 증가시킨다.
도 10a 내지 도 10d는 도 7의 리프레쉬 제어회로의 출력 전압신호의 파형을 나타내는 시뮬레이션도이다. 도 10a 내지 도 10d를 참조하면, 도 7에 도시된 본 발명의 실시예에 따른 리프레쉬 제어회로의 출력신호는 온도가 -45℃일 때 약 89.82 us, 0 ℃일 때 약 29.82 us, 30 ℃일 때 약 18.42 us, 125 ℃일 때 약 7.86 us의 주기를 갖는다. 즉, 온도가 증가함에 따라서, 자동적으로 리프레쉬 주기가 증가하고 있음을 알 수 있다.
도 11은 링 오실레이터부의 출력 전압신호의 주기를 확장하기 위하여 카운터를 구비한 본 발명의 제 4 실시예에 따른 리프레쉬 제어회로를 나타내는 회로도이다. 도 11을 참조하면, 리프레쉬 제어회로는 기준전압 발생회로(410), 링 오실레이터(420), 및 카운터(430)를 구비한다.
기준전압 발생회로(410)는 온도의 변화에 따른 전계효과 트랜지스터의 드레인-소스 전압(Vds)의 변화에 기초하여 온도의 증가에 따라 감소하는 기준전압(VREF)을 발생시킨다. 링 오실레이터(420)는 기준전압(VREF)에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호(VOSC)를 발생시킨다. 카운터(430)는 링 오실레이터(420)의 출력신호(VOSC)의 주기를 확장하고 리프레쉬 신호(REFRESH)를 발생시킨다.
실제로 DRAM 내부의 메모리 셀을 리프레쉬하는 주기는 수 ms 단위이므로 수 us 단위인 링 오실레이터(420)의 출력신호는 그 주기를 확장할 필요가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명의 실시예들에 의한 리프레쉬 제어회로 및 리프레쉬 제어방법은 온도변화에 따라 자동적으로 리프레쉬 주기를 조절할 수 있고, 반도체 메모리 장치에서 소모되는 전류를 줄일 수 있다.

Claims (32)

  1. 온도의 변화에 따른 전계효과 트랜지스터의 드레인-소스 전압(Vds)의 변화에 기초하여 온도의 변화에 따라 변화하는 기준전압을 발생시키는 기준전압 발생회로; 및
    상기 기준전압에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호를 발생시키는 오실레이터부를 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  2. 제 1 항에 있어서, 상기 기준전압은
    온도에 반비례하여 변화하는 것을 특징으로 하는 리프레쉬 제어회로.
  3. 제 2 항에 있어서, 상기 기준전압 발생회로는
    제 1 전원전압에 연결된 소스와 제 2 전원전압에 연결된 게이트를 가지는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 드레인과 제 1 노드 사이에 연결된 제 1 저항;
    상기 제 1 노드에 연결된 제 1 단자를 가지는 제 2 저항; 및
    상기 제 2 저항의 제 2 단자에 공통 연결된 드레인과 게이트를 가지고 상기 제 2 전원전압에 연결된 소스를 가지는 NMOS 트랜지스터를 구비하고,
    상기 제 1 노드에서 상기 기준전압이 출력되는 것을 특징으로 하는 리프레쉬 제어회로.
  4. 제 3 항에 있어서,
    상기 PMOS 트랜지스터의 드레인-소스 전압(Vds)은 온도가 증가할 때 증가하는 것을 특징으로 하는 리프레쉬 제어회로.
  5. 제 2 항에 있어서, 상기 오실레이터부는
    서로 캐스케이드 연결되어 있는 복수의 오실레이터 단위회로들을 포함하는 것을 특징으로 하는 리프레쉬 제어회로.
  6. 제 5 항에 있어서, 상기 오실레이터 단위회로들 각각은
    제 1 전원전압에 연결된 소스와 상기 기준전압이 인가되는 게이트를 가지는 제 1 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 연결된 소스와 입력단자에 연결된 게이트를 가지는 제 2 PMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 소스와 상기 기준전압이 인가되는 게이트와 출력단자에 연결된 드레인을 가지는 제 3 PMOS 트랜지스터; 및
    상기 출력단자에 연결된 드레인과 상기 입력단자에 연결된 게이트와 제 2 전원전압에 연결된 소스를 가지는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  7. 제 6 항에 있어서, 상기 오실레이터 단위회로들 각각은
    상기 제 1 전원전압과 상기 출력단자 사이에 연결된 제 1 용량성 소자; 및
    상기 제 2 전원전압과 상기 출력단자 사이에 연결된 제 2 용량성 소자를 더 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  8. 제 1 항에 있어서, 상기 기준전압은
    온도에 비례하여 변화하는 것을 특징으로 하는 리프레쉬 제어회로.
  9. 제 8 항에 있어서, 상기 기준전압 발생회로는
    제 1 전원전압에 연결된 소스, 및 서로 연결된 드레인과 게이트를 가지는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 드레인과 제 1 노드 사이에 연결된 제 1 저항;
    상기 제 1 노드에 연결된 제 1 단자를 가지는 제 2 저항; 및
    상기 제 2 저항의 제 2 단자에 연결된 드레인과 상기 제 1 전원전압에 연결된 게이트와 제 2 전원전압에 연결된 소스를 가지는 NMOS 트랜지스터를 구비하고,
    상기 제 1 노드에서 상기 기준전압이 출력되는 것을 특징으로 하는 리프레쉬 제어회로.
  10. 제 9 항에 있어서,
    상기 NMOS 트랜지스터의 드레인-소스 전압(Vds)은 온도가 증가할 때 증가하 는 것을 특징으로 하는 리프레쉬 제어회로.
  11. 제 8 항에 있어서, 상기 오실레이터부는
    서로 캐스케이드 연결되어 있는 복수의 오실레이터 단위회로들을 포함하는 것을 특징으로 하는 리프레쉬 제어회로.
  12. 제 11 항에 있어서, 상기 오실레이터 단위회로들 각각은
    제 1 전원전압에 연결된 소스와 입력단자에 연결된 게이트와 출력단자에 연결된 드레인을 가지는 PMOS 트랜지스터;
    상기 출력단자에 연결된 드레인과 상기 기준전압이 인가되는 게이트를 가지는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 소스에 연결된 드레인과 상기 입력단자에 연결된 게이트를 가지는 제 2 NMOS 트랜지스터; 및
    상기 제 2 NMOS 트랜지스터의 소스에 연결된 드레인과 상기 기준전압이 인가되는 게이트와 제 2 전원전압에 연결된 소스를 가지는 제 3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  13. 제 12 항에 있어서, 상기 오실레이터 단위회로들 각각은
    상기 제 1 전원전압과 상기 출력단자 사이에 연결된 제 1 용량성 소자; 및
    상기 제 2 전원전압과 상기 출력단자 사이에 연결된 제 2 용량성 소자를 더 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  14. 제 1 항에 있어서, 상기 리프레쉬 제어회로는
    상기 오실레이터부의 출력신호를 반전하고 전류 구동능력을 증가시키기 위한 인버터를 더 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  15. 제 1 항에 있어서, 상기 리프레쉬 제어회로는
    상기 펄스신호의 주기를 확장하는 카운터를 더 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  16. 온도의 변화에 따른 전계효과 트랜지스터의 드레인과 소스 사이에 걸리는 전압(Vds)의 변화에 기초하여 온도의 증가에 따라 감소하는 제 1 기준전압을 발생시키는 제 1 기준전압 발생회로;
    온도의 변화에 따른 전계효과 트랜지스터의 드레인과 소스 사이에 걸리는 전압(Vds)의 변화에 기초하여 온도의 증가에 따라 증가하는 제 2 기준전압을 발생시키는 제 2 기준전압 발생회로; 및
    상기 제 1 및 제 2 기준전압에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호를 발생시키는 오실레이터부를 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  17. 제 16 항에 있어서, 상기 제 1 기준전압 발생회로는
    제 1 전원전압에 연결된 소스와 제 2 전원전압에 연결된 게이트를 가지는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 드레인과 제 1 노드 사이에 연결된 제 1 저항;
    상기 제 1 노드에 연결된 제 1 단자를 가지는 제 2 저항; 및
    상기 제 2 저항의 제 2 단자에 공통 연결된 드레인과 게이트를 가지고 상기 제 2 전원전압에 연결된 소스를 가지는 NMOS 트랜지스터를 구비하고,
    상기 제 1 노드에서 상기 제 1 기준전압이 출력되는 것을 특징으로 하는 리프레쉬 제어회로.
  18. 제 17 항에 있어서,
    상기 PMOS 트랜지스터의 드레인-소스 전압(Vds)은 온도가 증가할 때 증가하는 것을 특징으로 하는 리프레쉬 제어회로.
  19. 제 16 항에 있어서, 상기 제 2 기준전압 발생회로는
    제 1 전원전압에 연결된 소스, 및 서로 연결된 드레인과 게이트를 가지는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 드레인과 제 1 노드 사이에 연결된 제 1 저항;
    상기 제 1 노드에 연결된 제 1 단자를 가지는 제 2 저항; 및
    상기 제 2 저항의 제 2 단자에 연결된 드레인과 상기 제 1 전원전압에 연결 된 게이트와 제 2 전원전압에 연결된 소스를 가지는 NMOS 트랜지스터를 구비하고,
    상기 제 1 노드에서 상기 제 2 기준전압이 출력되는 것을 특징으로 하는 리프레쉬 제어회로.
  20. 제 19 항에 있어서,
    상기 NMOS 트랜지스터의 드레인-소스 전압(Vds)은 온도가 증가할 때 증가하는 것을 특징으로 하는 리프레쉬 제어회로.
  21. 제 16 항에 있어서, 상기 오실레이터부는
    서로 캐스케이드 연결되어 있는 복수의 오실레이터 단위회로들을 포함하는 것을 특징으로 하는 리프레쉬 제어회로.
  22. 제 21 항에 있어서, 상기 오실레이터 단위회로들 각각은
    제 1 전원전압에 연결된 소스와 상기 기준전압이 인가되는 게이트를 가지는 제 1 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 연결된 소스와 입력단자에 연결된 게이트를 가지는 제 2 PMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 소스와 상기 기준전압이 인가되는 게이트와 출력단자에 연결된 드레인을 가지는 제 3 PMOS 트랜지스터;
    상기 출력단자에 연결된 드레인과 상기 기준전압이 인가되는 게이트를 가지 는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 소스에 연결된 드레인과 상기 입력단자에 연결된 게이트를 가지는 제 2 NMOS 트랜지스터; 및
    상기 제 2 NMOS 트랜지스터의 소스에 연결된 드레인과 상기 기준전압이 인가되는 게이트와 제 2 전원전압에 연결된 소스를 가지는 제 3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  23. 제 22 항에 있어서, 상기 오실레이터 단위회로들 각각은
    상기 제 1 전원전압과 상기 출력단자 사이에 연결된 제 1 용량성 소자; 및
    상기 제 2 전원전압과 상기 출력단자 사이에 연결된 제 2 용량성 소자를 더 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  24. 제 16 항에 있어서, 상기 리프레쉬 제어회로는
    상기 오실레이터부의 출력신호를 반전하고 전류 구동능력을 증가시키기 위한 인버터를 더 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  25. 제 16 항에 있어서, 상기 리프레쉬 제어회로는
    상기 펄스신호의 주기를 확장하는 카운터를 더 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  26. 온도의 변화에 따른 전계효과 트랜지스터의 드레인과 소스 사이에 걸리는 전압(VDS)의 변화에 기초하여 온도의 증가에 따라 감소하는 제 1 기준전압을 발생시키는 제 1 기준전압 발생회로;
    온도의 변화에 따른 전계효과 트랜지스터의 온저항의 변화에 기초하여 온도의 증가에 따라 증가하는 제 2 기준전압을 발생시키는 제 2 기준전압 발생회로; 및
    상기 제 1 및 제 2 기준전압에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호를 발생시키는 오실레이터부를 구비하는 것을 특징으로 하는 발진회로.
  27. 제 26 항에 있어서, 상기 제 1 기준전압 발생회로는
    제 1 전원전압에 연결된 소스와 제 2 전원전압에 연결된 게이트를 가지는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 드레인과 제 1 노드 사이에 연결된 제 1 저항;
    상기 제 1 노드에 연결된 제 1 단자를 가지는 제 2 저항; 및
    상기 제 2 저항의 제 2 단자에 공통 연결된 드레인과 게이트를 가지고 상기 제 2 전원전압에 연결된 소스를 가지는 NMOS 트랜지스터를 구비하고,
    상기 제 1 노드에서 상기 제 1 기준전압이 출력되는 것을 특징으로 하는 발진회로.
  28. 제 27 항에 있어서,
    상기 PMOS 트랜지스터의 드레인-소스 전압(Vds)은 온도가 증가할 때 증가하는 것을 특징으로 하는 발진회로.
  29. 제 26 항에 있어서, 상기 제 2 기준전압 발생회로는
    제 1 전원전압에 연결된 소스, 및 서로 연결된 드레인과 게이트를 가지는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 드레인과 제 1 노드 사이에 연결된 제 1 저항;
    상기 제 1 노드에 연결된 제 1 단자를 가지는 제 2 저항; 및
    상기 제 2 저항의 제 2 단자에 연결된 드레인과 상기 제 1 전원전압에 연결된 게이트와 제 2 전원전압에 연결된 소스를 가지는 NMOS 트랜지스터를 구비하고,
    상기 제 1 노드에서 상기 제 2 기준전압이 출력되는 것을 특징으로 하는 발진회로.
  30. 제 29 항에 있어서,
    상기 NMOS 트랜지스터의 드레인-소스 전압(Vds)은 온도가 증가할 때 증가하는 것을 특징으로 하는 발진회로.
  31. 온도의 변화에 따른 전계효과 트랜지스터의 드레인-소스 전압(Vds)의 변화에 기초하여 온도의 변화에 따라 변화하는 기준전압을 발생시키는 단계; 및
    상기 기준전압에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신 호를 발생시키는 단계를 포함하는 것을 특징으로 하는 리프레쉬 제어방법.
  32. 온도의 변화에 따른 전계효과 트랜지스터의 드레인과 소스 사이에 걸리는 전압(VDS)의 변화에 기초하여 온도의 증가에 따라 감소하는 제 1 기준전압을 발생시키는 단계;
    온도의 변화에 따른 전계효과 트랜지스터의 드레인과 소스 사이에 걸리는 전압(VDS)의 변화에 기초하여 온도의 증가에 따라 증가하는 제 2 기준전압을 발생시키는 단계; 및
    상기 제 1 및 제 2 기준전압에 응답하여 온도의 변화에 따라 변화하는 주기를 갖는 펄스신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 리프레쉬 제어방법.
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