TWI408691B - 內部電壓產生器 - Google Patents

Description

內部電壓產生器

本發明係關於半導體設計技術，且更特定言之係關於用於產生穩定內部電壓之內部電壓產生電路。

本發明主張2008年11月6日申請之韓國專利申請案第10-2008-0110039號之優先權，該案之全文以引用的方式併入。

通常，在諸如雙資料速率同步動態隨機存取記憶體(DDR SDRAM)之半導體記憶體裝置中，可安裝內部電壓產生電路。半導體記憶體裝置之較有效功率消耗管理及較穩定電路操作可藉由使用由內部電壓產生電路所產生之內部電壓來獲得。此內部電壓包括核心電壓、藉由降頻轉換外部電源電壓所產生之預充電壓及電池板偏壓、藉由泵升外部電源電壓所產生之泵升電壓及基板偏壓。

其間，由於半導體記憶體裝置已變得更為高度整合，因此用於製造具有在次微米級下之尺寸之記憶體裝置的設計準則應用於半導體記憶體裝置，且半導體記憶體裝置之操作頻率亦增加。由於此等極小元件以高頻率執行操作，因此外部電源電壓減小。因此，藉由使用此降低外部電源電壓所產生之內部電壓的重要性更為加重。

圖1為說明用於產生核心電壓VCORE以作為習知內部電壓產生電路之內部電壓之核心電壓產生電路的電路圖。

參看圖1，核心電壓產生電路包括電壓比較單元110、啟動單元130、驅動單元150及分壓單元170。

電壓比較單元110比較參考電壓VREFC與反饋電壓VFED，且回應於比較結果而啟動驅動單元150。此處，參考電壓VREFC具有對應於或至少大體上等於核心電壓VCORE之目標電壓位準(下文被稱為目標電壓位準)的電壓值。

啟動單元130回應於賦能信號EN而賦能電壓比較單元110。亦即，比較單元110回應於賦能信號EN而執行比較參考電壓VREFC與反饋電壓VFED之操作。

驅動單元150回應於電壓比較單元110之輸出信號而用外部電源電壓VDD驅動輸出核心電壓VCORE之端子。儘管其稍後將在以下操作解釋中經解釋，但核心電壓VCORE藉由驅動單元150而增加至對應於或至少大體上等於參考電壓VREFC之目標電壓位準。

分壓單元170藉由分割核心電壓VCORE來產生反饋電壓VFED。

如下簡短描述核心電壓產生電路之操作。

首先，啟動單元130之第一N通道金氧半導體(NMOS)電晶體NM1回應於邏輯高之賦能信號EN而接通。由於核心電壓VCORE最初具有比目標電壓位準(亦即，VREFC)低的電壓位準，因此反饋電壓VFED最初具有比參考電壓VREFC低的電壓位準。電壓比較單元110最初以參考電壓VREFC及比參考電壓VREFC低的反饋電壓VFED輸出邏輯低之信號(亦即，低電壓位準信號)。回應於電壓比較單元110之低信號輸出，驅動單元150之第一P通道金氧半導體(PMOS)電晶體PM1經接通。因此，對應於外部電源電壓VDD之驅動電流經引入至輸出核心電壓VCORE之端子，且結果，核心電壓VCORE逐漸增加。

以上所述之操作持續重複，同時核心電壓VCORE增加至目標電壓位準。

其間，若核心電壓VCORE變得高於目標電壓位準，則反饋電壓VFED具有比參考電壓VREFC高的電壓位準。電壓比較單元110以參考電壓VREFC及比參考電壓VREFC高的反饋電壓VFED輸出邏輯高之信號。此後，驅動單元150之第一PMOS電晶體PM1回應於電壓比較單元110之邏輯高之輸出信號(亦即，高信號)而斷開。因此，電流不會自外部電源電壓VDD經由PMOS電晶體PM1流動至輸出核心電壓VCORE之端子。結果，核心電壓VCORE之增加停止。

換言之，圖1中之核心電壓產生電路藉由重複操作之以上所提及步驟而將核心電壓VCORE維持在目標電壓位準(亦即，在VREFC)。以此方式所產生之核心電壓VCORE經施加至半導體記憶體裝置之內部電路(圖式中未展示)。

其間，在將電功率供應至電路中，漏電流經常出現在此等電路中。舉例而言，漏電流經常出現在諸如圖1之核心電壓產生電路的核心電壓產生電路中。理想地，在賦能信號EN變為邏輯低以使得電壓比較單元110停用之狀況下或在核心電壓VCORE增加至目標電壓位準以使得驅動單元150之第一PMOS電晶體PM1斷開之狀況下，電流不應在第一PMOS電晶體PM1中流動。然而，實際上，漏電流經常出現在第一PMOS電晶體PM1中。漏電流亦出現在分壓單元170及內部電路中，核心電壓VCORE經施加至該內部電路。

圖2為展示伴隨核心電壓產生電路之漏電流的圖。

在圖2中，說明漏電流源212及漏電流汲電源214(其為核心電壓產生電路210之組件)以及漏電流汲電邏輯230，其中汲電漏電流出現在提供核心電壓VCORE之內部電路的邏輯中。

漏電流源212將漏電流提供(source)至輸出核心電壓VCORE之端子，且(例如)對應於圖1中之驅動單元150。漏電流汲電源214自輸出核心電壓VCORE之端子汲電漏電流，且對應於圖1中之分壓單元170。由漏電流汲電邏輯230所汲電之漏電流自輸出核心電壓VCORE之端子汲電漏電流，且對應於提供核心電壓VCORE之內部電路。換言之，大體上，自漏電流源212所引入之漏電流經由漏電流汲電源214且經由漏電流汲電邏輯230放電。

圖3為用於結合圖2解釋引入電流及放電電流之圖。

參看圖1至圖3，最初，在核心電壓VCORE逐漸增加至目標電壓位準之週期期間，漏電流放電至接地電壓端子，(亦即)經由漏電流汲電源214且經由漏電流汲電邏輯230放電之漏電流回應於外部電源電壓VDD之增加而增加。此後，若驅動單元150回應於核心電壓VCORE達到目標電壓位準而斷開，則放電至接地電壓端子之漏電流變為相對恆定值。

其間，最初，在核心電壓VCORE逐漸增加至目標電壓位準之週期期間，自外部電源電壓端子所引入之所有電流(亦即，經由驅動單元150之第一PMOS電晶體PM1所提供之電流)用於增加核心電壓VCORE。關於漏電流，由於預期自外部電源電壓端子之電流，因此幾乎無自電源電壓端子引入至輸出核心電壓VCORE之端子的電流被視為漏電流。此後，若核心電壓VCORE增加至目標電壓，則即使驅動單元150之第一PMOS電晶體PM1斷開，源極漏電流亦流過第一PMOS電晶體PM1。此時，源極漏電流在外部電源電壓VDD之電壓位準增加時變得更密集。

換言之，當外部電源電壓VDD之電壓位準增加時，自電源電壓VDD之端子引入至核心電壓VCORE之端子的漏電流變得大於自核心電壓VCORE之端子放電至接地電壓端子的汲電漏電流。

圖4為展示在圖3中所示之漏電流與核心電壓VCORE之間的關係之圖。

如所示，即使外部電源電壓VDD增加，核心電壓VCORE在某種程度上維持在目標電壓位準。然而，如上文關於圖3所述，當外部電源電壓VDD逐漸增加時，自電源電壓VDD,端子引入至核心電壓VCORE之端子的漏電流變得大於自核心電壓VCORE之端子放電至接地電壓VSS之端子的漏電流。結果，由於引入至核心電壓VCORE之端子之未經汲電為汲電漏電流的過剩漏電流，因此核心電壓VCORE之電壓位準變得高於目標電壓位準。

漏電流使核心電壓VCORE變得高於目標電壓值之此操作在內部電壓產生電路中並非需要的，其中以預定目標電壓位準維持所產生之內部電壓為需要的。又，歸因於漏電流之增加核心電壓VCORE將不必要的壓力施加至使用核心電壓VCORE之內部電路。在此狀況下，內部電路之壽命可能縮短。

根據一實例之本發明針對提供一種能夠自外部電源放電過剩漏電流之內部電壓產生電路。

根據一實例之本發明亦針對提供一種能夠產生恆定內部電壓而不管外部電源電壓之內部電壓產生電路。

根據本發明之一態樣，提供一種內部電壓產生電路，該內部電壓產生電路包括：一內部電壓產生單元，其經組態以藉由以外部電源電壓驅動內部電壓端子來產生對應於目標電壓位準之內部電壓；及一電流汲電單元，其經組態以調整自內部電壓端子之汲電漏電流。

根據本發明之一態樣，藉由執行電流汲電操作且控制自內部電壓端子至接地之汲電漏電流來保持內部電壓之恆定電壓位準而不管外部電源電壓。且，有可能藉由有效地操作本發明之電流汲電單元來防止歸因於電流汲電單元之電流汲電操作之內部電壓的不當減小。不管處理變化(諸如電壓及溫度之變化)，可維持恆定內部電壓接近於目標電壓位準。

為了詳細描述以使得熟習此項技術者容易地實施本發明之精神及範疇，將參看隨附圖式描述本發明之實施例。

圖5為描繪核心電壓產生電路的電路圖，該核心電壓產生電路產生核心電壓VCORE且為根據本發明之內部電壓產生電路。

參看圖5，核心電壓產生電路包括核心電壓產生單元510及電流汲電單元530。

核心電壓產生單元510用以藉由以外部電源電壓VDD驅動核心電壓VCORE之端子來產生對應於或大體上等於目標電壓位準之核心電壓VCORE，且可具備電壓比較單元512、啟動單元514、驅動單元516及分壓單元518。

電壓比較單元512比較參考電壓VREFC與反饋電壓VFED，且根據比較結果接通驅動單元516。此處，參考電壓VREFC可具有對應於目標電壓位準之電壓位準。

啟動單元514可回應於賦能信號EN而接通電壓比較單元512。亦即，電壓比較單元512回應於賦能信號EN而執行比較參考電壓VREFC與反饋電壓VFED之操作。

驅動單元516可回應於電壓比較單元512之輸出信號以外部電源電壓VDD驅動核心電壓VCORE之端子。此處，驅動單元516可具備一第一PMOS電晶體PM1，其源極-汲極路徑形成於電源電壓VDD之端子與核心電壓VCORE之端子之間且其閘極接收電壓比較單元512之輸出信號。

分壓單元518可藉由分割核心電壓VCORE來產生反饋電壓VFED。

其間，電流汲電單元530用以藉由回應於外部電源電壓VDD而改變汲電漏電流來調整引入至核心電壓VCORE端子之漏電流的量。電流汲電單元530可具備操作定時控制單元532及電流控制單元534。

操作定時控制單元532用以控制流至核心電壓VCORE端子之汲電電流的放電定時，且可具備連接於核心電壓VCORE端子與電流控制單元534之間的第二至第四PMOS電晶體PM2-PM4。

此處，儘管操作定時控制單元532由三個二極體組態之PMOS電晶體(亦即，第二至第四PMOS電晶體PM2-PM4)構造，但根據一實例其可由僅一個或多個電晶體構造。然而，需要操作定時控制單元532具有一或多個電晶體，其中每一者具有適當二極體臨限電壓位準以在操作定時控制單元532之輸出節點處產生目標電壓位準。亦即，來自核心電壓VCORE端子之汲電漏電流回應於定時控制單元532之操作而汲電至接地電壓VSS之端子時的定時可在核心電壓VCORE變得高於目標電壓位準(例如，VREFC)時。因此，在核心電壓VCORE低於目標電壓位準時的週期期間，不產生經由操作定時控制單元532之汲電電流。然而，在核心電壓VCORE高於目標電壓位準的週期期間，產生經由操作定時控制單元532之汲電漏電流。

電流控制單元534用以回應於外部電源電壓VDD控制經由其本身之汲電電流，且可具備連接於操作定時控制單元532與接地電壓端子之間的第二NMOS電晶體NM2。因此，在外部電源電壓VDD高之狀況下，電流控制單元534將更多電流汲電至接地電壓端子，且在外部電源電壓VDD低之狀況下將較少電流汲電至接地電壓端子。亦即，電流控制單元534可將對應於外部電源電壓VDD之電流汲電至接地電壓端子。

其間，需要操作定時控制單元532之第二至第四PMOS電晶體PM2-PM4經設計以回應於過程變化而具有與驅動單元516之第一PMOS電晶體PM1相同的實體特性。此用於抵銷根據諸如電壓及/或溫度變化之過程變化經由第一PMOS電晶體PM1所汲電之電流量的變化。亦即，在經由第一PMOS電晶體PM1所汲電之電流量根據諸如電壓及/或溫度變化之過程變化而增加之狀況下，經由第二至第四PMOS電晶體PM2-PM4所汲電之電流量亦可增加；在經由第一PMOS電晶體PM1所汲電之電流量根據諸如電壓及/或溫度變化之過程變化而減小之狀況下，經由第二至第四PMOS電晶體PM2-PM4所汲電之電流量亦可減小。

現在，將如下簡短描述根據本發明之核心電壓產生電路之操作。

首先，啟動單元514之第一NMOS電晶體NM1回應於邏輯高之賦能信號EN而接通。由於核心電壓VCORE最初具有比目標電壓位準低的電壓位準，因此反饋電壓VFED具有比參考電壓VREFC低的電壓位準。電壓比較單元512回應於反饋電壓VFED低於參考電壓VREFC而輸出邏輯低之信號。此後，驅動單元516之第一PMOS電晶體PM1回應於電壓比較單元512之邏輯低之輸出信號而接通。因此，來自外部電源電壓VDD之驅動電流流至核心電壓VCORE之端子，且結果，核心電壓VCORE逐漸增加。

連續執行此操作直至核心電壓VCORE達到目標電壓。在此期間，電流汲電單元530不執行電流汲電操作。亦即，由於第二至第四PMOS電晶體PM2-PM4之臨限電壓，防止提供至核心電壓VCORE端子之電流放電至電流汲電單元530。此意謂提供至核心電壓VCORE端子之電流根據本發明必定由電流汲電單元530放電。

其間，若核心電壓VCORE變得高於目標電壓位準，則反饋電壓VFED具有比參考電壓VREFC高的電壓位準。電壓比較單元512回應於反饋電壓VFED高於參考電壓VREFC而輸出邏輯高之信號。此後，驅動單元516之第一PMOS電晶體PM1回應於電壓比較單元512之邏輯高之輸出信號而斷開。因此，來自外部電源電壓VDD之驅動電流不再提供至核心電壓VCORE之端子，且結果，核心電壓VCORE之增加停止。

此時，來自外部電源電壓VDD之漏電流引入至核心電壓VCORE之端子，且引入至核心電壓VCORE之端子之漏電流根據本發明藉由電流汲電單元530之電流汲電操作而放電至接地電壓VSS之端子。若外部電源電壓VDD之電壓位準經增加以使得引入更多的漏電流，則電流汲電單元530可將源極漏電流放電至接地VSS之端子。

圖6為說明與圖5中所示之核心電壓產生電路有關的漏電流之圖。

在圖6中，說明在核心電壓產生電路610中之漏電流源612、第一漏電流汲電源614及第二漏電流汲電源616，及由施加核心電壓VCORE之內部電路邏輯中之漏電流汲電邏輯630所引起的汲電漏電流。在本發明中，另外包括第二漏電流汲電源616。

漏電流源612為一部分，漏電流自其引入至核心電壓VCORE之端子，且圖5中所示之驅動單元516對應於此部分。第一漏電流汲電源614為一部分，漏電流自核心電壓VCORE之端子放電至該部分，且圖5中所示之分壓單元518對應於此部分。第二漏電流汲電源616為一部分，過度引入至核心電壓VCORE之端子的漏電流經由該部分放電，且電流汲電單元530對應於此部分。最後，漏電流汲電邏輯630為另一部分，漏電流自核心電壓VCORE之端子經由該部分放電；且形成對應於此部分之核心電壓VCORE施加至之內部電路的一部分(圖式中未展示)。

結果，根據本發明，藉由添加第二漏電流汲電源616而將過度引入至核心電壓VCORE端子之過度漏電流放電至接地電壓VSS之端子，有可能始終產生恆定的核心電壓VCORE而不管外部電源電壓VDD。

圖7為說明圖5中之源極漏電流及汲電漏電流之圖。

參看圖5至圖7，最初，在核心電壓VCORE增加至目標電壓位準之週期期間，自外部電源電壓VDD引入之所有電流(亦即，經由驅動單元516之第一PMOS電晶體PM1所流動之電流)用於增加核心電壓VCORE。亦即，由於來自外部電源電壓VDD之所有電流在週期期間為需要的，因此幾乎無漏電流自外部電源電壓VDD之端子引入至核心電壓VCORE之端子。此後，回應於達到目標電壓之核心電壓VCORE，即使斷開驅動單元516之第一PMOS電晶體PM1，漏電流經引入至電源電壓VDD之端子。此時，來自電源電壓VDD之源極漏電流在外部電源電壓VDD之電壓位準增加時變得更密集。

其間，最初，在核心電壓VCORE增加至目標電壓位準之週期期間，放電至接地電壓VSS端子之漏電流(亦即，自第一漏電流源614放電之漏電流及由漏電流汲電邏輯630引起之漏電流)在外部電源電壓VDD之後增加。此後，若驅動單元516回應於核心電壓VCORE達到目標電壓位準而停用，則經由分壓單元518放電至接地電壓VSS端子之漏電流變得恆定。

如上所提及，當外部電源電壓VDD之電壓位準增加時，自外部電源電壓VDD之端子引入至核心電壓VCORE之端子的漏電流變得大於自核心電壓VCORE之端子經由分壓單元518放電至接地電壓VSS之端子的漏電流。此時，根據本發明之第二漏電流汲電源616經賦能以另外將流至核心電壓VCORE之端子的電流放電至接地電壓VSS之端子。亦即，引入至核心電壓VCORE之端子的過度漏電流放電至接地電壓VSS之端子。

圖8為說明在圖7中所示之漏電流與核心電壓VCORE之間的關係的圖。

如圖式中所示，即使外部電源電壓VDD增加，核心電壓VCORE在某種程度上保持在目標電壓位準。即使外部電源電壓VDD增加，由於自外部電源電壓VDD之端子引入至核心電壓VCORE之端子的漏電流大體上追蹤或等於放電至接地電壓VSS之端子的漏電流，因此核心電壓VCORE或多或少維持在目標電壓。

結果，根據本發明，核心電壓VCORE可始終保持在至少大體上恆定的電壓位準而不管外部電源電壓VDD之電壓位準。又，由於未將過度壓力施加至使用此核心電壓VCORE之內部電路，因此可延長內部電路之壽命。此外，以有效的電流汲電操作，可防止核心電壓VCORE之準確性的不當損耗，且即使諸如電壓及/或溫度變化之過程變化發生，可產生對應於目標電壓位準之恆定核心電壓VCORE。

本發明產生恆定內部電壓而不管外部電源電壓之波動，使得使用內部電壓之內部電路不經受過度壓力以因此增加內部電路之壽命。

且又，本發明可不管諸如電壓及/或溫度變化之過程變化而產生對應於目標電壓位準之至少大體上恆定的內部電壓。

儘管已相對於特定實施例對本發明進行了描述，但熟習此項技術者將易瞭解，在不脫離以下申請專利範圍中界定之本發明之精神及範疇的情況下，可進行各種改變及修改。

又，雖然核心電壓VCORE已用作以上所述實施例中之內部電壓之實例，但本發明亦適用於產生除核心電壓VCORE以外的內部電壓。

此外，用於以上所提及實施例中之邏輯閘及電晶體的配置及類型可根據輸入信號之極性來修改。

110．．．電壓比較單元

130．．．啟動單元

150．．．驅動單元

170．．．分壓單元

210．．．核心電壓產生電路

212．．．漏電流源

214．．．漏電流汲電源

230．．．漏電流汲電邏輯

510．．．核心電壓產生單元

512．．．電壓比較單元

514．．．啟動單元

516．．．驅動單元

518．．．分壓單元

530．．．電流汲電單元

532．．．操作定時控制單元

534．．．電流控制單元

610．．．核心電壓產生電路

612．．．漏電流源

614．．．第一漏電流汲電源

616．．．第二漏電流汲電源

630．．．漏電流汲電邏輯

EN．．．賦能信號

NM1．．．第一NMOS電晶體

NM2．．．第二NMOS電晶體

PM1．．．第一PMOS電晶體

PM2．．．第二PMOS電晶體

PM3．．．第三PMOS電晶體

PM4．．．第四PMOS電晶體

VCORE．．．核心電壓

VDD．．．外部電源電壓

VFED．．．反饋電壓

VREFC．．．參考電壓

VSS．．．接地電壓

圖1為說明習知內部電壓產生電路之電路圖。

圖2為說明與圖1中所示之核心電壓產生電路有關的漏電流之圖。

圖3為用於結合圖2解釋引入漏電流及放電漏電流之圖。

圖4為說明在圖3中所示之漏電流與核心電壓VCORE之間的關係的圖。

圖5為描繪根據本發明之內部電壓產生電路之電路圖。

圖6為說明與圖5中所示之核心電壓產生電路有關的漏電流之圖。

圖7為結合圖5說明引入漏電流及放電漏電流之圖。

圖8為說明在圖7中所示之漏電流與核心電壓VCORE之間的關係的圖。

510．．．核心電壓產生單元

512．．．電壓比較單元

514．．．啟動單元

516．．．驅動單元

518．．．分壓單元

530．．．電流汲電單元

532．．．操作定時控制單元

534．．．電流控制單元

EN．．．賦能信號

NM1．．．第一NMOS電晶體

NM2．．．第二NMOS電晶體

PM1．．．第一PMOS電晶體

PM2．．．第二PMOS電晶體

PM3．．．第三PMOS電晶體

PM4．．．第四PMOS電晶體

VCORE．．．核心電壓

VDD．．．外部電源電壓

VFED．．．反饋電壓

VREFC．．．參考電壓

VSS．．．接地電壓

Claims (13)

1. 一種內部電壓產生電路，其包含：一內部電壓產生單元，其經組態以藉由以一外部電源電壓驅動一內部電壓端子來產生一內部電壓；及一電流汲電單元，其經組態以回應於永久地施加之該外部電源電壓來調整汲電至該內部電壓端子之漏電流，其中回應該內部電壓高於一目標電壓位準而啟動該電流汲電單元。
2. 如請求項1之內部電壓產生電路，其中該內部電壓為一核心電壓。
3. 如請求項1之內部電壓產生電路，其中該電流汲電單元包括：一汲電電流控制單元，其經組態以回應於該外部電源電壓而控制經由該汲電電流控制單元所汲電之電流；及一操作定時控制單元，其經組態以控制經由該汲電電流控制單元所汲電之該電流的一放電定時。
4. 如請求項3之內部電壓產生電路，其中該操作定時控制單元連接於該內部電壓端子與該汲電電流控制單元之間，且具備至少一第一MOS電晶體。
5. 如請求項3之內部電壓產生電路，其中該操作定時控制單元具有對應於該目標電壓位準之一臨限電壓。
6. 如請求項1之內部電壓產生電路，其中經由該電流汲電單元汲電之該電流經汲電至一接地電壓端子。
7. 如請求項4之內部電壓產生電路，其中該內部電壓產生 單元包括：一電壓比較單元，其經組態以比較對應於該目標電壓位準之一參考電壓與一反饋電壓；一驅動單元，其經組態以回應於該電壓比較單元之一輸出信號以該外部電源電壓驅動該內部電壓端子；及一分壓單元，其經組態以藉由分割該內部電壓而產生該反饋電壓。
8. 如請求項7之內部電壓產生電路，其中該驅動單元連接於一外部電源電壓端子與該內部電壓端子之間，且具備由該電壓比較單元之該輸出信號所控制的一第二MOS電晶體。
9. 如請求項8之內部電壓產生電路，其中該至少一第一MOS電晶體及該第二MOS電晶體回應於處理變化而具有相同的實體特性。
10. 如請求項1之內部電壓產生電路，其中該電流汲電單元包括複數個二極體連接電晶體及一MOS電晶體，該MOS電晶體連接於該複數個二極體連接電晶體與一接地電壓端子之間且具有耦接至該外部電源電壓之一閘極電極。
11. 一種自一內部電壓產生電路提供一內部電壓之方法，其包含：使用一比較器之一輸出以驅動耦接至一內部電壓端子之一電流源，其中該比較器比較一參考電壓與一反饋電壓，且該內部電壓端子輸出該內部電壓；使用耦接至該內部電壓端子之一分壓器以分割該內部 電壓且提供該反饋電壓；及藉由使用一二極體鏈及一電晶體來汲電經由該電流源所提供之漏電流，其中該電晶體耦接於該二極體鏈與一接地電壓端子之間且具有耦接至永久地施加之一外部電源之一閘極電極。
12. 如請求項11之方法，其中該二極體鏈具有串聯連接之複數個二極體連接PMOS電晶體。
13. 如請求項11之方法，其中該電晶體在該外部電源電壓增加時接通，且該二極體鏈在該內部電壓變得大於該參考電壓時開始傳導。