CN116486848A - 跟踪电流的本体电压产生器 - Google Patents

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Abstract

本公开涉及跟踪电流的本体电压产生器。提供用于跟踪带隙电路产生的带隙电流并且降低泄漏电流而不考虑PVT条件变化的系统和装置。一种设备可包含为所述设备的组件供电的一或多个功率放大器并且包括晶体管。所述设备还可包含带隙电流镜像处理电路系统，所述带隙电流镜像处理电路系统产生与过程、电压和温度PVT无关的对接收到的电流进行镜像处理的镜像电流。所述设备还可包含本体电压产生器电路，所述本体电压产生器电路包含具有耦合到所述带隙电流镜像处理电路系统的输入的放大器。本体电压控制电路系统耦合到所述放大器的输出并且基于所述镜像电流和所述泄漏电流之间的关系来产生本体电压。

Description

跟踪电流的本体电压产生器
技术领域
本公开的实施例大体上涉及用于电子装置中的本体端子的电压产生。举例来说，本体电压产生电路可用于跟踪本体电压产生器的带隙电流和控制操作以降低来自一或多个晶体管(例如，PMOS)的泄漏电流。
背景技术
存储器装置和/或其它电子装置中的各种操作可依赖于利用一或多个晶体管的功率放大器。举例来说，一或多个晶体管可包含p沟道金属氧化物半导体(PMOS)晶体管和/或n沟道金属氧化物半导体(NMOS)晶体管。功率放大器可利用一或多个晶体管提供用于存储器装置和/或电子装置的相对大的电流(例如，1mA)。然而，一或多个晶体管可在待机模式期间泄漏一些电流。举例来说，当一或多个晶体管关断时，所述一或多个晶体管可泄漏切断电流(Ioff)。此泄漏电流增加功率消耗并且可引起非所需的电行为。
在一些实施例中，一或多个晶体管的本体端子可连接到对应源极端子，因此将源极电压经由源极和本体端子之间的连接提供给本体端子。然而，本体电压产生电路可用于将恒定(例如，固定)本体电压(Vb)提供给本体端子以调整一或多个晶体管的阈值电压而不依赖于来自源极端子的电压。因而，可通过调整本体电压来增加阈值电压，以反向加偏压于一或多个晶体管，进而减少当一或多个晶体管关断时的泄漏电流量值。
然而，泄漏电流量值可随施加到晶体管的电压、流动通过晶体管的电流、环境温度等等的变化而变化。换句话说，过程、电压、温度(PVT)条件的变化可引起泄漏电流量值的变化。应了解，虽然本公开参考PMOS，但在本公开中涵盖可用于本体电压产生电路中的任何电路组件(例如，N沟道金属氧化物半导体(NMOS))。
本公开的实施例可针对于上文所阐述的问题中的一或多个。
发明内容
本公开的一方面是针对一种设备，其包括：一或多个功率放大器，其被配置成为所述设备的组件供电并且包括晶体管；和带隙电流镜像处理电路系统，其被配置成产生与过程、电压和温度(PVT)无关的对接收到的电流进行镜像处理的镜像电流；和本体电压产生器电路，其包括：放大器，其中所述带隙电流镜像处理电路系统耦合到所述放大器的输入端子；和本体电压控制电路系统，其耦合到所述放大器的输出，其中所述本体电压控制电路系统被配置成至少部分地基于所述镜像电流和从所述晶体管泄漏的泄漏电流之间的关系来产生本体电压。
本公开的另一方面是针对一种用于产生本体电压的电路系统，其包括：带隙电流镜像处理电路系统，其被配置成产生与过程、电压和温度(PVT)无关的对接收到的电流进行镜像处理的镜像电流；和电压产生器电路系统，其耦合到所述带隙电流镜像处理电路系统，其中所述电压产生器电路系统被配置成至少部分地基于所述镜像电流与当电子装置处于关断模式中时发生的泄漏电流之间的关系，为晶体管产生所述本体电压。
本公开的又一方面是针对一种本体电压产生电路，其包括：带隙电流镜像处理电路系统，其被配置成产生与过程、电压和温度(PVT)无关的对接收到的电流进行镜像处理的镜像电流，其中所述镜像电流被配置成泄放来自一节点的电荷，所述节点被配置成接收来自晶体管的泄漏电流的电荷；和电压产生器电路系统，其包括：放大器，其中所述节点耦合到所述放大器的输入；和本体电压控制电路系统，其耦合到所述放大器的输出，其中所述本体电压控制电路系统被配置成至少部分地基于所述镜像电流和所述泄漏电流之间的关系来产生所述本体电压。
附图说明
在阅读以下详细描述并且参考附图之后可以更好地理解本公开的各个方面，在附图中：
图1是说明根据本公开的实施例的包含本体电压产生电路的半导体装置的简化框图；
图2是根据本公开的实施例的金属-氧化物半导体(MOS)晶体管的示意图；
图3是根据本公开的实施例的本体电压产生电路的示意图；
图4是根据本公开的实施例的本体电压产生电路的另一示意图；和
图5是根据本公开的实施例的本体电压产生电路的泄漏电流和温度的图表。
具体实施方式
下文将描述一个或多个具体实施例。为了提供对这些实施例的简明描述，并未在说明书中描述实际实施方案的所有特征。应了解在任何这样的实际实施方案的发展中，如同在任何工程或设计项目中，必须制定许多实施方案特定性的决策以实现研发者的特定目标，例如与系统相关和企业相关约束条件的一致性，这可以从一个实施方案到另一实施方案有所变化。此外，应了解，这种发展努力可能是复杂且耗时的，然而将是从本公开中获益的所属领域的技术人员从事的设计、构造和制造的例程。
当介绍本公开的各种实施例的要素时，冠词“一”和“所述”旨在表示存在所述要素中的一或多者。术语“包括”、“包含”和“具有”旨在为包含性的并且意味着可以存在除所列元件之外的另外元件。另外，应理解，对本公开的“一个实施例”或“实施例”的参考并不意图解释为排除此外并入所叙述特征中的额外实施例的存在。
电子装置例如半导体装置、存储器芯片、微处理器芯片、图像芯片等等可包含基于所提供的电压和电流执行各种操作的电路系统。在一些情况下，当半导体装置进入备用模式和/或断电模式(例如，关断模式)时，可切断提供给电路系统的电压和电流以例如减小电池消耗。在关断期间，归因于电路组件的物理属性，电流仍可在电路系统的部分中流动。此电流可引起非所需的电行为，例如对电路系统的部分充电和/或浪费电力。
本公开大体上涉及采用功率放大器为电子装置的部分供电的电子装置以及降低功率放大器所产生的泄漏电流的本体电压产生电路。一般来说，电子装置可包含产生去往电子装置内的驱动电路系统经放大输出的一或多个功率运算放大器。举例来说，半导体装置例如高带宽存储器(HBM)装置可包含多个高增益功率放大器以将高量值操作电流提供到半导体装置的剩余部分。每一功率放大器可包含一或多个p沟道金属氧化物半导体(PMOS)晶体管，其各自产生大电流输出以提供高量值操作电流。
当半导体装置进入待机模式和/或断电模式(例如，以减少电池消耗)时，可停用功率放大器。特定来说，在使用外围电压(VPERI)驱动PMOS的源极端子时，PMOS的栅极端子可耦合(例如，上拉)到外部电压源(例如，漏极到漏极电压(VDD)。一旦PMOS的栅极端子和源极端子处于几乎等效的电压下，PMOS实际上关断，原因是栅极端子和源极端子之间的电压差(例如，Vgs)不再低于操作电压阈值。也就是说，因为端子处的电势不再大到足以驱动载流子，所以有功电流不流过PMOS。
然而，即使当PMOS实际上关断时，泄漏电流仍然可能流过晶体管。特定来说，归因于PMOS的非理想行为，非所需电流可流过PMOS装置。举例来说，泄漏电流可包含归因于当PMOS断开时在PMOS的扩散区和阱之间形成反向偏压而引起流动的电流(例如，结点泄漏)。作为另一实例，泄漏电流可包含归因于源极端子处的供应电压随晶体管大小按比例缩放而在PMOS的漏极端子和源极端子之间流动的电流(例如，低于阈值的传导)。另外或替代地，泄漏电流可包含归因于栅极端子处的介电层的击穿而在端子之间流动的电流(例如，栅极氧化物泄漏)。
无论如何，泄漏电流量值可随施加到PMOS的电压、流过PMOS的电流、环境温度等等的变化而变化。换句话说，过程、电压、温度(PVT)条件的变化可引起电流量值的变化。应了解，虽然本公开参考PMOS，但在本公开中涵盖可用于本体电压产生电路中的任何适合的电路组件(例如，使用通到其栅极端子的不同极性连接的N沟道金属-氧化物半导体(NMOS))。
如先前论述，本体电压产生电路可用于调整一或多个晶体管的阈值电压并且减小穿过一或多个晶体管的泄漏电流。在一些情况下，本体电压产生电路可使用运算放大器将恒定(例如，固定)本体电压(Vb)提供给本体端子以减小泄漏电流。另外，本体电压量值可大于提供给源极端子的外部电压源(例如，VDD、VPERI)。然而，因为泄漏电流量值可随过程、施加到晶体管的电压、流过晶体管的电流、环境温度等等变化而变化，如上文所描述，所以无法跟踪泄漏电流改变的恒定电压量技术可能不会充分减小所有可测试PVT条件下的泄漏电流。
另外或替代地，因为恒定电压量技术可增加晶体管的阈值电压，所以可不利地影响半导体装置的性能。举例来说，缓慢(SS)拐点在与快速(FF)拐点相比时可具有不同的理想阈值电压。然而，设置所有拐点的阈值电压以适应缓慢拐点可给半导体装置带来执行速度降低、额外功率消耗、较低电流、其它拐点的泄漏增加，和/或其它非所要的因素。在一些情况下，半导体装置可包含带隙电路以与过程变化、电源变化、温度改变等等无关的方式提供电压和电流。换句话说，带隙电流和电压可与PVT条件变化无关，但接收此类电压和电流的功率放大器在问题没有解决的情况下仍然可能经历PVT变化。
因此，本公开提供通过使用跟踪带隙电流的本体电压产生电路，降低不同PVT条件(包含拐点情况)下的泄漏电流的系统和技术。在一些实施例中，本体电压产生电路可包含有助于跟踪带隙电流并且降低泄漏电流的运算放大器。将在下文参考图1-5描述关于PVT条件变化下的泄漏电流的额外细节。
出于这种考虑，图1说明根据本公开的实施例的包含本体电压产生电路42的半导体装置10。虽然半导体装置10的以下描述将在存储器装置的上下文中进行描述，但应注意，本文中所描述的实施例可用于任何合适的电子装置。实际上，下文提供对存储器装置的描述以解释本公开的本体电压产生电路42的某些方面，且因而，本文中所描述的实施例不应限于存储器装置。
半导体装置10可以是任何合适的存储器装置，例如集成到单个半导体芯片上的低功率双数据速率类型4(LPDDR4)同步动态随机存取存储器(SDRAM)、低功率双数据速率类型5(LPDDR5)、双数据速率类型4(DDR4)、双数据速率类型5(DDR5)、高带宽存储器(HBM)装置，或可利用本体电压产生电路42减小泄漏电流的其它电子装置。半导体装置10可安装于例如存储器模块衬底、主板等外部衬底2上。半导体装置10可包含任何数目个存储器组，其各自具有多个存储器单元阵列11。每一存储器单元阵列11可包含任何数目个字线WL、任何数目个位线BL，以及布置在字线WL与位线BL的交叉点处的任何数目个存储器单元MC。字线WL的选择由行解码器12执行，且位线BL的选择由列解码器13执行。感测放大器(SAMP)18耦合到对应的位线BL且连接到本地输入/输出(I/O)线对LIOT/B。本地IO线对LIOT/B通过传输门(TG)19连接到主IO线对MIOT/B，所述传输门充当开关以控制信号流。
半导体装置10还可包含可与其它电气组件/装置通信的任何数目个外部端子。外部端子又可包含地址端子21、命令端子22、数据端子24和电源端子25(例如，VDD、VPERI)26(例如，VDDQ、VSSQ)。具体地说，地址端子21接收地址信号ADD和组地址信号BADD。供应给地址端子21的地址信号ADD和组地址信号BADD经由地址输入电路31传送到地址解码器32。地址解码器32接收地址信号ADD并将经解码行地址信号XADD供应到行解码器12并将经解码列地址信号YADD供应到列解码器13。地址解码器32还接收组地址信号BADD，并将组地址信号BADD供应到行解码器12和列解码器13。
命令端子22接收命令信号COM。命令信号COM可包含一或多个单独信号。命令端子22经由命令输入电路33将命令信号COM传送到命令解码器34。命令解码器34对命令信号COM进行解码以产生各种内部命令信号。举例来说，内部命令可包含选择字线WL的行命令信号，以及选择位线BL的列命令信号，例如读取命令或写入命令。另外，数据端子24可耦合到输出缓冲器以用于存储器的读取操作，或耦合到输入缓冲器以用于存储器的读取/写入存取。
虽然地址端子21和命令端子22说明为单独端子，但应了解，在一些实施例中，地址输入电路31和命令输入电路33可经由同一端子接收地址信号ADD和命令信号COM。例如，地址和命令端子可在下降时钟边沿处提供地址信号(例如与时钟下降边沿同步)，以及在上升时钟边沿处提供命令信号(例如与时钟上升边沿同步)。此外，数据端子24还可为交替地接收数据信号(DQ、DQS、DM)的单个端子。
因此，地址信号ADD、BADD和命令信号COM可用于存取存储器单元阵列11中的存储器单元MC。作为实例，当将指示读取操作的命令信号COM及时供应到由地址信号ADD的相应行地址和列地址表示的字线WL和位线BL时，可从与行地址和列地址相关联的存储器单元MC读取数据。读取数据DQ可通过读取/写入放大器15和输入/输出电路17从数据端子24输出到外部。类似地，当将指示写入操作的命令信号COM及时供应到由地址信号ADD的相应行地址和列地址指示的字线WL和位线BL时，数据DQ可写入到与所述行地址和列地址相关联的存储器单元MC。在从数据端子24、输入/输出电路17以及读取/写入放大器15接收到写入数据DQ之后，可将写入数据DQ供应到存储器单元MC。
在一些实施例中，输入/输出电路17可包含存储用于处理和/或传输的数据的输入缓冲器。此外，输入/输出电路17从外部时钟接收时序信号，所述外部时钟控制读取数据DQ的输入时序和写入数据DQ的输出时序。输入/输出电路17可使用专用电源电势VDDQ和VSSQ供电，使得输入/输出电路17所产生的电源噪声不会传播到其它电路块。电源电势VDDQ和VSSQ可分别具有与供应到电源端子25、27的电源电势VDD和VSS相同的电势。
特定来说，电源电势(例如，VDD、VPERI、VSS)可供应给带隙电路40。在一些实施例中，带隙电路40可输出与过程变化(例如电路负载)、电源变化、温度改变等等无关的恒定(例如，固定)电压(Vbgr)。换句话说，Vbgr电压可与PVT条件变化无关。另外或替代地，带隙电路40可输出与过程变化、电源变化、温度改变等等无关的恒定(例如，固定)电流(Iptat)。换句话说，Iptat电流可与PVT条件变化无关。带隙电路40可产生各种内部电势VPP、VOD、VARY以提供给半导体装置10的电路元件。举例来说，内部电势VPP可主要用于行解码器12和参考电流电路38中，且内部电势VOD和VARY可主要用于包含在存储器单元阵列11中的感测放大器18中。
电源电势也可供应给本体电压产生电路42以有助于跟踪泄漏电流、对Iptat电流进行镜像处理，以及产生本体电压43以减小半导体装置10内的泄漏电流量值。举例来说，半导体装置10可包含多个功率放大器，所述功率放大器又包含晶体管，例如PMOS晶体管。当半导体装置10处于关断模式中时，归因于晶体管物理性质，PMOS晶体管可产生泄漏电流。泄漏电流可能影响半导体装置10的电路系统的部分中的电压，进而降低半导体装置10的性能、电路组件的使用寿命，以及/或不利地影响半导体装置10的功率消耗。因而，本体电压产生电路42可用于产生本体电压43以减小泄漏电流量值。在一些实施例中，本体电压产生电路42可将本体电压43经由路由(例如，迹线路由和/或边沿路由)发射到半导体装置10内的一或多个晶体管。
图2说明根据本公开的实施例的产生泄漏电流54的PMOS晶体管52的示意图。如上文所论述，PMOS晶体管52可在关断模式期间产生泄漏电流54。特定来说，在关断模式中，可通过将PMOS源极端子56和PMOS栅极端子58耦合到电源端子25来停用放大器。另外，漏极端子60可系结到另一电压(例如，0V、接地、VSS等)且本体端子62可耦合到源极端子56且进而耦合到电源电势。然而，归因于PMOS晶体管52的物理性质，即使当PMOS晶体管52关断时，仍有相对大的泄漏电流(例如，多达300μA)可在漏极端子60处流动。
图3说明根据本公开的实施例的本体电压产生电路42的实例实施例的示意图，所述本体电压产生电路42可产生恒定(例如，固定)本体电压43以供应给PMOS 52的本体端子。本体电压产生电路42可包含电压产生器电路系统72，所述电压产生器电路系统72包含放大器74，使用由电源端子25提供并且在半导体装置10外部产生的电源电势驱动所述放大器74(例如，为所述放大器74供电)。使用电源电势驱动放大器74相较于使用在内部产生的电源电势(例如VPP)可促进功率节约，原因是电源电势与在内部产生的电源电势相比通常具有较低电压电平。
放大器74可在例如放大器74的正输入端子76处接收电源电势。在一些实施例中，可在放大器74的负输入端子78处接收到电源电势。另外，放大器74也可在剩余的输入端子处接收反馈电压(Vfb)80，在所说明的实施例中，所述剩余的输入端子是放大器74的负输入端子78。放大器74的输出82可耦合到PMOS单元84，所述PMOS单元84为PMOS晶体管52提供本体电压43。PMOS单元84可包含PMOS晶体管88，其具有系结到电源电势92(例如，VDD1)的源极端子90、系结到输出82的栅极端子94以及系结到分压器98和PMOS晶体管52的本体端子62的漏极端子96。在一些实施例中，电源电势92可大于电源端子25提供的电源电势。举例来说，电源电势92可比VDD大特定量(例如，0.1-0.9伏特)。举例来说，VDD和电源电势92的此差可等于或大于PMOS晶体管88的阈值电压。
负输入端子78可耦合到划分本体电压43以产生Vfb 80的分压器98。举例来说，分压器98包含第一电阻器100和第二电阻器102。可选择第一电阻器100的电阻值R1和/或第二电阻器102的电阻值R2以提供期望值(例如，1.0-1.9伏特)的恒定(例如，固定)本体电压43，以此设置本体电压43和Vfb 80之间的比率。由于放大器结构和分压器98，耦合分压器98的输出和负输入端子78的节点104可具有与电源端子25提供的电源电势相同的电势。也就是说，反馈电压(Vfb)80可具有与VDD相同的电势。如果Vfb 80从VDD变化，那么放大器74可校正此类波动。
因而，通过使输出82耦合到栅极端子94并使分压器98系结到漏极端子96，电压产生电路72可用作电压调节器以为PMOS晶体管52的本体端子62产生恒定(例如，固定)本体电压43。然而，并且如上文所论述，放大器的PMOS晶体管可产生可随过程、施加到晶体管的电压、流过晶体管的电流、环境温度等等变化而变化的泄漏电流54。因而，无法跟踪泄漏电流54的改变的恒定电压量技术可能不会充分减小不同过程拐点的所有可测试PVT条件下的泄漏电流54。另外或替代地，因为恒定电压量技术可增加晶体管的阈值电压，所以对于至少一些拐点，可不利地影响半导体装置的性能。举例来说，缓慢(SS)拐点在与快速(FF)拐点相比时可具有不同的理想阈值电压。然而，设置所有拐点的阈值电压以适应缓慢拐点可给半导体装置带来执行速度降低、额外功率消耗、较低电流、其它拐点的泄漏增加，以及/或其它非所要的因素。
图4说明根据本公开的实施例的可有助于跟踪归因于PVT变化引起的泄漏电流54的本体电压产生电路42的另一实例实施例的示意图。本体电压产生电路42包含电压产生器电路系统106，所述电压产生器电路系统106包含使用在半导体装置10外部产生的电源电势92驱动(例如，供电)的放大器108。放大器108可接收参考电压110作为输入到例如放大器108的正输入端子112中的输入。在一些实施例中，可在放大器108的负输入端子114处接收参考电压110。参考电压110可小于电源端子25提供的电源电势和/或小于电源电势92。举例来说，参考电压110可小于1伏特(例如，0.9伏特、0.8伏特、0.7伏特)。另外，放大器108也可在剩余输入端子处接收反馈电压116，在此情况下，所述剩余输入端子是放大器108的负输入端子118。负输入端子118可耦合到电流镜120(例如，带隙电流镜像处理电路系统)，所述电流镜120具有对从带隙电路40接收的与过程变化、电源变化、温度改变等等无关的电流124(例如，接收到的电流Iptat)进行镜像处理(例如，跟踪/模拟)的镜像电流122。因而，对电流124进行镜像处理的镜像电流122也可与PVT条件变化无关。电流镜120可包含具有系结到电源端子25的源极端子和系结到另一电压(例如，0V、VSS、接地)的漏极端子的NMOS晶体管128。
因而，通过使镜像电流122对带隙电路40产生的电流124进行镜像处理，镜像电流122可与PVT条件变化无关。电流镜120还可包含具有系结到NMOS晶体管128的栅极端子的栅极端子和系结到公共回线(例如，0V、VSS、接地)的漏极端子的NMOS晶体管130。节点126可耦合到NMOS晶体管130的源极端子，可耦合到放大器108的负输入端子118，且/或可耦合到PMOS晶体管52的漏极端子60。节点126可基于镜像电流122和泄漏电流54之间的关系，将反馈电压116提供给放大器108的负输入端子118。另外或替代地，本体电压产生电路42可基于镜像电流122和泄漏电流54之间的关系产生本体电压43。举例来说，如果镜像电流122小于泄漏电流54，那么多余电流会增加反馈电压116。因此，归因于反馈电压116高于参考电压110的增加，放大器108增加其输出132的电压电平。作为另一实例，如果镜像电流122大于泄漏电流54，那么与经由泄漏电流54进入节点126的电荷相比，更多电荷经由镜像电流122离开节点126，从而致使反馈电压116减小。因而，归因于反馈电压116低于参考电压110的减小，放大器108减小其输出132的电压电平。如果镜像电流122与泄漏电流54相同，那么反馈电压116保持类似于参考电压，且输出132保持无变化。
放大器108的输出132可耦合到本体电压控制电路系统134，所述本体电压控制电路系统134为PMOS晶体管52提供本体电压43。本体电压控制电路系统134基于镜像电流122和泄漏电流54之间的关系来产生本体电压43。本体电压控制电路系统134可包含具有系结到电源电势92的源极端子140、系结到输出132的栅极端子142和经由电阻器145系结到电源端子25的漏极端子144的PMOS晶体管138。漏极端子144还系结到PMOS晶体管52的本体端子64。在一些实施例中，电源电势92可大于电源端子25提供的电源电势。
因而，通过使输出132耦合到栅极端子142，使源极端子140系结到电源电势92并且使漏极端子144系结到电源端子25，电压产生器电路系统106可用作电压调节器以为PMOS晶体管52的本体端子62的本体电压43产生不同(例如，不固定)的电压电平。举例来说，电压产生器电路系统106可提供处于电源端子25提供的电源电势与电源电势92之间并且包含电源端子25提供的电源电势和电源电势92的电压范围内的本体电压43。
在操作中，电压产生器电路系统106可基于泄漏电流54和镜像电流122之间的关系产生本体电压43。举例来说，当泄漏电流54小于镜像电流122时，将反馈电压116下拉到低于参考电压110(例如，下拉到0V)。因此，放大器108功能上类似于比较器并且将正端子112处的电势(例如，参考电压110)与负端子118处的电势(例如，反馈电压116)进行比较。因而，由于参考电压110大于反馈电压116，因此输出132的电压电平可增大到电源电势92处或附近。提供给栅极端子142的输出132的此升高电平使PMOS晶体管138关闭。因而，电源端子25提供的电源电势作为本体电压43提供给PMOS晶体管52的本体端子62。类似于图2，在此情境下(例如，泄漏电流54<镜像电流122，泄漏电流54<电流124)，本体端子62接收与源极端子56相同的电源电势。因而，当泄漏电流54相对小(例如，小于电流124)时，半导体装置10的功率消耗可减小，原因是不必使用大的本体电压。
在另一情境中，泄漏电流54可等于或大致等于镜像电流122。因而，反馈电压116可与参考电压110具有相同电平。因此，放大器108提供电压电平等于或小于电源电势92与PMOS晶体管138的阈值电压之间的差的输出132。因而，输出132可接通PMOS晶体管138以将处于电源电势92和电源端子25提供的电源电势之间的电势下的本体电压43提供给本体端子62。因此，可调整PMOS晶体管52的阈值电压，并且可减小泄漏电流54。举例来说，泄漏电流54可减小到大体上匹配镜像电流122(例如，在镜像电流122的0.2mA内)。
在又一情境中，当泄漏电流54显著大于镜像电流122(例如，大0.1mA)时，将反馈电压116上拉到电源端子25提供的电源电势。因此，放大器108功能上类似于比较器。因而，由于负输入端子118处的电源电势大于正输入端子112处的模拟参考电压110，因此输出132处于低电压，例如0V。输出132接通PMOS晶体管138并且将电源电势92作为本体电压43提供给PMOS晶体管52的本体端子62。因此，可调整PMOS晶体管52的阈值电压并且可减小泄漏电流54。举例来说，泄漏电流54可朝向镜像电流122减小。因而，泄漏电流54可跟踪镜像电流122。换句话说，泄漏电流54可与PVT变化无关。
图5说明根据本公开的实施例的泄漏电流54和温度154的图表150。线156表示图2的PMOS晶体管52的泄漏电流54，其中图2的PMOS晶体管52的本体电压43等于电源端子25提供的电源电势。如所示出，线156的泄漏电流54继续随温度154增加。
线158表示图3的PMOS晶体管52的泄漏电流54，其中图3的PMOS晶体管52的本体电压43设置在大于电源端子25提供的电源电势的恒定电平处。如所示出，归因于施加到图3的PMOS晶体管52的较高本体电压电势，线158的泄漏电流54低于线156的泄漏电流54。然而，且如上文所论述，线158的泄漏电流54继续随温度增加和/或过程变化而增加。
线160表示图4的PMOS晶体管52的泄漏电流54，图4的PMOS晶体管52的本体电压43相较于与PVT无关的电流而基于泄漏电流54在电源端子25提供的电源电势与电源电势92之间变化。如所示出，线160的泄漏电流54与温度一起增加直到PMOS晶体管52的温度达到第一温度T1。当PMOS晶体管52处于或高于第一温度时，泄漏电流54可大于带隙电流。因而，本体电压产生器电路42(例如，图4中的电压产生器电路系统106)可提供处于大于电源端子25提供的电源电势且高达电源电势92的电势下的本体电压43。因此，线160的泄漏电流54随后减小并且稳定在第一泄漏电流LC1附近。在一些实施例中，第一泄漏电流LC1可大体上等于镜像电流122。如所示出，当PMOS晶体管52的温度越过第二温度T2时，线158的泄漏电流54可大于线160的泄漏电流54。
虽然图5说明泄漏电流54和温度154的图表，但可相对于泄漏电流用图表表示任何PVT变化以示出本体电压产生电路42的类似行为。举例来说，泄漏电流54和电压的图表可示出在泄漏电流54针对图2和3的PMOS晶体管52继续增加时，泄漏电流54针对图4的PMOS晶体管52保持稳定在高于特定电压处。
本公开的实施例涉及动态地调整泄漏电流54而不考虑PVT变化。本体电压产生电路42可实现对带隙电路40产生的与PVT无关的电流的自动跟踪，进而实现泄漏电流在PVT变化下的降低。
虽然本公开可出现各种修改和替代形式，但具体实施例已在附图中通过举例方式展示且在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开意图涵盖属于如由所附权利要求书限定的本公开的精神和范围内的所有修改、等效物和替代方案。
本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书所附的任何权利要求含有被指定为“用于[执行][功能]……的装置”或用于“[执行][功能]……的步骤”的一或多个要素，那么预期应根据35U.S.C.112(f)解读此类要素。然而，对于含有以任何其它方式指定的元素的任何权利要求项，希望不会将依照35U.S.C.112(f)解译此类元素。

Claims (20)

1.一种设备，其包括：
一或多个功率放大器，其被配置成为所述设备的组件供电并且包括晶体管；和
带隙电流镜像处理电路系统，其被配置成产生与过程、电压和温度PVT无关的对接收到的电流进行镜像处理的镜像电流；和
本体电压产生器电路，其包括：
放大器，其中所述带隙电流镜像处理电路系统耦合到所述放大器的输入端子；和
本体电压控制电路系统，其耦合到所述放大器的输出，其中所述本体电压控制电路系统被配置成至少部分地基于所述镜像电流和从所述晶体管泄漏的泄漏电流之间的关系来产生本体电压。
2.根据权利要求1所述的设备，其包括耦合到所述带隙电流镜像处理电路系统和所述晶体管的节点，其中所述节点被配置成至少部分地基于所述镜像电流和所述泄漏电流之间的所述关系来将反馈电压提供给所述放大器的所述输入端子。
3.根据权利要求2所述的设备，其中所述放大器的第二输入端被配置成接收参考电压。
4.根据权利要求1所述的设备，其中当所述一或多个功率放大器的所述晶体管处于关断模式中时，从所述晶体管泄漏所述泄漏电流。
5.根据权利要求1所述的设备，其中所述晶体管包括P沟道金属氧化物半导体PMOS晶体管，其中所述PMOS晶体管的栅极端子和所述PMOS晶体管的源极端子连接到电压源，其中所述PMOS晶体管的漏极端子耦合到所述放大器的所述输入端子，其中所述PMOS晶体管的本体端子耦合到所述本体电压控制电路系统，且其中所述本体端子被配置成接收所述本体电压控制电路系统产生的所述本体电压。
6.根据权利要求1所述的设备，其中所述带隙电流镜像处理电路系统包括N沟道金属氧化物半导体NMOS晶体管，其中所述NMOS晶体管的栅极端子连接到电压源，其中所述NMOS晶体管的漏极端子耦合到地，且其中所述NMOS晶体管的源极端子耦合到所述放大器的所述输入端子。
7.根据权利要求1所述的设备，其中所述本体电压控制电路系统包括P沟道金属氧化物半导体PMOS晶体管，其中所述PMOS晶体管的源极端子连接到电压源，其中所述PMOS晶体管的栅极端子耦合到所述放大器的所述输出，且其中所述PMOS晶体管的漏极端子耦合到所述晶体管的本体电压端子。
8.根据权利要求7所述的设备，其包括第二电压供应，其中所述本体电压包括处于所述电压电源和所述第二电压源之间的电压范围。
9.根据权利要求8所述的设备，其中所述电压电源大于所述第二电压源。
10.一种用于产生本体电压的电路系统，其包括：
带隙电流镜像处理电路系统，其被配置成产生与过程、电压和温度PVT无关的对接收到的电流进行镜像处理的镜像电流；和
电压产生器电路系统，其耦合到所述带隙电流镜像处理电路系统，其中所述电压产生器电路系统被配置成至少部分地基于所述镜像电流与当电子装置处于关断模式中时发生的泄漏电流之间的关系，为晶体管产生所述本体电压。
11.根据权利要求10所述的电路系统，其包括所述晶体管，其中所述泄漏电流包括当所述电子装置处于所述关断模式中时流过晶体管的电流。
12.根据权利要求11所述的电路系统，其中所述晶体管包括P沟道金属氧化物半导体PMOS晶体管，其中所述PMOS晶体管的栅极端子和所述PMOS晶体管的源极端子连接到电压源，其中所述PMOS晶体管的漏极端子耦合到所述电压产生器电路系统的反馈，其中所述PMOS晶体管的本体端子耦合到所述电压产生器电路系统的输出，且其中所述本体端子被配置成接收所述电压产生器电路系统产生的所述本体电压。
13.根据权利要求10所述的电路系统，其中所述带隙电流镜像处理电路系统包括N沟道金属氧化物半导体NMOS晶体管，其中所述NMOS晶体管的栅极端子连接到电压源，其中所述NMOS晶体管的漏极端子耦合到地，且其中所述NMOS晶体管的源极端子耦合到所述电压产生器电路系统。
14.根据权利要求10所述的电路系统，其中所述电压产生器电路系统被配置成当所述泄漏电流超过所述镜像电流时，基于所述镜像电流和所述泄漏电流之间的所述关系来减小所述泄漏电流。
15.一种本体电压产生电路，其包括：
带隙电流镜像处理电路系统，其被配置成产生与过程、电压和温度PVT无关的对接收到的电流进行镜像处理的镜像电流，其中所述镜像电流被配置成泄放来自一节点的电荷，所述节点被配置成接收来自晶体管的泄漏电流的电荷；和
电压产生器电路系统，其包括：
放大器，其中所述节点耦合到所述放大器的输入；和
本体电压控制电路系统，其耦合到所述放大器的输出，其中所述本体电压控制电路系统被配置成至少部分地基于所述镜像电流和所述泄漏电流之间的关系来产生所述本体电压。
16.根据权利要求15所述的本体电压产生电路，其中所述晶体管是一或多个功率放大器的部分。
17.根据权利要求15所述的本体电压产生电路，其中所述本体电压控制电路系统包括P沟道金属氧化物半导体PMOS晶体管，其中所述PMOS晶体管的源极端子连接到电压源，其中所述PMOS晶体管的栅极端子耦合到所述放大器的所述输出，且其中所述PMOS晶体管的漏极端子耦合到所述晶体管的本体端子以将所述本体电压提供给所述晶体管。
18.根据权利要求15所述的本体电压产生电路，其中所述晶体管包括P沟道金属氧化物半导体PMOS晶体管，其中所述PMOS晶体管的栅极端子和所述PMOS晶体管的源极端子连接到电压源，其中所述PMOS晶体管的漏极端子耦合到所述节点，其中所述PMOS晶体管的本体端子耦合到所述本体电压控制电路系统，且其中所述本体端子被配置成接收所述本体电压控制电路系统产生的所述本体电压。
19.根据权利要求18所述的本体电压产生电路，其中所述本体电压等于或大于所述电压电源。
20.根据权利要求18所述的本体电压产生电路，其中所述本体电压控制电路系统被配置成当所述泄漏电流大于所述镜像电流时产生大于所述电压电源的所述本体电压。
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