CN117174156A - 压力测试电路以及半导体存储装置 - Google Patents

压力测试电路以及半导体存储装置 Download PDF

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Abstract

本发明公开了一种压力测试电路以及半导体存储装置，该压力测试电路包括控制电路。控制电路在测试模式中控制供给电压，该供给电压为被供给到半导体存储装置内的包含晶体管的预充电电路的电压。其中控制电路基于外部电源的电压，以及包含于预充电电路的晶体管的阈值电压控制供给电压。

Description

压力测试电路以及半导体存储装置
技术领域
本发明有关压力测试电路以及半导体存储装置。
背景技术
传统上，在例如动态随机存储器(DRAM)或静态随机存取存储器(SRAM)等的半导体存储装置的封装工程前后，实施烧机测试(Burn-In Test)以进行集成电路的信赖性检查。具体而言，烧机测试例如是通过长时间将施加于位线的预充电电压设定为外部电源的电压或更高的高电压(简称为压力电压)后，再判别集成于芯片的存储单元的良莠。为此，在测试装置或半导体存储装置设置压力测试电路，用以供给烧机用的压力电压(例如：特开平5-325547号公报)。
另外，已知的位线的预充电电路包括一个以上的晶体管(例如：N型或P型的金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)等)，且被配置为在烧机测试中，通过使一个以上的晶体管成为导通状态，将所输出的位线的预充电电压设定为压力电压。
然而，由于位线的预充电电路所供应的压力电压的大小取决于其中的晶体管的阈值电压及反向偏压效应，有可能发生实际供应的压力电压小于预期的压力电压的情况。如此一来，恐怕难以在烧机测试中供给充分的压力电压。
发明内容
有鉴于上述课题，本发明的目的为提供可以供给适当的压力电压的压力测试电路以及半导体存储装置。
本发明提供一种压力测试电路，包括：控制电路，在测试模式中，控制供给电压，该供给电压为被供给到半导体存储装置内的包含晶体管的预充电电路的电压；其中，前述控制电路，基于外部电源的电压，以及包含于前述预充电电路的晶体管的阈值电压，控制前述供给电压。
根据上述发明，因为可基于外部电源的电压，及/或基于预充电电路的晶体管的阈值电压控制供给电压，即使在晶体管的阈值电压发生变化时，也可以在烧机测试中依据该阈值电压供给充分的供给电压给预充电电路。借此，可以供给适当的压力电压。
根据上述发明，可以供给适当的压力电压给半导体存储装置，以对半导体存储装置进行信赖性检查。
附图说明
图1为显示根据本发明的一实施例的压力测试电路以及半导体存储装置的构成例的方块图。
图2为显示控制电路的构成例的示意图。
图3为显示晶体管的阈值电压的变化的分布图。
图4为显示外部电源的电压与供给电压的关系的示意图。
附图标记：
1:内部电压调整电路 BL、/BL:位线
10:压力测试电路 BLEQ:栅极电压
11:升压电路 en_CLK:信号
12:振荡器 pump_CLK:时脉信号
13:控制电路 SW:开关
13a:恒定电流源 VBBSA:反向偏压
13b、13c、13d:MOSFET VDD:外部电源的电压
13e:比较器 VEQL:供给电压
20:预充电电路 Vm、Vp:电位
21、22、23:N型MOSFET VREF:基准电压
I0、I1:电流 VSS:低电源电压
具体实施方式
如图1所示，在本实施例中，半导体存储装置包括内部电压调整电路1、压力测试电路10、开关SW以及预充电电路20。另外，此处，为了简化说明，未显示半导体存储装置的指令解码器、存储单元阵列、输入输出接口部(接口接脚等)等已知的构成。
内部电压调整电路1被配置为接收外部电源，且基于外部电源的电压VDD生成内部电压。另外，内部电压调整电路1所生成的内部电压可作为提供至由内部电压驱动的一个或更多的其他电路(包含预充电电路20)的供给电压VEQL。内部电压的电平可以低于外部电源的电压VDD的电平。于一些实施例中，内部电压调整电路1也可以包括电平转换器等其他已知的构成，该电平转换器依据被供给内部电压的其他电路转换内部电压的电平。
压力测试电路10包括升压电路11、振荡器12以及控制电路13。
升压电路11被配置为将所接收的电源电压进行升压以生成供给电压VEQL。例如，升压电路11被配置以对外部电源的电压VDD进行升压，且将升压后的电压作为供给电压VEQL(在此情况下，VEQL>VDD)而输出。升压电路11也可以被配置为利用已知的电荷泵电路。
振荡器12被配置为生成用以驱动升压电路11的时脉信号pump_CLK。例如，当振荡器12通过从控制电路13输出的信号en_CLK1被活化时，生成时脉信号pump_CLK至升压电路11。另外，由于基于时脉信号pump_CLK的升压电路11的运作与已知技术相同，在本实施例中省略说明。
在烧机测试模式中，控制电路13被配置为控制供给电压VEQL，该供给电压VEQL为供给半导体存储装置内的包含N型MOSFET 21、22、23的预充电电路20的电压。此处，烧机测试模式为本发明“测试模式”的一例。
另外，控制电路13也可以监控从升压电路11输出的供给电压VEQL。详细而言，控制电路13可通过控制振荡器12，将由升压电路11生成的供给电压VEQL设定为特定电平，从而控制供给电压VEQL。因此，通过控制振荡器12、升压电路11与包含于预充电电路20的N型MOSFET 21、22、23的阈值电压Vth，可设定供给电压VEQL为使预充电电路20产生适当的压力电压。
开关SW被配置为一端连接内部电压调整电路1或压力测试电路10，且另一端连接预充电电路20。例如，当半导体存储装置运作于正常运作模式时，开关SW被控制为一端连接内部电压调整电路1。因此，在正常运作模式中，供给到预充电电路20的供给电压VEQL为小于外部电源的电压VDD的内部电压。另一方面，当半导体存储装置运作于烧机测试模式时，开关SW被控制为一端连接压力测试电路10。因此，在烧机测试模式中，供给到预充电电路20的供给电压VEQL为大于外部电源的电压VDD的电压。
在本实施例中，预充电电路20被配置为对耦接至存储单元阵列(在图示中省略)的一对互补位线BL、/BL预充电。因此，在烧机测试中，可以通过适当的压力电压预充电半导体存储装置内的位线BL、/BL。另外，在本实施例中，预充电电路20包括3个N型MOSFET 21、22、23。
在预充电电路20中，N型MOSFET 21、22的漏极连接外部电源的电压VDD。N型MOSFET21的源极以及MOSFET 23的漏极连接位线BL。N型MOSFET 22、23的源极连接位线/BL。从内部电压调整电路1或压力测试电路10输出的供给电压VEQL作为栅极电压BLEQ，施加到N型MOSFET 21、22的栅极。另外，N型MOSFET 21、22、23被施加相等的反向偏压VBBSA。此处，N型MOSFET 21为本发明的“第四晶体管”的一例，N型MOSFET 22为本发明的“第五晶体管”的一例，N型MOSFET 23为本发明的“第六晶体管”的一例。另外，位线BL为本发明的“第一位线”的一例，位线/BL为本发明的“第二位线”的一例。
另外，在本实施例中，N型MOSFET 21、22、23也可以分别具有相等的尺寸(沟道的宽度以及长度)。在此情况下，N型MOSFET 21、22、23各自的增益系数可以相等。
另外，一对互补位线BL、/BL分别连接至感应放大器(在图示中省略)。另外，由于在正常运作模式中，对存储单元阵列(在图示中省略)内的存储单元(在图示中省略)的数据控制以及预充电运作的详细内容与已知技术相同，在本实施例中省略说明。
如图2所示，控制电路13包括、恒定电流源13a、3个N型MOSFET 13b、13c、13d，以及比较器13e。
恒定电流源13a耦接于N型MOSFET 13b的源极与低电源电压VSS(VSS<VDD、VEQL)之间。
N型MOSFET 13b的漏极以及栅极连接从升压电路11输出的供给电压VEQL。另外，在本实施例中，与施加在预充电电路20中的N型MOSFET 21、22、23的反向偏压VBBSA相等的反向偏压VBBSA，被施加于N型MOSFET 13b。因此，能以N型MOSFET 13b的阈值电压Vth与预充电电路20的N型MOSFET 21、22、23的阈值电压Vth相等的状态，设定供给电压VEQL。再者，在本实施例中，N型MOSFET 13b也可以具有与预充电电路20的N型MOSFET 21、22、23相等的尺寸(沟道的宽度以及长度)。因此，能以N型MOSFET 13b的增益系数与预充电电路20的N型MOSFET 21、22、23的增益系数相等的状态，设定供给电压VEQL。N型MOSFET 13b为本发明的“第一晶体管”的一例。
N型MOSFET 13c的漏极以及栅极连接外部电源的电压VDD。N型MOSFET 13c的源极连接N型MOSFET 13d的漏极。低电源电压VSS作为反向偏压施加于N型MOSFET 13c。另外，N型MOSFET 13c为本发明的“第二晶体管”的一例。
N型MOSFET 13d的栅极连接基准电压VREF。此处，基准电压VREF可以通过基准电压调整部(在图示中省略)可调整地生成。基准电压VREF也可以比外部电源的电压VDD更低。N型MOSFET 13d的源极连接低电源电压VSS。低电源电压VSS作为反向偏压施加于N型MOSFET13d。另外，N型MOSFET 13d为本发明的“第三晶体管”的一例。
比较器13e的“+”端子连接N型MOSFET 13b的源极与恒定电流源13a之间的连接节点。比较器13e的“-”端子连接N型MOSFET 13c的源极与N型MOSFET 13d的漏极之间的连接节点。比较器13e输出用以控制振荡器12的活性化以及非活性化的信号en_CLK。另外，在本实施例中，振荡器12被配置为在信号en_CLK为低电平的情况下被活性化，在信号en_CLK为高电平的情况下被非活性化。
接着说明在本实施例中控制电路13的运作。将流经控制电路13的N型MOSFET 13c以及N型MOSFET 13d的电流设为I1时，I1可以如下所示利用MOSFET的饱和区的电流公式表示。
另外，在公式(1)中，β为增益系数，Vm为N型MOSFET 13c的源极与N型MOSFET 13d的漏极之间的连接节点的电位，Vth为N型MOSFET 13c、13d的阈值电压。接着，基于公式(1)，可以表示以下的公式(2)。
Vm＝VDD-VREF…(2)。
接着，将流经控制电路13的N型MOSFET 13b以及恒定电流源13a的电流设为I0时，I0可以如下所示利用MOSFET的饱和区的电流公式表示。
另外，在公式(3)中，Vp为N型MOSFET 13b的源极与恒定电流源13a之间的连接节点的电位，Vth为N型MOSFET 13b的阈值电压。接着，基于公式(3)，可以表示以下的公式(4)。
另外，假设Vm与Vp相等时，基于公式(2)以及公式(4)，可以表示以下的公式(5)。
再者，基于公式(5)，可以表示以下的公式(6)。
如上述公式(6)所示，在控制电路13中，随着外部电源的电压VDD提升，控制供给电压VEQL提升。因此，由于可以通过提升外部电源的电压VDD提升供给电压VEQL，变得可以容易地控制供给电压VEQL。
另外，如上述公式(6)所示，在控制电路13中，随着(与预充电电路20的N型MOSFET21、22、23的阈值电压Vth相等的)N型MOSFET 13b的阈值电压Vth提升，可控制供给电压VEQL提升。因此，由于可以随着预充电电路20的N型MOSFET 21、22、23的阈值电压Vth的提升来提升供给电压VEQL，因此可以依据阈值电压Vth来控制预充电电路20供给充分的压力电压。
再者，如上述公式(6)所示，在控制电路13中，可以通过调整基准电压VREF，调整供给电压VEQL。
另外，在从升压电路11输出的供给电压VEQL比公式(6)的右边更小的情况下，从比较器13e输出低电平的信号en_CLK。另一方面，在从升压电路11输出的供给电压VEQL比公式(6)的右边更大或相等的情况下，从比较器13e输出高电平的信号en_CLK。
另外，MOSFET的阈值电压Vth的变化，一般而言，大多遵循如图3所示的标准常态分布。此处，标准差σ变得比0更大时，包含于该标准差σ的MOSFET的阈值电压Vth，变得比标准(σ±0的MOSFET的阈值电压Vth更高。在此情况下，MOSFET的饱和电流变低，回应时间也变慢。因此，在本实施例中，将包含标准差σ＝+3的MOSFET称为低速MOSFET。另一方面，标准差σ变得比0更小时，包含于该标准差σ的MOSFET的阈值电压Vth，变得比标准(σ±0)的MOSFET的阈值电压Vth更低。在此情况下，MOSFET的饱和电流变高，回应时间也变快。因此，在本实施例中，将包含标准差σ＝-3的MOSFET称为高速MOSFET。
如图4所示，不论是高速MOSFET、标准MOSFET以及低速MOSFET的供给电压VEQL，均与外部电源的电压VDD呈正比例变化。另外，在外部电源的电压VDD相等(不变)的情况下，随着阈值电压Vth降低(即随着MOSFET变得高速)，可以降低供给电压VEQL。因此，可以依据预充电电路20中的MOSFET的阈值电压Vth的变化，提供适当的压力电压。
如上所述，根据本实施例的压力测试电路10以及半导体存储装置，由于基于外部电源的电压VDD，及/或预充电电路20的N型MOSFET 21、22、23的阈值电压Vth来控制供给电压VEQL，即使在N型MOSFET 21、22、23的阈值电压Vth发生变化的情况下，仍可在烧机测试中，依据该阈值电压Vth的变化对预充电电路20供给充分的供给电压。
另外，根据本实施例的压力测试电路10以及半导体存储装置，供给电压VEQL基于外部电源的电压VDD，以及预充电电路20的N型MOSFET 21、22、23的阈值电压Vth而产生，因此通过控制振荡器12以及升压电路11可设定供给电压VEQL，使得接受供给电压VEQL的预充电电路20可以提供适当的压力电压。
再者，根据本实施形态的压力测试电路10，以及半导体存储装置，可以控制振荡器12以及升压电路11基于外部电源的电压VDD，以及包含于电压被供给部20的N型MOSFET 21、22、23的阈值电压Vth设定供给电压VEQL。
再者，根据本实施例的压力测试电路10及半导体存储装置，可以通过预充电电路20预充电一对互补位线BL、/BL。
以上说明的各实施例，是为了使本发明容易理解而记载，上述记载并非用以限制本发明。因此，上述各实施例所述的各元件，目的为包含属于本发明的技术范围内的所有设计变更或均等物。
例如，在上述实施例中，虽然以压力测试电路10被设置于DRAM的情况作为一例进行说明，本发明不限于此情况。例如，压力测试电路10也可以被设置于SRAM、快闪存储器或其他半导体存储装置。
另外，在上述实施例中，虽然以控制电路13包括3个N型MOSFET 13b、13c、13d的情况作为一例进行说明，本发明不限于此。例如，控制电路13也可以被配置为将3个N型MOSFET13b、13c、13d置换为3个P型MOSFET的情况。
再者，在上述实施例中，虽然以预充电电路20被配置为包括3个N型MOSFET21、22、23的情况作为一例进行说明，本发明不限于此。例如，预充电电路20也可以被配置为将3个N型MOSFET 21、22、23置换为3个P型MOSFET的情况。
再者，在上述实施例中，虽然以预充电电路20被配置为预充电一对互补位线BL、/BL的情况作为一例进行说明，本发明不限于此。例如，预充电电路20也可以被配置为预充电一对字线或IO线(本地IO线/主IO线)等，也可以被配置为预充电相邻的位线或相邻的字线等。
另外，图1所示的压力测试电路10、预充电电路20以及图2所示的控制电路13仅为一例，可以被适宜地变更，也可以采用已知的构成或其他各种构成。

Claims (10)

1.一种压力测试电路，其特征在于，包括：
控制电路，在测试模式中，控制供给电压，该供给电压为被供给到半导体存储装置内的包含晶体管的预充电电路的电压；
其中，该控制电路基于外部电源的电压，以及包含于该预充电电路的晶体管的阈值电压，控制该供给电压。
2.如权利要求1所述的压力测试电路，其特征在于，该预充电电路被配置为预充电半导体存储装置内的位线。
3.如权利要求1所述的压力测试电路，其特征在于，随着该外部电源的电压提升，该控制电路控制该供给电压提升。
4.如权利要求1所述的压力测试电路，其特征在于，随着该阈值电压提升，该控制电路控制该供给电压提升。
5.如权利要求1所述的压力测试电路，其特征在于，还包括：
升压电路，将该外部电源的电压升压并生成该供给电压；
振荡器，生成用以驱动该升压电路的时脉信号；
其中，该控制电路，通过控制该振荡器将由该升压电路生成的该供给电压设定为特定电平，以控制该供给电压。
6.如权利要求5所述的压力测试电路，其特征在于，该控制电路还包括：
恒定电流源；
第一晶体管，连接于该供给电压与该恒定电流源之间；
第二晶体管，连接该外部电源的电压；
第三晶体管，连接于该第二晶体管与低电源电压之间；以及
比较器，包含第一输入端子以及第二输入端子，该第一输入端子连接该第一晶体管与该恒定电流源之间的节点，该第二输入端子连接该第二晶体管与该第三晶体管之间的节点，基于分别输入该第一输入端子以及该第二输入端子的信号，输出用以控制该振荡器的信号。
7.如权利要求6所述的压力测试电路，其特征在于，该第一晶体管被施加反向偏压，该反向偏压与施加在该预充电电路的晶体管上的反向偏压相等。
8.如权利要求6或7所述的压力测试电路，其中，该第一晶体管具有与该预充电电路的晶体管相等的尺寸。
9.如权利要求2至7中任一项所述的压力测试电路，其特征在于：
该预充电电路包括：
第四晶体管，连接于该外部电源的电压与该半导体存储装置内的第一位线之间；
第五晶体管，连接于该外部电源的电压与该半导体存储装置内的第二位线之间；及
第六晶体管，连接于该第一位线与该第二位线之间。
10.一种半导体存储装置，其特征在于，包括：
权利要求1至9中任一项所述的压力测试电路；
预充电电路，于该半导体存储装置运作于测试模式时根据供给电压产生压力电压；
内部电压调整电路，被配置为接收该外部电源，且基于该外部电源的电压生成内部电压；及
开关，被配置为一端连接该内部电压调整电路或该压力测试电路，且另一端连接该预充电电路，其中，当运作于该测试模式时，该开关被控制为连接该压力测试电路。
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