JP2023172990A - ストレステスト回路及び半導体記憶装置 - Google Patents

Abstract

【課題】適切なストレス電圧を供給することの可能なストレステスト回路及び半導体記憶装置を提供する。【解決手段】ストレステスト回路は、テストモードにおいて、半導体記憶装置内の電圧被供給部であって、トランジスタを含む電圧被供給部に供給される電圧である供給電圧ＶＥＱＬを制御する制御部１３を備え、制御部１３は、外部電源の電圧ＶＤＤと、電圧被供給部に含まれるトランジスタの閾値電圧と、に基づいて供給電圧ＶＥＱＬを制御する。【選択図】図２

Description

本発明は、ストレステスト回路及び半導体記憶装置に関する。

従来、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の半導体記憶装置のパッケージ工程の前後において、集積回路の信頼性検査としてバーンインテスト（Burn-In Test）が実施されている。ここで、バーンインテストは、例えば、ビット線のプリチャージ電圧を外部電源の電圧又はそれ以上の高電圧に設定した状態で長時間印加することによって、チップに集積されたメモリセルの良否を判別するためのプロセスである。このため、テスト装置や半導体記憶装置には、バーンインテスト用のストレス電圧を供給するためのストレステスト回路が設けられている（例えば、特許文献１）。

また、ビット線をプリチャージするための回路には、１つ以上のトランジスタ（例えば、Ｎ型又はＰ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）等）が設けられており、この回路は、バーンインテストにおいて、１つ以上のトランジスタがオン状態になることによって、ビット線のプリチャージ電圧を外部電源又はそれ以上の高電圧に設定するように構成されている。

特開平５－３２５５４７号公報

しかしながら、バーンインテストにおけるビット線のプリチャージ電圧は、ビット線をプリチャージするための回路に設けられた１つ以上のトランジスタの閾値電圧や当該トランジスタのバックバイアス効果によって、外部電源の電圧又はそれ以上の高電圧よりも低下する場合がある。この場合、バーンインテストにおいて十分なストレス電圧を供給することが困難になる虞があった。

本発明は上記課題に鑑みてなされたものであり、適切なストレス電圧を供給することの可能なストレステスト回路及び半導体記憶装置を提供することを目的とする。

上記課題を解決するために、本発明は、テストモードにおいて、半導体記憶装置内の電圧被供給部であって、トランジスタを含む電圧被供給部に供給される電圧である供給電圧を制御する制御部を備え、前記制御部は、外部電源の電圧と、前記電圧被供給部に含まれるトランジスタの閾値電圧と、に基づいて前記供給電圧を制御する、ストレステスト回路を提供する（発明１）。

かかる発明（発明１）によれば、外部電源の電圧と、電圧被供給部に含まれるトランジスタの閾値電圧と、に基づいて供給電圧が制御されるので、例えば、トランジスタの閾値電圧にばらつきがある場合であっても、バーンインテストにおいて、当該閾値電圧に応じた十分なストレス電圧（供給電圧）を電圧被供給部に供給することが可能になる。これにより、適切なストレス電圧を供給することができる。

上記発明（発明１）においては、前記電圧被供給部は、半導体記憶装置内のビット線をプリチャージするように構成されてもよい（発明２）。

かかる発明（発明２）によれば、バーンインテストにおいて、適切なストレス電圧によって半導体記憶装置内のビット線をプリチャージすることができる。

上記発明（発明１～２）においては、前記制御部は、前記外部電源の電圧が高いほど前記供給電圧が高くなるように制御してもよい（発明３）。

かかる発明（発明３）によれば、外部電源の電圧を高くすることによって供給電圧を高くすることが可能になるので、供給電圧を容易に制御することが可能になる。

上記発明（発明１～３）においては、前記制御部は、前記閾値電圧が高いほど前記供給電圧が高くなるように制御してもよい（発明４）。

かかる発明（発明４）によれば、電圧被供給部に含まれるトランジスタの閾値電圧が高いほど供給電圧が高くなるので、当該閾値電圧に応じた十分なストレス電圧を供給することが可能になる。

上記発明（発明１～４）においては、電源電圧を昇圧して前記供給電圧を生成する昇圧回路と、前記昇圧回路を駆動するためのクロック信号を生成するオシレータと、をさらに備え、前記制御部は、前記昇圧回路によって生成された前記供給電圧が所定レベルに設定されるように前記オシレータを制御することによって、前記供給電圧を制御してもよい（発明５）。

かかる発明（発明５）によれば、外部電源の電圧と、電圧被供給部に含まれるトランジスタの閾値電圧と、に基づいて供給電圧を設定するようにオシレータ及び昇圧回路が制御されることによって、適切なストレス電圧を供給することが可能になる。

上記発明（発明５）においては、前記制御部は、定電流源と、前記供給電圧と前記定電流源との間に接続された第１トランジスタと、前記外部電源の電圧に接続された第２トランジスタと、前記第２トランジスタと低電源電圧との間に接続された第３トランジスタと、前記第１トランジスタと前記定電流源との間のノードに接続された第１入力端子と、前記第２トランジスタと前記第３トランジスタとの間のノードに接続された第２入力端子と、を有するコンパレータであって、前記第１入力端子及び前記第２入力端子の各々に入力された信号に基づいて、前記オシレータを制御するための信号を出力するコンパレータと、を備えてもよい（発明６）。

かかる発明（発明６）によれば、外部電源の電圧と、電圧被供給部に含まれるトランジスタの閾値電圧と、に基づいて供給電圧を設定するようにオシレータ及び昇圧回路を制御することが可能になる。

上記発明（発明６）においては、前記第１トランジスタは、前記電圧被供給部に含まれるトランジスタに印加されるバックバイアス電圧と等しいバックバイアス電圧が印加されてもよい（発明７）。

かかる発明（発明７）によれば、第１トランジスタの閾値電圧と、電圧被供給部に含まれるトランジスタの閾値電圧と、が等しい状態で供給電圧を設定することが可能になる。

上記発明（発明６～７）においては、前記第１トランジスタは、前記電圧被供給部に含まれるトランジスタと等しいサイズを有してもよい（発明８）。

かかる発明（発明８）によれば、第１トランジスタの利得係数と、電圧被供給部に含まれるトランジスタの利得係数と、が等しい状態で供給電圧を設定することが可能になる。

上記発明（発明２～８）においては、前記電圧被供給部は、前記外部電源の電圧と前記半導体記憶装置内の第１ビット線との間に接続された第４トランジスタと、前記外部電源の電圧と前記半導体記憶装置内の第２ビット線との間に接続された第５トランジスタと、前記第１ビット線と前記第２ビット線との間に接続された第６トランジスタと、を備えてもよい（発明９）。

かかる発明（発明９）によれば、電圧被供給部によって第１ビット線及び第２ビット線をプリチャージすることが可能になる。

また、上記課題を解決するために、本発明は、上記ストレステスト回路を備える、半導体記憶装置を提供する（発明１０）。

かかる発明（発明１０）によれば、適切なストレス電圧を半導体記憶装置に供給することができる。

本発明のストレステスト回路及び半導体記憶装置によれば、適切なストレス電圧を供給することができる。

本発明の一実施形態に係るストレステスト回路及び半導体記憶装置の構成例を示すブロック図である。 制御部の構成例を示す図である。 トランジスタの閾値電圧のばらつきを示す分布図である。 外部電源の電圧と供給電圧との関係を示す図である。

以下、本発明の実施形態に係る初期設定装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。

また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。

図１は、本発明の一実施形態に係るストレステスト回路１０及び半導体記憶装置の構成例を示すブロック図である。本実施形態において、半導体記憶装置は、内部電圧調整部１と、ストレステスト回路１０と、スイッチＳＷと、電圧被供給部２０と、を備える。なお、ここでは、説明を簡略化するために、例えばコマンドデコーダ、メモリセルアレイ、入出力用のインタフェース部（インタフェースピン等）等の周知の構成が示されていない。

内部電圧調整部１は、外部電源が供給されるように構成されており、外部電源の電圧ＶＤＤに基づいて内部電圧を生成する。また、内部電圧調整部１は、内部電圧によって駆動する１つ以上の他の回路（電圧被供給部２０を含む）に対して、生成した内部電圧を供給電圧ＶＥＱＬとして供給する。ここで、内部電圧のレベルは、外部電源の電圧ＶＤＤのレベルより低くてもよい。また、内部電圧調整部１は、周知の構成を有していてもよい。さらに、内部電圧調整部１は、内部電圧が供給される他の回路に応じて内部電圧のレベルを変換するレベルコンバータや制御回路等を備えてもよい。

次に、ストレステスト回路１０の構成について説明する。ストレステスト回路１０は、昇圧回路１１と、オシレータ１２と、制御部１３と、を備える。

昇圧回路１１は、電源電圧を昇圧して供給電圧ＶＥＱＬを生成するように構成されている。例えば、昇圧回路１１は、電源電圧（ここでは、外部電源の電圧ＶＤＤ）を昇圧した電圧を供給電圧ＶＥＱＬ（この場合、ＶＥＱＬ＞ＶＤＤ）として出力する。昇圧回路１１は、周知のチャージポンプ回路を用いて構成されてもよい。

オシレータ１２は、昇圧回路１１を駆動するためのクロック信号ｐｕｍｐ＿ＣＬＫを生成するように構成されている。例えば、オシレータ１２は、制御部１３から出力された信号ｅｎ＿ＣＬＫによって活性化すると、クロック信号ｐｕｍｐ＿ＣＬＫを生成して昇圧回路１１に出力する。なお、クロック信号ｐｕｍｐ＿ＣＬＫに基づく昇圧回路１１の動作については周知の技術と同様であるため、本実施形態では説明を省略する。

制御部１３は、バーンインテストモードにおいて、半導体記憶装置内の電圧被供給部２０であって、Ｎ型ＭＯＳＦＥＴ２１，２２，２３を含む電圧被供給部２０に供給される電圧である供給電圧ＶＥＱＬを制御するように構成されている。ここで、バーンインテストモードは、本発明の「テストモード」の一例である。

また、制御部１３は、昇圧回路１１から出力された供給電圧ＶＥＱＬを監視し、昇圧回路１１によって生成された供給電圧ＶＥＱＬが所定レベルに設定されるようにオシレータ１２を制御することによって、供給電圧ＶＥＱＬを制御してもよい。これにより、後述するように、外部電源の電圧ＶＤＤと、電圧被供給部２０に含まれるＮ型ＭＯＳＦＥＴ２１，２２，２３の閾値電圧Ｖｔｈと、に基づいて供給電圧ＶＥＱＬを設定するようにオシレータ１２及び昇圧回路１１が制御されることによって、適切なストレス電圧を供給することが可能になる。

スイッチＳＷは、一端側が内部電圧調整部１又はストレステスト回路１０に接続され、他端側が電圧被供給部２０に接続されるように設けられている。例えば、半導体記憶装置が通常動作モードで動作する場合、スイッチＳＷは、一端側が内部電圧調整部１に接続されるように制御されてもよい。これにより、通常動作モードでは、外部電源の電圧ＶＤＤよりも低い内部電圧が供給電圧ＶＥＱＬとして電圧被供給部２０に供給される。一方、半導体記憶装置がバーンインテストモードで動作する場合、スイッチＳＷは、一端側がストレステスト回路１０に接続されるように制御されてもよい。これにより、バーンインテストモードでは、外部電源の電圧ＶＤＤよりも高い電圧が供給電圧ＶＥＱＬとして電圧被供給部２０に供給される。

次に、電圧被供給部２０の構成について説明する。本実施形態において、電圧被供給部２０は、メモリセルアレイ（図示省略）から延在する一対の相補ビット線ＢＬ，／ＢＬをプリチャージするように構成されている。これにより、バーンインテストにおいて、適切なストレス電圧によって半導体記憶装置内のビット線ＢＬ，／ＢＬをプリチャージすることができる。また、本実施形態において、電圧被供給部２０は、３つのＮ型ＭＯＳＦＥＴ２１，２２，２３を備える。

電圧被供給部２０において、Ｎ型ＭＯＳＦＥＴ２１，２２のドレイン端子は、外部電源の電圧ＶＤＤに接続されている。また、Ｎ型ＭＯＳＦＥＴ２１のソース端子及びＮ型ＭＯＳＦＥＴ２３のドレイン端子は、ビット線ＢＬに接続されている。さらに、Ｎ型ＭＯＳＦＥＴ２２，２３のソース端子は、ビット線／ＢＬに接続されている。さらにまた、Ｎ型ＭＯＳＦＥＴ２１，２２のゲート端子には、内部電圧調整部１又はストレステスト回路１０から出力された供給電圧ＶＥＱＬがゲート電圧ＢＬＥＱとして印加される。また、Ｎ型ＭＯＳＦＥＴ２１，２２，２３の各々には、等しいバックバイアス電圧ＶＢＢＳＡが印加されている。なお、バックバイアス電圧ＶＢＢＳＡは、サブスレッショルドリークを低減するために使用される。ここで、Ｎ型ＭＯＳＦＥＴ２１は本発明の「第４トランジスタ」の一例であり、Ｎ型ＭＯＳＦＥＴ２２は本発明の「第５トランジスタ」の一例であり、Ｎ型ＭＯＳＦＥＴ２３は本発明の「第６トランジスタ」の一例である。また、ビット線ＢＬは本発明の「第１ビット線」の一例であり、ビット線／ＢＬは本発明の「第２ビット線」の一例である。

また、本実施形態において、Ｎ型ＭＯＳＦＥＴ２１，２２，２３の各々は、互いに等しいサイズ（チャネルの幅及び長さ）を有してもよい。この場合、Ｎ型ＭＯＳＦＥＴ２１，２２，２３の各々の利得係数を等しくすることが可能になる。

また、一対の相補ビット線ＢＬ，／ＢＬの各々は、センスアンプ（図示省略）に接続されている。なお、通常動作モードにおけるメモリセルアレイ（図示省略）内のメモリセル（図示省略）に対するデータ制御及びプリチャージ動作の詳細については周知の技術と同様であるため、本実施形態では説明を省略する。

次に、図２を参照して、ストレステスト回路１０の制御部１３の詳細な構成について説明する。図２に示すように、制御部１３は、定電流源１３ａと、３つのＮ型ＭＯＳＦＥＴ１３ｂ，１３ｃ，１３ｄと、コンパレータ１３ｅと、を備える。

定電流源１３ａの一方の端子は、Ｎ型ＭＯＳＦＥＴ１３ｂのソース端子に接続されている。また、定電流源１３ａの他方の端子は、低電源電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ，ＶＥＱＬ）に接続されている。

Ｎ型ＭＯＳＦＥＴ１３ｂのドレイン端子及びゲート端子は、昇圧回路１１から出力された供給電圧ＶＥＱＬに接続されている。また、本実施形態において、Ｎ型ＭＯＳＦＥＴ１３ｂは、電圧被供給部２０に含まれるＮ型ＭＯＳＦＥＴ２１，２２，２３に印加されるバックバイアス電圧ＶＢＢＳＡと等しいバックバイアス電圧ＶＢＢＳＡが印加される。これにより、Ｎ型ＭＯＳＦＥＴ１３ｂの閾値電圧Ｖｔｈと、電圧被供給部２０に含まれるＮ型ＭＯＳＦＥＴ２１，２２，２３の閾値電圧Ｖｔｈと、が等しい状態で供給電圧ＶＥＱＬを設定することが可能になる。さらに、本実施形態において、Ｎ型ＭＯＳＦＥＴ１３ｂは、電圧被供給部２０に含まれるＮ型ＭＯＳＦＥＴ２１，２２，２３と等しいサイズ（チャネルの幅及び長さ）を有してもよい。これにより、Ｎ型ＭＯＳＦＥＴ１３ｂの利得係数と、電圧被供給部２０に含まれるＮ型ＭＯＳＦＥＴ２１，２２，２３の利得係数と、が等しい状態で供給電圧ＶＥＱＬを設定することが可能になる。なお、Ｎ型ＭＯＳＦＥＴ１３ｂは、本発明の「第１トランジスタ」の一例である。

Ｎ型ＭＯＳＦＥＴ１３ｃのドレイン端子及びゲート端子は、外部電源の電圧ＶＤＤに接続されている。また、Ｎ型ＭＯＳＦＥＴ１３ｃのソース端子は、Ｎ型ＭＯＳＦＥＴ１３ｄのドレイン端子に接続されている。さらに、Ｎ型ＭＯＳＦＥＴ１３ｃには、低電源電圧ＶＳＳがバックバイアス電圧として印加される。なお、Ｎ型ＭＯＳＦＥＴ１３ｃは、本発明の「第２トランジスタ」の一例である。

Ｎ型ＭＯＳＦＥＴ１３ｄのゲート端子は、基準電圧ＶＲＥＦに接続されている。ここで、基準電圧ＶＲＥＦは、基準電圧調整部（図示省略）によってトリミング可能に生成されてもよい。また、基準電圧ＶＲＥＦは、外部電源の電圧ＶＤＤより低くてもよい。また、Ｎ型ＭＯＳＦＥＴ１３ｄのソース端子は、低電源電圧ＶＳＳに接続されている。さらに、Ｎ型ＭＯＳＦＥＴ１３ｄには、低電源電圧ＶＳＳがバックバイアス電圧として印加される。なお、Ｎ型ＭＯＳＦＥＴ１３ｄは、本発明の「第３トランジスタ」の一例である。

コンパレータ１３ｅの一方の端子（＋端子）は、Ｎ型ＭＯＳＦＥＴ１３ｂのソース端子と定電流源１３ａとの間の接続ノードに接続されている。また、コンパレータ１３ｅの他方の端子（－端子）は、Ｎ型ＭＯＳＦＥＴ１３ｃのソース端子とＮ型ＭＯＳＦＥＴ１３ｄのドレイン端子との間の接続ノードに接続されている。さらに、コンパレータ１３ｅは、オシレータ１２の活性化及び非活性化を制御するための信号ｅｎ＿ＣＬＫを出力する。なお、本実施形態では、信号ｅｎ＿ＣＬＫがローレベルの場合にオシレータ１２が活性化され、信号ｅｎ＿ＣＬＫがハイレベルの場合にオシレータ１２が非活性化されるように構成されている。

次に、本実施形態における制御部１３の動作について説明する。制御部１３のＮ型ＭＯＳＦＥＴ１３ｃ及びＮ型ＭＯＳＦＥＴ１３ｄを流れる電流をＩ１とすると、Ｉ１は、ＭＯＳＦＥＴの飽和領域の電流式を用いて以下のように表される。

なお、式（１）において、βは、利得係数であり、Ｖｍは、Ｎ型ＭＯＳＦＥＴ１３ｃのソース端子とＮ型ＭＯＳＦＥＴ１３ｄのドレイン端子との間の接続ノードの電位であり、Ｖｔｈは、Ｎ型ＭＯＳＦＥＴ１３ｃ，１３ｄの閾値電圧である。そして、式（１）に基づいて、以下の式（２）が表される。

次に、制御部１３のＮ型ＭＯＳＦＥＴ１３ｂ及び定電流源１３ａを流れる電流をＩ０とすると、Ｉ０は、ＭＯＳＦＥＴの飽和領域の電流式を用いて以下のように表される。

なお、式（３）において、Ｖｐは、Ｎ型ＭＯＳＦＥＴ１３ｂのソース端子と定電流源１３ａとの間の接続ノードの電位であり、Ｖｔｈは、Ｎ型ＭＯＳＦＥＴ１３ｂの閾値電圧である。そして、式（３）に基づいて、以下の式（４）が表される。

また、ＶｍとＶｐが等しいと仮定すると、式（２）及び式（４）に基づいて、以下の式（５）が表される。

さらに、式（５）に基づいて、以下の式（６）が表される。

上記の式（６）に示すように、制御部１３では、外部電源の電圧ＶＤＤが高いほど供給電圧ＶＥＱＬが高くなるように制御される。これにより、外部電源の電圧ＶＤＤを高くすることによって供給電圧ＶＥＱＬを高くすることが可能になるので、供給電圧ＶＥＱＬを容易に制御することが可能になる。

また、上記の式（６）に示すように、制御部１３では、（電圧被供給部２０に含まれるＮ型ＭＯＳＦＥＴ２１，２２，２３の閾値電圧Ｖｔｈと等しい）Ｎ型ＭＯＳＦＥＴ１３ｂの閾値電圧Ｖｔｈが高いほど供給電圧ＶＥＱＬが高くなるように制御される。これにより、電圧被供給部２０に含まれるＮ型ＭＯＳＦＥＴ２１，２２，２３の閾値電圧Ｖｔｈが高いほど供給電圧ＶＥＱＬが高くなるので、当該閾値電圧Ｖｔｈに応じた十分なストレス電圧を供給することが可能になる。

さらに、上記の式（６）に示すように、制御部１３では、基準電圧ＶＲＥＦをトリミングすることによって、供給電圧ＶＥＱＬを調整することが可能である。

また、昇圧回路１１から出力された供給電圧ＶＥＱＬが式（６）の右辺より小さい場合には、コンパレータ１３ｅからローレベルの信号ｅｎ＿ＣＬＫが出力される。一方、昇圧回路１１から出力された供給電圧ＶＥＱＬが式（６）の右辺より大きいか等しい場合には、コンパレータ１３ｅからハイレベルの信号ｅｎ＿ＣＬＫが出力される。

なお、ＭＯＳＦＥＴの閾値電圧Ｖｔｈのばらつきは、一般的に、図３に示すような標準正規分布に従うことが多い。ここで、標準偏差σが０よりも大きくなると、当該標準偏差σに含まれるＭＯＳＦＥＴの閾値電圧Ｖｔｈは、標準（σ＝±０）のＭＯＳＦＥＴの閾値電圧Ｖｔｈよりも高くなる。この場合、ＭＯＳＦＥＴの飽和電流が低くなり、応答時間も遅くなる。よって、本実施形態では、標準偏差σ＝＋３に含まれるＭＯＳＦＥＴを低速のＭＯＳＦＥＴと称する。一方、標準偏差σが０よりも小さくなると、当該標準偏差σに含まれるＭＯＳＦＥＴの閾値電圧Ｖｔｈは、標準（σ＝±０）のＭＯＳＦＥＴの閾値電圧Ｖｔｈよりも低くなる。この場合、ＭＯＳＦＥＴの飽和電流が高くなり、応答時間も速くなる。よって、本実施形態では、標準偏差σ＝－３に含まれるＭＯＳＦＥＴを高速のＭＯＳＦＥＴと称する。

図４に、高速、標準及び低速の各々のＭＯＳＦＥＴにおける外部電源の電圧ＶＤＤと供給電圧ＶＥＱＬとの関係を示す。ここで、高速、標準及び低速の各々のＭＯＳＦＥＴにおける外部電源の電圧ＶＤＤと供給電圧ＶＥＱＬとの関係は、上記の式（６）からもとめられる。よって、図４に示すように、高速、標準及び低速の各々のＭＯＳＦＥＴの供給電圧ＶＥＱＬは、外部電源の電圧ＶＤＤに比例する。また、外部電源の電圧ＶＤＤが等しい場合には、閾値電圧Ｖｔｈが低くなるほど（ＭＯＳＦＥＴが高速になるほど）、供給電圧ＶＥＱＬを低くすることができる。このため、電圧被供給部２０に含まれるＭＯＳＦＥＴの閾値電圧Ｖｔｈのばらつきに応じて、適切なストレス電圧を供給することが可能になる。

上述したように、本実施形態のストレステスト回路１０及び半導体記憶装置によれば、外部電源の電圧ＶＤＤと、電圧被供給部２０に含まれるＮ型ＭＯＳＦＥＴ２１，２２，２３の閾値電圧Ｖｔｈと、に基づいて供給電圧ＶＥＱＬが制御されるので、例えば、Ｎ型ＭＯＳＦＥＴ２１，２２，２３の閾値電圧Ｖｔｈにばらつきがある場合であっても、バーンインテストにおいて、当該閾値電圧Ｖｔｈに応じた十分なストレス電圧（供給電圧）を電圧被供給部２０に供給することが可能になる。これにより、適切なストレス電圧を電圧被供給部２０に供給することができる。

また、本実施形態のストレステスト回路１０及び半導体記憶装置によれば、外部電源の電圧ＶＤＤと、電圧被供給部２０に含まれるＮ型ＭＯＳＦＥＴ２１，２２，２３の閾値電圧Ｖｔｈと、に基づいて供給電圧ＶＥＱＬを設定するようにオシレータ１２及び昇圧回路１１が制御されることによって、適切なストレス電圧を供給することが可能になる。

さらに、本実施形態のストレステスト回路１０及び半導体記憶装置によれば、外部電源の電圧ＶＤＤと、電圧被供給部２０に含まれるＮ型ＭＯＳＦＥＴ２１，２２，２３の閾値電圧Ｖｔｈと、に基づいて供給電圧ＶＥＱＬを設定するようにオシレータ１２及び昇圧回路１１を制御することが可能になる。

さらにまた、本実施形態のストレステスト回路１０及び半導体記憶装置によれば、電圧被供給部２０によって一対の相補ビット線ＢＬ，／ＢＬをプリチャージすることが可能になる。

以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

例えば、上述した実施形態では、ストレステスト回路１０がＤＲＡＭに設けられている場合を一例として説明したが、本発明はこの場合に限定されない。例えば、ストレステスト回路１０は、ＳＲＡＭや、フラッシュメモリや、他の半導体記憶装置に設けられてもよい。

また、上述した実施形態では、制御部１３が３つのＮ型ＭＯＳＦＥＴ１３ｂ，１３ｃ，１３ｄを用いて構成されている場合を一例として説明したが、本発明はこの場合に限定されない。例えば、制御部１３は、３つのＮ型ＭＯＳＦＥＴ１３ｂ，１３ｃ，１３ｄを３つのＰ型ＭＯＳＦＥＴに置き換えることによって構成されてもよい。

さらに、上述した実施形態では、電圧被供給部２０が３つのＮ型ＭＯＳＦＥＴ２１，２２，２３を用いて構成されている場合を一例として説明したが、本発明はこの場合に限定されない。例えば、電圧被供給部２０は、３つのＮ型ＭＯＳＦＥＴ２１，２２，２３を３つのＰ型ＭＯＳＦＥＴに置き換えることによって構成されてもよい。

さらにまた、上述した実施形態では、電圧被供給部２０が、一対の相補ビット線ＢＬ，／ＢＬをプリチャージするように構成されている場合を一例として説明したが、本発明はこの場合に限定されない。例えば、電圧被供給部２０は、一対のワード線やＩＯ線（ローカルＩＯ線／メインＩＯ線）等をプリチャージするように構成されてもよいし、隣接するビット線や隣接するワード線等をプリチャージするように構成されてもよい。

１０…ストレステスト回路
１１…昇圧回路
１２…オシレータ
１３…制御部
１３ａ…定電流源
１３ｂ，１３ｃ，１３ｄ…Ｎ型ＭＯＳＦＥＴ
１３ｅ…コンパレータ
２０…電圧被供給部
２１，２２，２３…Ｎ型ＭＯＳＦＥＴ
ＢＬ，／ＢＬ…一対の相補ビット線
ＶＢＢＳＡ…バックバイアス電圧
ＶＤＤ…外部電源の電圧
ＶＥＱＬ…供給電圧

Claims (10)

1. テストモードにおいて、半導体記憶装置内の電圧被供給部であって、トランジスタを含む電圧被供給部に供給される電圧である供給電圧を制御する制御部を備え、
   前記制御部は、外部電源の電圧と、前記電圧被供給部に含まれるトランジスタの閾値電圧と、に基づいて前記供給電圧を制御する、
   ストレステスト回路。
2. 前記電圧被供給部は、半導体記憶装置内のビット線をプリチャージするように構成されている、請求項１に記載のストレステスト回路。
3. 前記制御部は、前記外部電源の電圧が高いほど前記供給電圧が高くなるように制御する、請求項１又は２に記載のストレステスト回路。
4. 前記制御部は、前記閾値電圧が高いほど前記供給電圧が高くなるように制御する、請求項１に記載のストレステスト回路。
5. 電源電圧を昇圧して前記供給電圧を生成する昇圧回路と、
   前記昇圧回路を駆動するためのクロック信号を生成するオシレータと、をさらに備え、
   前記制御部は、前記昇圧回路によって生成された前記供給電圧が所定レベルに設定されるように前記オシレータを制御することによって、前記供給電圧を制御する、請求項１に記載のストレステスト回路。
6. 前記制御部は、
   定電流源と、
   前記供給電圧と前記定電流源との間に接続された第１トランジスタと、
   前記外部電源の電圧に接続された第２トランジスタと、
   前記第２トランジスタと低電源電圧との間に接続された第３トランジスタと、
   前記第１トランジスタと前記定電流源との間のノードに接続された第１入力端子と、前記第２トランジスタと前記第３トランジスタとの間のノードに接続された第２入力端子と、を有するコンパレータであって、前記第１入力端子及び前記第２入力端子の各々に入力された信号に基づいて、前記オシレータを制御するための信号を出力するコンパレータと、を備える、請求項５に記載のストレステスト回路。
7. 前記第１トランジスタは、前記電圧被供給部に含まれるトランジスタに印加されるバックバイアス電圧と等しいバックバイアス電圧が印加される、請求項６に記載のストレステスト回路。
8. 前記第１トランジスタは、前記電圧被供給部に含まれるトランジスタと等しいサイズを有する、請求項６又は７に記載のストレステスト回路。
9. 前記電圧被供給部は、
   前記外部電源の電圧と前記半導体記憶装置内の第１ビット線との間に接続された第４トランジスタと、
   前記外部電源の電圧と前記半導体記憶装置内の第２ビット線との間に接続された第５トランジスタと、
   前記第１ビット線と前記第２ビット線との間に接続された第６トランジスタと、を備える、請求項２に記載のストレステスト回路。
10. 請求項１に記載のストレステスト回路を備える、半導体記憶装置。

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