JPH1050097A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1050097A JPH1050097A JP8309483A JP30948396A JPH1050097A JP H1050097 A JPH1050097 A JP H1050097A JP 8309483 A JP8309483 A JP 8309483A JP 30948396 A JP30948396 A JP 30948396A JP H1050097 A JPH1050097 A JP H1050097A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- input terminal
- voltage
- test mode
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 リードディスターブテストやバーンインテス
トを確実かつ迅速に行なうことができる半導体記憶装置
を提供する。 【解決手段】 通常動作モードと、ワード線を２本同時
に活性化させるディスターブ加速テストモードなどを有
し、昇圧電源回路１と、昇圧電圧供給線１７と、昇圧電
圧供給線１７に接続された入力端子１３とを備える。こ
こで、ディスターブ加速テストモードやバーンインテス
トモードにおいて、外部電源１５から入力端子１３へ外
部電圧が供給される。これにより、ディスターブ加速テ
ストにおいては、ワード線ＷＬ１からＷＬｎが確実に昇
圧される。
トを確実かつ迅速に行なうことができる半導体記憶装置
を提供する。 【解決手段】 通常動作モードと、ワード線を２本同時
に活性化させるディスターブ加速テストモードなどを有
し、昇圧電源回路１と、昇圧電圧供給線１７と、昇圧電
圧供給線１７に接続された入力端子１３とを備える。こ
こで、ディスターブ加速テストモードやバーンインテス
トモードにおいて、外部電源１５から入力端子１３へ外
部電圧が供給される。これにより、ディスターブ加速テ
ストにおいては、ワード線ＷＬ１からＷＬｎが確実に昇
圧される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、さらに詳しくは、通常動作モードとリードディス
ターブテストモードおよびバーンインテストモードを有
する半導体記憶装置に関するものである。
関し、さらに詳しくは、通常動作モードとリードディス
ターブテストモードおよびバーンインテストモードを有
する半導体記憶装置に関するものである。
【０００２】
【従来の技術】図１７は、従来のリフレッシュ不良を検
出するリードディスターブテストモードを有するダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）を備えた半
導体記憶装置の全体構成を示す。
出するリードディスターブテストモードを有するダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）を備えた半
導体記憶装置の全体構成を示す。
【０００３】このリードディスターブテストは、１つの
ワード線に対し一定期間読出動作を繰返すことによっ
て、そのワード線に接続されたメモリセルからデータが
リークしやすい状況をつくり出してデータのリークを加
速し、リフレッシュ不良を検出するものである。ここ
で、このリードディスターブテストは、通常、ワード線
ＷＬ１からワード線ＷＬｎまでの全ワード線について順
次行なわれる（通常ディスターブテスト）ため、多大な
テスト時間を必要とする。
ワード線に対し一定期間読出動作を繰返すことによっ
て、そのワード線に接続されたメモリセルからデータが
リークしやすい状況をつくり出してデータのリークを加
速し、リフレッシュ不良を検出するものである。ここ
で、このリードディスターブテストは、通常、ワード線
ＷＬ１からワード線ＷＬｎまでの全ワード線について順
次行なわれる（通常ディスターブテスト）ため、多大な
テスト時間を必要とする。
【０００４】このため、このテスト時間を短縮する方法
として、たとえばワード線ＷＬ１とワード線ＷＬ（ｎ／
２＋１）など同時に２以上のロウアドレスを選択し、同
時に読出動作を行なう（ディスターブ加速テストモー
ド）ことが考えられている。
として、たとえばワード線ＷＬ１とワード線ＷＬ（ｎ／
２＋１）など同時に２以上のロウアドレスを選択し、同
時に読出動作を行なう（ディスターブ加速テストモー
ド）ことが考えられている。
【０００５】また、図１８は通常動作モードとバーンイ
ンテストモードとを有する従来の半導体記憶装置の構成
を示す図である。
ンテストモードとを有する従来の半導体記憶装置の構成
を示す図である。
【０００６】通常ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）では製品出荷前に初期不良の可能性のある
デバイスを除去するために通常の使用における程度より
高い温度と電気的ストレスをかける加速試験（バーンイ
ンテスト）を行なっている。
（ＤＲＡＭ）では製品出荷前に初期不良の可能性のある
デバイスを除去するために通常の使用における程度より
高い温度と電気的ストレスをかける加速試験（バーンイ
ンテスト）を行なっている。
【０００７】ここで、図１８に示されるように、降圧電
源部３０を備えたＤＲＡＭにおいては、通常動作モード
では外部電源電圧に対して降圧した電圧をメモリセルア
レイ３などの内部回路に与えている。したがって、この
ままではバーンインテスト時にメモリセルアレイ３など
の内部回路に対して十分な電気的ストレスがかけられな
いため、バーンインテスト時には外部電源電圧を降圧せ
ずに上記内部回路に与えることとしている。
源部３０を備えたＤＲＡＭにおいては、通常動作モード
では外部電源電圧に対して降圧した電圧をメモリセルア
レイ３などの内部回路に与えている。したがって、この
ままではバーンインテスト時にメモリセルアレイ３など
の内部回路に対して十分な電気的ストレスがかけられな
いため、バーンインテスト時には外部電源電圧を降圧せ
ずに上記内部回路に与えることとしている。
【０００８】
【発明が解決しようとする課題】しかしながら、２以上
のロウアドレスを同時に選択してワード線を駆動するこ
とにより、ワード線で使用する昇圧電位による消費電力
は従来の通常ディスターブテスト時の２倍以上となる。
このため、昇圧電源回路１および別途増設されたテスト
モード用昇圧電源回路２の電力供給能力の制約により、
リードディスターブテストとして十分な程度までワード
線が昇圧されないことが生じ得る。そしてこのような場
合、半導体記憶装置が動作不良を起こし、または、動作
してもデータ保持特性の低下などを起こして通常ディス
ターブテストとの相関をとることが困難になるという問
題がある。
のロウアドレスを同時に選択してワード線を駆動するこ
とにより、ワード線で使用する昇圧電位による消費電力
は従来の通常ディスターブテスト時の２倍以上となる。
このため、昇圧電源回路１および別途増設されたテスト
モード用昇圧電源回路２の電力供給能力の制約により、
リードディスターブテストとして十分な程度までワード
線が昇圧されないことが生じ得る。そしてこのような場
合、半導体記憶装置が動作不良を起こし、または、動作
してもデータ保持特性の低下などを起こして通常ディス
ターブテストとの相関をとることが困難になるという問
題がある。
【０００９】また、図１８に示される通常動作モードと
バーンインテストモードとを有する従来の半導体記憶装
置においては、図１８に示されるように、昇圧電源回路
１から発生する昇圧電圧がワード線駆動回路７や出力回
路６などに与えられる。また、ビット線の中央に配置さ
れたセンスアンプ４をその両側の２対のビット線対で共
有するシェアードセンスアンプ方式などにおいて、活性
化させるビット線対を選択するために昇圧電源回路１か
ら昇圧電圧が供給される。
バーンインテストモードとを有する従来の半導体記憶装
置においては、図１８に示されるように、昇圧電源回路
１から発生する昇圧電圧がワード線駆動回路７や出力回
路６などに与えられる。また、ビット線の中央に配置さ
れたセンスアンプ４をその両側の２対のビット線対で共
有するシェアードセンスアンプ方式などにおいて、活性
化させるビット線対を選択するために昇圧電源回路１か
ら昇圧電圧が供給される。
【００１０】この昇圧電源回路１から発生する昇圧電圧
のレベルはプロセスのばらつきや温度などで多少とも変
動し、バーンインテスト時に制御することが難しい。こ
のため、バーンインテスト時に上記ワード線駆動回路７
や出力回路６などのすべてに対して十分なストレスを与
え、確実に加速することが難しくなるという問題もあ
る。
のレベルはプロセスのばらつきや温度などで多少とも変
動し、バーンインテスト時に制御することが難しい。こ
のため、バーンインテスト時に上記ワード線駆動回路７
や出力回路６などのすべてに対して十分なストレスを与
え、確実に加速することが難しくなるという問題もあ
る。
【００１１】本願発明は、このような問題を解消するた
めになされたもので、時間を短縮したディスターブ加速
テストモードを確実に行なうことのできる半導体記憶装
置を提供することを目的とする。
めになされたもので、時間を短縮したディスターブ加速
テストモードを確実に行なうことのできる半導体記憶装
置を提供することを目的とする。
【００１２】また、本願発明は、バーンインテストを確
実に行なうことのできる半導体記憶装置を提供すること
をも目的とする。
実に行なうことのできる半導体記憶装置を提供すること
をも目的とする。
【００１３】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、通常動作モードとリードディスターブテスト
モードとを有する半導体記憶装置であって、ワード線
と、ワード線駆動手段と、昇圧電圧を発生させる昇圧電
圧発生手段と、昇圧電圧供給線と、入力端子とを備え
る。ここで、ワード線駆動手段は、通常動作モードでは
行アドレス信号に応答してワード線を駆動するととも
に、リードディスターブテストモードでは少なくとも２
本のワード線を同時に活性化させる。また、昇圧電圧供
給線は、昇圧電圧をワード線駆動手段に供給するために
昇圧電圧発生手段とワード線駆動手段とを接続する。ま
た、入力端子は、昇圧電圧供給線に接続され、リードデ
ィスターブテストモードでは、外部から外部電圧が供給
されるものである。
憶装置は、通常動作モードとリードディスターブテスト
モードとを有する半導体記憶装置であって、ワード線
と、ワード線駆動手段と、昇圧電圧を発生させる昇圧電
圧発生手段と、昇圧電圧供給線と、入力端子とを備え
る。ここで、ワード線駆動手段は、通常動作モードでは
行アドレス信号に応答してワード線を駆動するととも
に、リードディスターブテストモードでは少なくとも２
本のワード線を同時に活性化させる。また、昇圧電圧供
給線は、昇圧電圧をワード線駆動手段に供給するために
昇圧電圧発生手段とワード線駆動手段とを接続する。ま
た、入力端子は、昇圧電圧供給線に接続され、リードデ
ィスターブテストモードでは、外部から外部電圧が供給
されるものである。
【００１４】請求項２に係る半導体記憶装置は、請求項
１に記載の半導体記憶装置であって、所定の動作を行な
う機能回路をさらに備え、上記入力端子は、通常動作モ
ードでは、機能回路へ制御信号を供給するものである。
１に記載の半導体記憶装置であって、所定の動作を行な
う機能回路をさらに備え、上記入力端子は、通常動作モ
ードでは、機能回路へ制御信号を供給するものである。
【００１５】請求項３に係る半導体記憶装置は、請求項
２に記載の半導体記憶装置であって、切換手段をさらに
備えるものである。ここで、この切換手段は、上記入力
端子と昇圧電圧供給線との間に接続され、リードディス
ターブテストモードでは、入力端子から昇圧電圧供給線
に外部電圧を供給するものである。
２に記載の半導体記憶装置であって、切換手段をさらに
備えるものである。ここで、この切換手段は、上記入力
端子と昇圧電圧供給線との間に接続され、リードディス
ターブテストモードでは、入力端子から昇圧電圧供給線
に外部電圧を供給するものである。
【００１６】請求項４に係る半導体記憶装置は、請求項
３に記載の半導体記憶装置であって、その切換手段は、
ＰチャネルＭＯＳトランジスタからなるものである。
３に記載の半導体記憶装置であって、その切換手段は、
ＰチャネルＭＯＳトランジスタからなるものである。
【００１７】請求項５に係る半導体記憶装置は、請求項
３に記載の半導体記憶装置であって、その切換手段は、
ソースが昇圧電圧供給線に、ドレインが入力端子に接続
されるＮチャネルＭＯＳトランジスタと、そのＮチャネ
ルＭＯＳトランジスタのゲートに昇圧されたゲート電圧
を供給するゲート電圧供給手段とを含むものである。
３に記載の半導体記憶装置であって、その切換手段は、
ソースが昇圧電圧供給線に、ドレインが入力端子に接続
されるＮチャネルＭＯＳトランジスタと、そのＮチャネ
ルＭＯＳトランジスタのゲートに昇圧されたゲート電圧
を供給するゲート電圧供給手段とを含むものである。
【００１８】請求項６に係る半導体記憶装置は、請求項
５に記載の半導体記憶装置であって、その切換手段は、
ソースが上記ＮチャネルＭＯＳトランジスタのソースに
接続され、ドレインが昇圧電圧供給線に接続されるＰチ
ャネルＭＯＳトランジスタをさらに含むものである。
５に記載の半導体記憶装置であって、その切換手段は、
ソースが上記ＮチャネルＭＯＳトランジスタのソースに
接続され、ドレインが昇圧電圧供給線に接続されるＰチ
ャネルＭＯＳトランジスタをさらに含むものである。
【００１９】請求項７に係る半導体記憶装置は、請求項
１ないし６のいずれかに記載の半導体記憶装置であっ
て、メモリセルアレイと、降圧手段と、外部電源電圧供
給手段とをさらに備えるものである。ここで、降圧手段
は、通常動作モードでは外部電源電圧を降圧して内部電
源電圧を発生させメモリセルアレイに供給するととも
に、リードディスターブテストモードでは、外部電源電
圧をメモリセルアレイに供給する。また、外部電源電圧
供給手段は、リードディスターブテストモードでだけ、
外部電源電圧をメモリセルアレイに供給するものであ
る。
１ないし６のいずれかに記載の半導体記憶装置であっ
て、メモリセルアレイと、降圧手段と、外部電源電圧供
給手段とをさらに備えるものである。ここで、降圧手段
は、通常動作モードでは外部電源電圧を降圧して内部電
源電圧を発生させメモリセルアレイに供給するととも
に、リードディスターブテストモードでは、外部電源電
圧をメモリセルアレイに供給する。また、外部電源電圧
供給手段は、リードディスターブテストモードでだけ、
外部電源電圧をメモリセルアレイに供給するものであ
る。
【００２０】請求項８に係る半導体記憶装置は、通常動
作モードとバーンインテストモードとを有する半導体記
憶装置であって、昇圧電圧を発生させる昇圧電圧発生手
段と、昇圧電圧が供給される内部回路と、昇圧電圧発生
手段と内部回路とを接続する昇圧電圧供給線と、昇圧電
圧供給線に接続されバーンインテストモードでは外部か
ら第１の外部電圧が供給される入力端子と、通常動作モ
ードでは外部電源電圧を降圧して内部電源電圧を発生さ
せ内部回路に供給するとともに、バーンインテストモー
ドでは外部電源電圧を内部回路に供給する降圧手段と、
バーンインテストモードでは外部電源電圧を内部回路に
供給する外部電源電圧供給手段とを備えるものである。
作モードとバーンインテストモードとを有する半導体記
憶装置であって、昇圧電圧を発生させる昇圧電圧発生手
段と、昇圧電圧が供給される内部回路と、昇圧電圧発生
手段と内部回路とを接続する昇圧電圧供給線と、昇圧電
圧供給線に接続されバーンインテストモードでは外部か
ら第１の外部電圧が供給される入力端子と、通常動作モ
ードでは外部電源電圧を降圧して内部電源電圧を発生さ
せ内部回路に供給するとともに、バーンインテストモー
ドでは外部電源電圧を内部回路に供給する降圧手段と、
バーンインテストモードでは外部電源電圧を内部回路に
供給する外部電源電圧供給手段とを備えるものである。
【００２１】請求項９に係る半導体記憶装置は、請求項
８に記載の半導体記憶装置であって、外部からロウアド
レスストローブ信号を入力するロウアドレスストローブ
信号入力端子と、外部からコラムアドレスストローブ信
号を入力するコラムアドレスストローブ信号入力端子
と、外部からライトイネーブル信号を入力するライトイ
ネーブル信号入力端子と、外部から第１のアドレス信号
を入力する第１のアドレス信号入力端子と、ロウアドレ
スストローブ信号入力端子に入力されるロウアドレスス
トローブ信号が活性化されたときコラムアドレスストロ
ーブ信号入力端子に入力されるコラムアドレスストロー
ブ信号とライトイネーブル信号入力端子に入力されるラ
イトイネーブル信号がともに活性化されているというＷ
ＣＢＲタイミングの発生を判定するＷＣＢＲ判定手段
と、外部電源電圧を超えるレベルを有する第１のアドレ
ス信号が第１のアドレス信号入力端子に入力されたか否
かを判定するスーパーＶＩＨ判定手段とをさらに備え、
ＷＣＢＲ判定手段でＷＣＢＲタイミングの発生が検知さ
れ、かつ、スーパーＶＩＨ判定手段で外部電源電圧を超
えるレベルを有する第１のアドレス信号が第１のアドレ
ス信号入力端子に入力されたと判定されたときに、通常
動作モードからバーンインテストモードに切換わるもの
である。
８に記載の半導体記憶装置であって、外部からロウアド
レスストローブ信号を入力するロウアドレスストローブ
信号入力端子と、外部からコラムアドレスストローブ信
号を入力するコラムアドレスストローブ信号入力端子
と、外部からライトイネーブル信号を入力するライトイ
ネーブル信号入力端子と、外部から第１のアドレス信号
を入力する第１のアドレス信号入力端子と、ロウアドレ
スストローブ信号入力端子に入力されるロウアドレスス
トローブ信号が活性化されたときコラムアドレスストロ
ーブ信号入力端子に入力されるコラムアドレスストロー
ブ信号とライトイネーブル信号入力端子に入力されるラ
イトイネーブル信号がともに活性化されているというＷ
ＣＢＲタイミングの発生を判定するＷＣＢＲ判定手段
と、外部電源電圧を超えるレベルを有する第１のアドレ
ス信号が第１のアドレス信号入力端子に入力されたか否
かを判定するスーパーＶＩＨ判定手段とをさらに備え、
ＷＣＢＲ判定手段でＷＣＢＲタイミングの発生が検知さ
れ、かつ、スーパーＶＩＨ判定手段で外部電源電圧を超
えるレベルを有する第１のアドレス信号が第１のアドレ
ス信号入力端子に入力されたと判定されたときに、通常
動作モードからバーンインテストモードに切換わるもの
である。
【００２２】請求項１０に係る半導体記憶装置は、請求
項９に記載の半導体記憶装置であって、さらにリードデ
ィスターブテストモードを有し、外部から第２のアドレ
ス信号を入力する第２のアドレス信号入力端子と、外部
から第３のアドレス信号を入力する第３のアドレス信号
入力端子と、ＷＣＢＲ判定手段でＷＣＢＲタイミングの
発生が検知され、かつ、スーパーＶＩＨ判定手段で外部
電源電圧を超えるレベルを有する第１のアドレス信号が
第１のアドレス信号入力端子に入力されたと判定された
ときに、第２のアドレス信号のレベルと第３のアドレス
信号のレベルの組合せに応答してバーンインテストモー
ドまたはリードディスターブテストモードを選択するモ
ード判定手段とをさらに備え、上記内部回路は、メモリ
セルアレイと、ワード線と、通常動作モードでは行アド
レス信号に応答してワード線を駆動するとともに、リー
ドディスターブテストモードでは少なくとも２本のワー
ド線を同時に活性化させるワード線駆動手段とを含み、
リードディスターブテストモードでは、入力端子には外
部から第２の外部電圧が供給され、メモリセルアレイに
は降圧手段および外部電源電圧供給手段より外部電源電
圧が供給されるものである。
項９に記載の半導体記憶装置であって、さらにリードデ
ィスターブテストモードを有し、外部から第２のアドレ
ス信号を入力する第２のアドレス信号入力端子と、外部
から第３のアドレス信号を入力する第３のアドレス信号
入力端子と、ＷＣＢＲ判定手段でＷＣＢＲタイミングの
発生が検知され、かつ、スーパーＶＩＨ判定手段で外部
電源電圧を超えるレベルを有する第１のアドレス信号が
第１のアドレス信号入力端子に入力されたと判定された
ときに、第２のアドレス信号のレベルと第３のアドレス
信号のレベルの組合せに応答してバーンインテストモー
ドまたはリードディスターブテストモードを選択するモ
ード判定手段とをさらに備え、上記内部回路は、メモリ
セルアレイと、ワード線と、通常動作モードでは行アド
レス信号に応答してワード線を駆動するとともに、リー
ドディスターブテストモードでは少なくとも２本のワー
ド線を同時に活性化させるワード線駆動手段とを含み、
リードディスターブテストモードでは、入力端子には外
部から第２の外部電圧が供給され、メモリセルアレイに
は降圧手段および外部電源電圧供給手段より外部電源電
圧が供給されるものである。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００２４】なお、以下の実施の形態に係る半導体記憶
装置は、通常動作モードとワード線を２本同時に活性化
させるディスターブ加速テストモードまたはバーンイン
テストモード、あるいはこれら３つのモードを有するも
のである。
装置は、通常動作モードとワード線を２本同時に活性化
させるディスターブ加速テストモードまたはバーンイン
テストモード、あるいはこれら３つのモードを有するも
のである。
【００２５】［実施の形態１］図１は、本発明の実施の
形態１に係る半導体記憶装置の全体構成を示す図であ
る。
形態１に係る半導体記憶装置の全体構成を示す図であ
る。
【００２６】この半導体記憶装置は、データを記憶する
メモリセルアレイ３と、ロウデコーダ５と、コラムデコ
ーダ９と、ワード線ＷＬ１〜ＷＬｎと、ロウデコーダ５
から供給される行アドレス信号に応答してワード線を駆
動するワード線駆動回路７と、外部電源電圧をもとに昇
圧電圧Ｖｐｐを発生させる昇圧電源回路１と、上記昇圧
電圧をワード線駆動回路７に供給するために昇圧電源回
路１とワード線駆動回路７とを接続する昇圧電圧供給線
１７と、昇圧電圧供給線１７に接続される入力端子１３
とを備える。
メモリセルアレイ３と、ロウデコーダ５と、コラムデコ
ーダ９と、ワード線ＷＬ１〜ＷＬｎと、ロウデコーダ５
から供給される行アドレス信号に応答してワード線を駆
動するワード線駆動回路７と、外部電源電圧をもとに昇
圧電圧Ｖｐｐを発生させる昇圧電源回路１と、上記昇圧
電圧をワード線駆動回路７に供給するために昇圧電源回
路１とワード線駆動回路７とを接続する昇圧電圧供給線
１７と、昇圧電圧供給線１７に接続される入力端子１３
とを備える。
【００２７】ここで、図２は、ワード線駆動回路７とコ
ラムデコーダ９と、メモリセルアレイ３を示した図であ
る。なお、この図２においては、メモリセルアレイ３を
４等分して、その各々をメモリブロックＢ１，Ｂ２，Ｂ
３，Ｂ４と記している。
ラムデコーダ９と、メモリセルアレイ３を示した図であ
る。なお、この図２においては、メモリセルアレイ３を
４等分して、その各々をメモリブロックＢ１，Ｂ２，Ｂ
３，Ｂ４と記している。
【００２８】図２に示されるように、ワード線駆動回路
７は、ＮＯＲ回路７０２，７０３と、インバータ７０
１，７０４，７０５，７１０，７１１，７１２，７１３
と、ＮＡＮＤ回路７０６，７０７，７０８，７０９とを
含む。
７は、ＮＯＲ回路７０２，７０３と、インバータ７０
１，７０４，７０５，７１０，７１１，７１２，７１３
と、ＮＡＮＤ回路７０６，７０７，７０８，７０９とを
含む。
【００２９】次に、この半導体記憶装置の動作を説明す
る。通常動作モードにおいては、図２に示されるワード
線駆動回路７のインバータ７０１には不活性なハイレベ
ル（以下「Ｈレベル」とも表わす。なお、ローレベルは
「Ｌレベル」とも表わす。）のテストモードイネーブル
信号／ＴＥが入力される。そしてたとえば、アドレス信
号（ａ0 ，／ａ0 ，ａ1 ，／ａ1 ）として（Ｌ，Ｈ，
Ｌ，Ｈ）が入力した場合には、図２のインバータ７１
０，７１１，７１２，７１３からはそれぞれデコード信
号（Ｘ１，Ｘ２，Ｘ３，Ｘ４）＝（Ｈ，Ｌ，Ｌ，Ｌ）が
出力され、メモリブロックＢ１のワード線が選択され
る。
る。通常動作モードにおいては、図２に示されるワード
線駆動回路７のインバータ７０１には不活性なハイレベ
ル（以下「Ｈレベル」とも表わす。なお、ローレベルは
「Ｌレベル」とも表わす。）のテストモードイネーブル
信号／ＴＥが入力される。そしてたとえば、アドレス信
号（ａ0 ，／ａ0 ，ａ1 ，／ａ1 ）として（Ｌ，Ｈ，
Ｌ，Ｈ）が入力した場合には、図２のインバータ７１
０，７１１，７１２，７１３からはそれぞれデコード信
号（Ｘ１，Ｘ２，Ｘ３，Ｘ４）＝（Ｈ，Ｌ，Ｌ，Ｌ）が
出力され、メモリブロックＢ１のワード線が選択され
る。
【００３０】一方、ディスターブ加速テストモードにお
いては、図２に示されるワード線駆動回路７のインバー
タ７０１には活性化されたＬレベルのテストモードイネ
ーブル信号／ＴＥが入力される。
いては、図２に示されるワード線駆動回路７のインバー
タ７０１には活性化されたＬレベルのテストモードイネ
ーブル信号／ＴＥが入力される。
【００３１】そしてたとえば、アドレス信号（ａ0 ，／
ａ0 ，ａ1 ，／ａ1 ）として（Ｌ，Ｈ，Ｌ，Ｈ）が入力
した場合には、インバータ７１０，７１１，７１２，７
１３からはそれぞれデコード信号（Ｘ１，Ｘ２，Ｘ３，
Ｘ４）として（Ｈ，Ｌ，Ｈ，Ｌ）が出力され、メモリブ
ロックＢ１とメモリブロックＢ３内のワード線が同時に
活性化されることとなる。
ａ0 ，ａ1 ，／ａ1 ）として（Ｌ，Ｈ，Ｌ，Ｈ）が入力
した場合には、インバータ７１０，７１１，７１２，７
１３からはそれぞれデコード信号（Ｘ１，Ｘ２，Ｘ３，
Ｘ４）として（Ｈ，Ｌ，Ｈ，Ｌ）が出力され、メモリブ
ロックＢ１とメモリブロックＢ３内のワード線が同時に
活性化されることとなる。
【００３２】そして、このディスターブ加速テストモー
ドにおいては、図１に示される入力端子１３に外部電源
１５から外部電圧を入力し、昇圧電圧供給線１７に外部
電圧を供給する。
ドにおいては、図１に示される入力端子１３に外部電源
１５から外部電圧を入力し、昇圧電圧供給線１７に外部
電圧を供給する。
【００３３】このように、半導体記憶装置の外部から外
部電圧を供給すれば、半導体記憶装置内に別途昇圧電源
回路を増設することなく、ディスターブ加速テストにお
いて確実にワード線を昇圧することができる。
部電圧を供給すれば、半導体記憶装置内に別途昇圧電源
回路を増設することなく、ディスターブ加速テストにお
いて確実にワード線を昇圧することができる。
【００３４】［実施の形態２］図３は、本発明の実施の
形態２に係る半導体記憶装置の全体構成を示す図であ
る。
形態２に係る半導体記憶装置の全体構成を示す図であ
る。
【００３５】本実施の形態に係る半導体記憶装置は、上
記実施の形態１に係る半導体記憶装置と同様な構成を有
し、昇圧電源回路１と、メモリセルアレイ３と、ロウデ
コーダ５と、ワード線駆動回路７と、コラムデコーダ９
と、昇圧電圧供給線１７と、センスアンプ１１と、Ｉ／
Ｏ線１０と、Ｉ／Ｏ線１０に接続される出力バッファ２
３および入力バッファ２５と、出力バッファ２３に接続
されるデータ出力端子２２と、入力バッファ２５に接続
されるデータ入力端子２４と、アウトプットイネーブル
端子１４と、アウトプットイネーブル端子１４と昇圧電
圧供給線１７との間に接続されるＰチャネルＭＯＳトラ
ンジスタＴＰ１と、インバータ１９と、ＮＯＲ回路２１
とを備える。
記実施の形態１に係る半導体記憶装置と同様な構成を有
し、昇圧電源回路１と、メモリセルアレイ３と、ロウデ
コーダ５と、ワード線駆動回路７と、コラムデコーダ９
と、昇圧電圧供給線１７と、センスアンプ１１と、Ｉ／
Ｏ線１０と、Ｉ／Ｏ線１０に接続される出力バッファ２
３および入力バッファ２５と、出力バッファ２３に接続
されるデータ出力端子２２と、入力バッファ２５に接続
されるデータ入力端子２４と、アウトプットイネーブル
端子１４と、アウトプットイネーブル端子１４と昇圧電
圧供給線１７との間に接続されるＰチャネルＭＯＳトラ
ンジスタＴＰ１と、インバータ１９と、ＮＯＲ回路２１
とを備える。
【００３６】ここで、アウトプットイネーブル端子１４
へは、ディスターブ加速テスト時に外部から外部アウト
プットイネーブル信号ｅｘｔ．／ＯＥは入力されない。
へは、ディスターブ加速テスト時に外部から外部アウト
プットイネーブル信号ｅｘｔ．／ＯＥは入力されない。
【００３７】次に、この実施の形態２に係る半導体記憶
装置の動作を説明する。ディスターブ加速テストモード
においては、ＰチャネルＭＯＳトランジスタＴＰ１のゲ
ートには、活性化されたＬレベルのテストモードイネー
ブル信号／ＴＥが入力され、ＰチャネルＭＯＳトランジ
スタＴＰ１がオンされる。
装置の動作を説明する。ディスターブ加速テストモード
においては、ＰチャネルＭＯＳトランジスタＴＰ１のゲ
ートには、活性化されたＬレベルのテストモードイネー
ブル信号／ＴＥが入力され、ＰチャネルＭＯＳトランジ
スタＴＰ１がオンされる。
【００３８】そしてこのとき、アウトプットイネーブル
端子１４に外部電圧が供給される。またこのとき、Ｌレ
ベルのテストモードイネーブル信号／ＴＥは、インバー
タ１９に入力されることによってその論理レベルがＨレ
ベルに反転され、ＮＯＲ回路２１に入力される。この結
果、ＮＯＲ回路２１からは常にＬレベルのＯＥ信号が出
力され、ディスターブ加速テストモードにおいては、出
力バッファ２３が不活性化される。したがって、このデ
ィスターブ加速テストモードにおいてメモリセルアレイ
３に記憶されたデータが出力バッファ２３を介してデー
タ出力端子２２より出力されることはない。
端子１４に外部電圧が供給される。またこのとき、Ｌレ
ベルのテストモードイネーブル信号／ＴＥは、インバー
タ１９に入力されることによってその論理レベルがＨレ
ベルに反転され、ＮＯＲ回路２１に入力される。この結
果、ＮＯＲ回路２１からは常にＬレベルのＯＥ信号が出
力され、ディスターブ加速テストモードにおいては、出
力バッファ２３が不活性化される。したがって、このデ
ィスターブ加速テストモードにおいてメモリセルアレイ
３に記憶されたデータが出力バッファ２３を介してデー
タ出力端子２２より出力されることはない。
【００３９】一方、通常動作モードにおいては、Ｐチャ
ネルＭＯＳトランジスタＴＰ１のゲートには、不活性な
Ｈレベルのテストモードイネーブル信号／ＴＥが入力さ
れ、ＰチャネルＭＯＳトランジスタＴＰ１がオフされ
る。また、このＨレベルのテストモードイネーブル信号
／ＴＥは、インバータ１９に入力されることによってそ
の論理レベルがＬレベルに反転され、ＮＯＲ回路２１に
入力される。この結果、このＮＯＲ回路２１からは、ア
ウトプットイネーブル端子１４に入力される外部アウト
プットイネーブル信号ｅｘｔ．／ＯＥに応答してＯＥ信
号が出力バッファ２３へ出力される。すなわち、活性化
されたＬレベルの外部アウトプットイネーブル信号ｅｘ
ｔ．／ＯＥがアウトプットイネーブル端子１４に入力さ
れたときは活性化されたＨレベルのＯＥ信号がＮＯＲ回
路２１から出力される一方、不活性なＨレベルの外部ア
ウトプットイネーブル信号ｅｘｔ．／ＯＥがアウトプッ
トイネーブル端子１４に入力されたときは、不活性なＬ
レベルのＯＥ信号がＮＯＲ回路２１から出力バッファ２
３へ出力される。
ネルＭＯＳトランジスタＴＰ１のゲートには、不活性な
Ｈレベルのテストモードイネーブル信号／ＴＥが入力さ
れ、ＰチャネルＭＯＳトランジスタＴＰ１がオフされ
る。また、このＨレベルのテストモードイネーブル信号
／ＴＥは、インバータ１９に入力されることによってそ
の論理レベルがＬレベルに反転され、ＮＯＲ回路２１に
入力される。この結果、このＮＯＲ回路２１からは、ア
ウトプットイネーブル端子１４に入力される外部アウト
プットイネーブル信号ｅｘｔ．／ＯＥに応答してＯＥ信
号が出力バッファ２３へ出力される。すなわち、活性化
されたＬレベルの外部アウトプットイネーブル信号ｅｘ
ｔ．／ＯＥがアウトプットイネーブル端子１４に入力さ
れたときは活性化されたＨレベルのＯＥ信号がＮＯＲ回
路２１から出力される一方、不活性なＨレベルの外部ア
ウトプットイネーブル信号ｅｘｔ．／ＯＥがアウトプッ
トイネーブル端子１４に入力されたときは、不活性なＬ
レベルのＯＥ信号がＮＯＲ回路２１から出力バッファ２
３へ出力される。
【００４０】ここで、出力バッファ２３は、活性化され
たＯＥ信号を受けてメモリセルアレイ３に記憶されたデ
ータを、Ｉ／Ｏ線１０を介してデータ出力端子２２へ出
力する。
たＯＥ信号を受けてメモリセルアレイ３に記憶されたデ
ータを、Ｉ／Ｏ線１０を介してデータ出力端子２２へ出
力する。
【００４１】以上の本実施の形態に係る半導体記憶装置
は、それがモールドされている場合に、ディスターブ加
速テスト時に特に必要とされない言わば空きの端子を有
効に利用したものであると言える。
は、それがモールドされている場合に、ディスターブ加
速テスト時に特に必要とされない言わば空きの端子を有
効に利用したものであると言える。
【００４２】［実施の形態３］図４は、本発明の実施の
形態３に係る半導体記憶装置の全体構成を示す図であ
る。
形態３に係る半導体記憶装置の全体構成を示す図であ
る。
【００４３】図４に示されるように、この実施の形態３
に係る半導体記憶装置は、図３に示された上記実施の形
態２に係る半導体記憶装置と同様な構成を有するが、ア
ウトプットイネーブル端子１４と昇圧電圧供給線１７と
の間にはＮチャネルＭＯＳトランジスタＴＮ１が接続さ
れ、また、そのゲートに接続される昇圧回路２７が備え
られる点で相違する。
に係る半導体記憶装置は、図３に示された上記実施の形
態２に係る半導体記憶装置と同様な構成を有するが、ア
ウトプットイネーブル端子１４と昇圧電圧供給線１７と
の間にはＮチャネルＭＯＳトランジスタＴＮ１が接続さ
れ、また、そのゲートに接続される昇圧回路２７が備え
られる点で相違する。
【００４４】図５は、上記昇圧回路２７の具体的構成を
示す回路図である。図５に示されるように、この昇圧回
路２７は、リングオシレータ２７１と、レベルシフタ２
７２と、容量Ｃ１，Ｃ２と、ＮチャネルＭＯＳトランジ
スタＴＮ２，ＴＮ３，ＴＮ４，ＴＮ５，ＴＮ６と、Ｐチ
ャネルＭＯＳトランジスタＴＰ７と、電源ノード２７０
と、ノードＡ，Ｂ，Ｃ，Ｄとを含む。
示す回路図である。図５に示されるように、この昇圧回
路２７は、リングオシレータ２７１と、レベルシフタ２
７２と、容量Ｃ１，Ｃ２と、ＮチャネルＭＯＳトランジ
スタＴＮ２，ＴＮ３，ＴＮ４，ＴＮ５，ＴＮ６と、Ｐチ
ャネルＭＯＳトランジスタＴＰ７と、電源ノード２７０
と、ノードＡ，Ｂ，Ｃ，Ｄとを含む。
【００４５】図６は、上記レベルシフタ２７２の具体的
構成を示す回路図である。このレベルシフタ２７２は、
図６に示されるように昇圧電源ノード２７３と、Ｐチャ
ネルＭＯＳトランジスタＴＰ８，ＴＰ９と、Ｎチャネル
ＭＯＳトランジスタＴＮ７，ＴＮ８と、インバータ２７
４を含む。そして、このレベルシフタ２７２は、接地電
圧を有する信号φ0 を入力した場合には接地電圧を有す
る信号φ1 を出力し、電源電圧Ｖｃｃを有する信号φ0
を入力した場合には昇圧電源ノード２７３より昇圧電圧
Ｖｐｐを有する信号φ1 を出力する。
構成を示す回路図である。このレベルシフタ２７２は、
図６に示されるように昇圧電源ノード２７３と、Ｐチャ
ネルＭＯＳトランジスタＴＰ８，ＴＰ９と、Ｎチャネル
ＭＯＳトランジスタＴＮ７，ＴＮ８と、インバータ２７
４を含む。そして、このレベルシフタ２７２は、接地電
圧を有する信号φ0 を入力した場合には接地電圧を有す
る信号φ1 を出力し、電源電圧Ｖｃｃを有する信号φ0
を入力した場合には昇圧電源ノード２７３より昇圧電圧
Ｖｐｐを有する信号φ1 を出力する。
【００４６】次に、図５に示される昇圧回路２７の動作
を、図７のタイミング図を参照して説明する。
を、図７のタイミング図を参照して説明する。
【００４７】通常動作モードでは、図７（ａ）に示され
るように、テストモードイネーブル信号／ＴＥはＶｃｃ
レベル（Ｈレベル）を有するため、ＮチャネルＭＯＳト
ランジスタＴＮ２，ＴＮ６がオンする。これより、図７
（ｃ）に示されるように、ノードＡの電位は０Ｖとな
り、また、図７（ｅ）に示されるように、ノードＤから
は０Ｖの電圧ＶDHが出力される。したがって、通常動作
モードでは、図４に示されるＮチャネルＭＯＳトランジ
スタＴＮ１はオフされる。
るように、テストモードイネーブル信号／ＴＥはＶｃｃ
レベル（Ｈレベル）を有するため、ＮチャネルＭＯＳト
ランジスタＴＮ２，ＴＮ６がオンする。これより、図７
（ｃ）に示されるように、ノードＡの電位は０Ｖとな
り、また、図７（ｅ）に示されるように、ノードＤから
は０Ｖの電圧ＶDHが出力される。したがって、通常動作
モードでは、図４に示されるＮチャネルＭＯＳトランジ
スタＴＮ１はオフされる。
【００４８】一方、ディスターブ加速テストモードで
は、図７（ａ）に示されるように、テストモードイネー
ブル信号／ＴＥが０Ｖ（Ｌレベル）に活性化され、Ｎチ
ャネルＭＯＳトランジスタＴＮ２，ＴＮ６がオフすると
ともに、ＰチャネルＭＯＳトランジスタＴＰ７がオンす
る。これにより、図７（ｃ）に示されるように、ノード
Ａの電位はＮチャネルＭＯＳトランジスタのしきい値電
圧をＶｔｈで表わすと（Ｖｃｃ−Ｖｔｈ）となる。ま
た、ＮチャネルＭＯＳトランジスタＴＮ４がオンするこ
とによって、図７（ｄ）に示されるように、ノードＢの
電位は（Ｖｃｃ−Ｖｔｈ）となる。さらには、Ｎチャネ
ルＭＯＳトランジスタＴＮ５がオンして、図７（ｅ）に
示されるように、ノードＤからは（Ｖｃｃ−２Ｖｔｈ）
の電位を有する電圧ＶDHが出力される。
は、図７（ａ）に示されるように、テストモードイネー
ブル信号／ＴＥが０Ｖ（Ｌレベル）に活性化され、Ｎチ
ャネルＭＯＳトランジスタＴＮ２，ＴＮ６がオフすると
ともに、ＰチャネルＭＯＳトランジスタＴＰ７がオンす
る。これにより、図７（ｃ）に示されるように、ノード
Ａの電位はＮチャネルＭＯＳトランジスタのしきい値電
圧をＶｔｈで表わすと（Ｖｃｃ−Ｖｔｈ）となる。ま
た、ＮチャネルＭＯＳトランジスタＴＮ４がオンするこ
とによって、図７（ｄ）に示されるように、ノードＢの
電位は（Ｖｃｃ−Ｖｔｈ）となる。さらには、Ｎチャネ
ルＭＯＳトランジスタＴＮ５がオンして、図７（ｅ）に
示されるように、ノードＤからは（Ｖｃｃ−２Ｖｔｈ）
の電位を有する電圧ＶDHが出力される。
【００４９】ここで、リングオシレータ２７１は、Ｌレ
ベルのテストモードイネーブル信号／ＴＥが入力される
と活性化され、一定の周期で０Ｖから電源電圧Ｖｃｃの
振幅をもったクロックを発生させる。これより、ノード
Ｃの電位は、図７（ｂ）に示されるように、一定周期で
０Ｖ−Ｖｃｃ間を振幅することとなる。また、ノードＡ
の電位は、容量Ｃ１のカップリングにより上記クロック
による影響を受け、図７（ｃ）に示されるように、一定
周期で（Ｖｃｃ−Ｖｔｈ）と（２Ｖｃｃ−Ｖｔｈ）の間
を振幅する。一方、リングオシレータ２７１から出力さ
れたクロックは、レベルシフタ２７２で０Ｖ−Ｖｐｐ間
を振幅するクロックとされる。そして、容量Ｃ２のカッ
プリングによりこのクロックの影響を受け、ノードＢの
電位は、図７（ｄ）に示されるように、一定周期で（Ｖ
ｃｃ−Ｖｔｈ）と（Ｖｃｃ＋Ｖｐｐ−Ｖｔｈ）との間を
振幅する。さらに、ノードＢの電位が（Ｖｃｃ＋Ｖｐｐ
−Ｖｔｈ）まで昇圧されることによって、ＮチャネルＭ
ＯＳトランジスタＴＮ５を介して図７（ｅ）に示される
ような、（Ｖｃｃ＋Ｖｐｐ−２Ｖｔｈ）の電位を有する
電圧ＶDHがノードＤより出力される。
ベルのテストモードイネーブル信号／ＴＥが入力される
と活性化され、一定の周期で０Ｖから電源電圧Ｖｃｃの
振幅をもったクロックを発生させる。これより、ノード
Ｃの電位は、図７（ｂ）に示されるように、一定周期で
０Ｖ−Ｖｃｃ間を振幅することとなる。また、ノードＡ
の電位は、容量Ｃ１のカップリングにより上記クロック
による影響を受け、図７（ｃ）に示されるように、一定
周期で（Ｖｃｃ−Ｖｔｈ）と（２Ｖｃｃ−Ｖｔｈ）の間
を振幅する。一方、リングオシレータ２７１から出力さ
れたクロックは、レベルシフタ２７２で０Ｖ−Ｖｐｐ間
を振幅するクロックとされる。そして、容量Ｃ２のカッ
プリングによりこのクロックの影響を受け、ノードＢの
電位は、図７（ｄ）に示されるように、一定周期で（Ｖ
ｃｃ−Ｖｔｈ）と（Ｖｃｃ＋Ｖｐｐ−Ｖｔｈ）との間を
振幅する。さらに、ノードＢの電位が（Ｖｃｃ＋Ｖｐｐ
−Ｖｔｈ）まで昇圧されることによって、ＮチャネルＭ
ＯＳトランジスタＴＮ５を介して図７（ｅ）に示される
ような、（Ｖｃｃ＋Ｖｐｐ−２Ｖｔｈ）の電位を有する
電圧ＶDHがノードＤより出力される。
【００５０】なお、ＮチャネルＭＯＳトランジスタＴＮ
６はディスターブ加速テストモードにおいては常にオフ
されるので、このディスターブ加速テストモード中、ノ
ードＤから出力される電圧ＶDHは（Ｖｃｃ＋Ｖｐｐ−２
Ｖｔｈ）のレベルに保持され、図４に示されるＮチャネ
ルＭＯＳトランジスタＴＮ１が継続的にオンされる。
６はディスターブ加速テストモードにおいては常にオフ
されるので、このディスターブ加速テストモード中、ノ
ードＤから出力される電圧ＶDHは（Ｖｃｃ＋Ｖｐｐ−２
Ｖｔｈ）のレベルに保持され、図４に示されるＮチャネ
ルＭＯＳトランジスタＴＮ１が継続的にオンされる。
【００５１】以上より、本実施の形態３に係る半導体記
憶装置は、ディスターブ加速テストモードにおいて、ア
ウトプットイネーブル端子１４よりＮチャネルＭＯＳト
ランジスタＴＮ１を介して昇圧電圧供給線１７に外部電
圧を供給することができるものである。しかし、Ｎチャ
ネルＭＯＳトランジスタＴＮ１のしきい値電圧Ｖｔｈ分
昇圧電圧供給線１７に供給される外部電圧が低下する。
したがって、ＮチャネルＭＯＳトランジスタＴＮ１のゲ
ートを昇圧する昇圧回路２７を備え、ディスターブ加速
テストモード中は、昇圧回路２７を動作させることとし
て、電源電位より高い電位を有する外部電圧を昇圧電圧
供給線１７に供給できることとしたものである。
憶装置は、ディスターブ加速テストモードにおいて、ア
ウトプットイネーブル端子１４よりＮチャネルＭＯＳト
ランジスタＴＮ１を介して昇圧電圧供給線１７に外部電
圧を供給することができるものである。しかし、Ｎチャ
ネルＭＯＳトランジスタＴＮ１のしきい値電圧Ｖｔｈ分
昇圧電圧供給線１７に供給される外部電圧が低下する。
したがって、ＮチャネルＭＯＳトランジスタＴＮ１のゲ
ートを昇圧する昇圧回路２７を備え、ディスターブ加速
テストモード中は、昇圧回路２７を動作させることとし
て、電源電位より高い電位を有する外部電圧を昇圧電圧
供給線１７に供給できることとしたものである。
【００５２】［実施の形態４］図８は、本発明の実施の
形態４に係る半導体記憶装置の全体構成を示す図であ
る。
形態４に係る半導体記憶装置の全体構成を示す図であ
る。
【００５３】図８に示されるように、この実施の形態４
に係る半導体記憶装置は、上記実施の形態３に係る半導
体記憶装置と同様な構成を有するが、アウトプットイネ
ーブル端子１４にそのドレインが接続されるＰチャネル
ＭＯＳトランジスタＴＰ３と、ソースがＮチャネルＭＯ
ＳトランジスタＴＮ１のソースに、ドレインが昇圧電圧
供給線１７に接続されるＰチャネルＭＯＳトランジスタ
ＴＰ２とをさらに備える点で相違する。
に係る半導体記憶装置は、上記実施の形態３に係る半導
体記憶装置と同様な構成を有するが、アウトプットイネ
ーブル端子１４にそのドレインが接続されるＰチャネル
ＭＯＳトランジスタＴＰ３と、ソースがＮチャネルＭＯ
ＳトランジスタＴＮ１のソースに、ドレインが昇圧電圧
供給線１７に接続されるＰチャネルＭＯＳトランジスタ
ＴＰ２とをさらに備える点で相違する。
【００５４】次に、この半導体記憶装置の動作を説明す
る。この半導体記憶装置は、上記ディスターブ加速テス
トモード（本実施の形態４においては、以下「テストモ
ードＡ」と記す。）とともに他のテストモード（以下
「テストモードＢ」と記す。）を有する。
る。この半導体記憶装置は、上記ディスターブ加速テス
トモード（本実施の形態４においては、以下「テストモ
ードＡ」と記す。）とともに他のテストモード（以下
「テストモードＢ」と記す。）を有する。
【００５５】テストモードＢでは、Ｌレベルに活性化さ
れたテストモードイネーブル信号／ＴＥＢがＰチャネル
ＭＯＳトランジスタＴＰ３のゲートに入力し、Ｐチャネ
ルＭＯＳトランジスタＴＰ３はオンされる。そしてこの
モードでは、たとえば、アウトプットイネーブル端子１
４に負の基板電圧Ｖｂｂが供給される。これにより、Ｐ
チャネルＭＯＳトランジスタＴＰ３を介して内部回路へ
基板電圧Ｖｂｂが与えられ、所望のテストが行なわれ
る。
れたテストモードイネーブル信号／ＴＥＢがＰチャネル
ＭＯＳトランジスタＴＰ３のゲートに入力し、Ｐチャネ
ルＭＯＳトランジスタＴＰ３はオンされる。そしてこの
モードでは、たとえば、アウトプットイネーブル端子１
４に負の基板電圧Ｖｂｂが供給される。これにより、Ｐ
チャネルＭＯＳトランジスタＴＰ３を介して内部回路へ
基板電圧Ｖｂｂが与えられ、所望のテストが行なわれ
る。
【００５６】このとき、テストイネーブル信号／ＴＥＡ
は不活性化されており、昇圧回路２７からＮチャネルＭ
ＯＳトランジスタＴＮ１のゲートには０Ｖの電圧が供給
されている。ここで、上記負の基板電圧Ｖｂｂの絶対値
がＮチャネルＭＯＳトランジスタＴＮ１のしきい値電圧
Ｖｔｈより大きければ、ＮチャネルＭＯＳトランジスタ
ＴＮ１のゲート・ソース間の電位差はしきい値電圧Ｖｔ
ｈより大きくなりオンする。しかし、ＰチャネルＭＯＳ
トランジスタＴＰ２のゲートに与えられる不活性なテス
トモードイネーブル信号／ＴＥＡの電位レベルが、昇圧
電源回路１から出力される昇圧電圧ＶｐｐとＰチャネル
ＭＯＳトランジスタＴＰ２のしきい値電圧Ｖｔｈｐの差
より大きければ、ＰチャネルＭＯＳトランジスタＴＰ２
のゲート・ソース間の電位差はしきい値電圧Ｖｔｈｐよ
り小さくなるため、ＰチャネルＭＯＳトランジスタＴＰ
２は継続的にオフし、基板電圧Ｖｂｂが昇圧電圧供給線
１７にリークしてしまうことが回避される。
は不活性化されており、昇圧回路２７からＮチャネルＭ
ＯＳトランジスタＴＮ１のゲートには０Ｖの電圧が供給
されている。ここで、上記負の基板電圧Ｖｂｂの絶対値
がＮチャネルＭＯＳトランジスタＴＮ１のしきい値電圧
Ｖｔｈより大きければ、ＮチャネルＭＯＳトランジスタ
ＴＮ１のゲート・ソース間の電位差はしきい値電圧Ｖｔ
ｈより大きくなりオンする。しかし、ＰチャネルＭＯＳ
トランジスタＴＰ２のゲートに与えられる不活性なテス
トモードイネーブル信号／ＴＥＡの電位レベルが、昇圧
電源回路１から出力される昇圧電圧ＶｐｐとＰチャネル
ＭＯＳトランジスタＴＰ２のしきい値電圧Ｖｔｈｐの差
より大きければ、ＰチャネルＭＯＳトランジスタＴＰ２
のゲート・ソース間の電位差はしきい値電圧Ｖｔｈｐよ
り小さくなるため、ＰチャネルＭＯＳトランジスタＴＰ
２は継続的にオフし、基板電圧Ｖｂｂが昇圧電圧供給線
１７にリークしてしまうことが回避される。
【００５７】一方、テストモードＡでは、不活性なＨレ
ベルのテストモードイネーブル信号／ＴＥＢがＰチャネ
ルＭＯＳトランジスタＴＰ３のゲートに供給されてオフ
する。また、テストモードイネーブル信号／ＴＥＡはＬ
レベルに活性化されることによって、上記実施の形態３
に係る半導体記憶装置と同様な動作を行なう。すなわ
ち、ＮチャネルＭＯＳトランジスタＴＮ１およびＰチャ
ネルＭＯＳトランジスタＴＰ２がともにオンされ、この
ときアウトプットイネーブル端子１４に供給された外部
電圧がこれらのトランジスタを介して昇圧電圧供給線１
７に与えられる。
ベルのテストモードイネーブル信号／ＴＥＢがＰチャネ
ルＭＯＳトランジスタＴＰ３のゲートに供給されてオフ
する。また、テストモードイネーブル信号／ＴＥＡはＬ
レベルに活性化されることによって、上記実施の形態３
に係る半導体記憶装置と同様な動作を行なう。すなわ
ち、ＮチャネルＭＯＳトランジスタＴＮ１およびＰチャ
ネルＭＯＳトランジスタＴＰ２がともにオンされ、この
ときアウトプットイネーブル端子１４に供給された外部
電圧がこれらのトランジスタを介して昇圧電圧供給線１
７に与えられる。
【００５８】［実施の形態５］図９は、本発明の実施の
形態５に係る半導体記憶装置の全体構成を示す図であ
る。
形態５に係る半導体記憶装置の全体構成を示す図であ
る。
【００５９】図９に示されるように、この実施の形態５
に係る半導体記憶装置は、上記実施の形態１に係る半導
体記憶装置と同様な構成を有するが、メモリセルアレイ
３に接続されるノードＥと、ノードＥに接続される降圧
電源部３０と、外部電源ノード３５と、ソースが外部電
源ノード３５に、ドレインがノードＥに接続されるＰチ
ャネルＭＯＳトランジスタＴＰ６とをさらに備えるもの
である。
に係る半導体記憶装置は、上記実施の形態１に係る半導
体記憶装置と同様な構成を有するが、メモリセルアレイ
３に接続されるノードＥと、ノードＥに接続される降圧
電源部３０と、外部電源ノード３５と、ソースが外部電
源ノード３５に、ドレインがノードＥに接続されるＰチ
ャネルＭＯＳトランジスタＴＰ６とをさらに備えるもの
である。
【００６０】そして、降圧電源部３０は、外部電源ノー
ド３１，３３と、ＰチャネルＭＯＳトランジスタＴＰ
４，ＴＰ５と、比較回路２９とを含む。
ド３１，３３と、ＰチャネルＭＯＳトランジスタＴＰ
４，ＴＰ５と、比較回路２９とを含む。
【００６１】次に、この実施の形態５に係る半導体記憶
装置の動作を説明する。通常動作モードでは、不活性な
Ｈレベルのテストモードイネーブル信号／ＴＥがＰチャ
ネルＭＯＳトランジスタＴＰ４，ＴＰ６のゲートに与え
られ、ＰチャネルＭＯＳトランジスタＴＰ４，ＴＰ６は
ともにオフする。そして、内部電源電圧Ｉｎｔ−Ｖｃｃ
の電位が比較回路２９で基準電位ＶＲＥＦと比較され、
その比較結果に応じてＰチャネルＭＯＳトランジスタＴ
Ｐ５がオンされる。これにより、外部電源ノード３３か
ら基準電位ＶＲＥＦを有する内部電源電圧Ｉｎｔ−Ｖｃ
ｃがメモリセルアレイ３に供給される。
装置の動作を説明する。通常動作モードでは、不活性な
Ｈレベルのテストモードイネーブル信号／ＴＥがＰチャ
ネルＭＯＳトランジスタＴＰ４，ＴＰ６のゲートに与え
られ、ＰチャネルＭＯＳトランジスタＴＰ４，ＴＰ６は
ともにオフする。そして、内部電源電圧Ｉｎｔ−Ｖｃｃ
の電位が比較回路２９で基準電位ＶＲＥＦと比較され、
その比較結果に応じてＰチャネルＭＯＳトランジスタＴ
Ｐ５がオンされる。これにより、外部電源ノード３３か
ら基準電位ＶＲＥＦを有する内部電源電圧Ｉｎｔ−Ｖｃ
ｃがメモリセルアレイ３に供給される。
【００６２】一方、ディスターブ加速テストモードで
は、活性化されたＬレベルのテストモードイネーブル信
号／ＴＥがＰチャネルＭＯＳトランジスタＴＰ４のゲー
トに供給されオンし、基準電位ＶＲＥＦが外部電源電圧
Ｅｘｔ−Ｖｃｃの有する電位レベルまで引き上げられ、
降圧電源部３０からは外部電源電圧Ｅｘｔ−Ｖｃｃが出
力される。またさらに、ＰチャネルＭＯＳトランジスタ
ＴＰ６がオンし、外部電源ノード３５から直接、外部電
源電圧Ｅｘｔ−Ｖｃｃがメモリセルアレイ３に供給され
る。
は、活性化されたＬレベルのテストモードイネーブル信
号／ＴＥがＰチャネルＭＯＳトランジスタＴＰ４のゲー
トに供給されオンし、基準電位ＶＲＥＦが外部電源電圧
Ｅｘｔ−Ｖｃｃの有する電位レベルまで引き上げられ、
降圧電源部３０からは外部電源電圧Ｅｘｔ−Ｖｃｃが出
力される。またさらに、ＰチャネルＭＯＳトランジスタ
ＴＰ６がオンし、外部電源ノード３５から直接、外部電
源電圧Ｅｘｔ−Ｖｃｃがメモリセルアレイ３に供給され
る。
【００６３】この実施の形態５に係る半導体記憶装置に
よれば、ディスターブ加速テストモードでは、内部に備
える降圧電源部３０で外部電源電圧Ｅｘｔ−Ｖｃｃを降
圧することなくメモリセルアレイ３に外部電源電圧Ｅｘ
ｔ−Ｖｃｃを供給し、さらに、外部電源電圧Ｅｘｔ−Ｖ
ｃｃを直接メモリセルアレイ３に供給することとするた
め、メモリセルアレイ３の中の各メモリセルのデータの
リークを加速することができ、その結果リードディスタ
ーブテストのテスト時間をさらに短縮することができ
る。
よれば、ディスターブ加速テストモードでは、内部に備
える降圧電源部３０で外部電源電圧Ｅｘｔ−Ｖｃｃを降
圧することなくメモリセルアレイ３に外部電源電圧Ｅｘ
ｔ−Ｖｃｃを供給し、さらに、外部電源電圧Ｅｘｔ−Ｖ
ｃｃを直接メモリセルアレイ３に供給することとするた
め、メモリセルアレイ３の中の各メモリセルのデータの
リークを加速することができ、その結果リードディスタ
ーブテストのテスト時間をさらに短縮することができ
る。
【００６４】なお、本実施の形態においては、上記実施
の形態１に係る半導体記憶装置にさらに降圧電源部３０
と外部電源ノード３５とＰチャネルＭＯＳトランジスタ
ＴＰ６が備えられる半導体記憶装置について説明した
が、上記実施の形態２ないし４の半導体記憶装置にこれ
らの降圧電源部３０と外部電源ノード３５とＰチャネル
ＭＯＳトランジスタＴＰ６をさらに備えるものも同様に
考えられる。
の形態１に係る半導体記憶装置にさらに降圧電源部３０
と外部電源ノード３５とＰチャネルＭＯＳトランジスタ
ＴＰ６が備えられる半導体記憶装置について説明した
が、上記実施の形態２ないし４の半導体記憶装置にこれ
らの降圧電源部３０と外部電源ノード３５とＰチャネル
ＭＯＳトランジスタＴＰ６をさらに備えるものも同様に
考えられる。
【００６５】［実施の形態６］図１０は、本発明の実施
の形態６に係る半導体記憶装置の全体構成を示す図であ
る。
の形態６に係る半導体記憶装置の全体構成を示す図であ
る。
【００６６】この実施の形態６に係る半導体記憶装置
は、上記実施の形態５に係る半導体記憶装置と同様な構
成を有するが、昇圧電源回路１からは昇圧電圧が出力回
路６とワード線駆動回路７へおよび活性化させるビット
線対の選択のために供給される。
は、上記実施の形態５に係る半導体記憶装置と同様な構
成を有するが、昇圧電源回路１からは昇圧電圧が出力回
路６とワード線駆動回路７へおよび活性化させるビット
線対の選択のために供給される。
【００６７】また、ロウアドレスストローブ信号入力端
子４０と、コラムアドレスストローブ信号入力端子４２
と、ライトイネーブル信号入力端子４４と、これらの端
子に入力された信号をバッファリングするバッファ４８
と、バッファ４８に接続されるＷＣＢＲ判定回路５２
と、アドレス信号入力端子４６と、アドレス信号入力端
子４６に入力された信号をバッファリングするバッファ
５０と、ＷＣＢＲ判定回路５２とバッファ５０に接続さ
れるスーパーＶＩＨ判定回路５４とを備える。
子４０と、コラムアドレスストローブ信号入力端子４２
と、ライトイネーブル信号入力端子４４と、これらの端
子に入力された信号をバッファリングするバッファ４８
と、バッファ４８に接続されるＷＣＢＲ判定回路５２
と、アドレス信号入力端子４６と、アドレス信号入力端
子４６に入力された信号をバッファリングするバッファ
５０と、ＷＣＢＲ判定回路５２とバッファ５０に接続さ
れるスーパーＶＩＨ判定回路５４とを備える。
【００６８】ここで、ＷＣＢＲ判定回路５２の構成の一
例が図１１に示され、スーパーＶＩＨ判定回路５４の構
成の一例が図１２に示される。
例が図１１に示され、スーパーＶＩＨ判定回路５４の構
成の一例が図１２に示される。
【００６９】以下に、この実施の形態６に係る半導体記
憶装置の動作を説明する。ＷＣＢＲ判定回路５２に入力
する信号が図１３に示されるようなタイミング、すなわ
ち、／ＲＡＳ信号の立下がり時に、／ＣＡＳおよび／Ｗ
Ｅ信号がＬレベル（以下「ＷＣＢＲタイミング」とも記
す。）であるとき、ＷＣＢＲ判定回路５２からはハイレ
ベルの信号φ４が出力される。
憶装置の動作を説明する。ＷＣＢＲ判定回路５２に入力
する信号が図１３に示されるようなタイミング、すなわ
ち、／ＲＡＳ信号の立下がり時に、／ＣＡＳおよび／Ｗ
Ｅ信号がＬレベル（以下「ＷＣＢＲタイミング」とも記
す。）であるとき、ＷＣＢＲ判定回路５２からはハイレ
ベルの信号φ４が出力される。
【００７０】この信号φ４はスーパーＶＩＨ判定回路５
４に入力され、図１２に示される比較器５４０がイネー
ブルとなる。このときアドレス信号入力端子４６から入
力された外部アドレス信号ｅｘｔ．Ａｄｄ．がレベル変
換されることにより生成されたアドレス信号Ａｄｄ．が
比較器５４０で予め決められたリファレンス電圧と比較
される。そして、アドレス信号Ａｄｄ．の大きさが図１
３（ｄ）に示されるように外部電源電圧以上のレベル
（以下３．３Ｖ系デバイスの場合たとえば４．５Ｖ程度
のＨレベルを言い、「スーパーＶＩＨレベル」とも言
う。）であれば、比較器５４０より活性化されたＬレベ
ルのバーンインテストモード信号／ＴＥＢＩが出力され
る。
４に入力され、図１２に示される比較器５４０がイネー
ブルとなる。このときアドレス信号入力端子４６から入
力された外部アドレス信号ｅｘｔ．Ａｄｄ．がレベル変
換されることにより生成されたアドレス信号Ａｄｄ．が
比較器５４０で予め決められたリファレンス電圧と比較
される。そして、アドレス信号Ａｄｄ．の大きさが図１
３（ｄ）に示されるように外部電源電圧以上のレベル
（以下３．３Ｖ系デバイスの場合たとえば４．５Ｖ程度
のＨレベルを言い、「スーパーＶＩＨレベル」とも言
う。）であれば、比較器５４０より活性化されたＬレベ
ルのバーンインテストモード信号／ＴＥＢＩが出力され
る。
【００７１】このように、外部から入力される信号相互
のある特定のタイミングでバーンインテストモードを設
定することとするため、バーンインテストモード設定の
ための新たな端子を設ける必要がない。
のある特定のタイミングでバーンインテストモードを設
定することとするため、バーンインテストモード設定の
ための新たな端子を設ける必要がない。
【００７２】上記バーンインテストモード信号／ＴＥＢ
ＩはＰチャネルトランジスタＴＰ４およびＴＰ６のゲー
トに与えられ、これによってバーンインテストモードで
外部電源電圧がメモリセルアレイ３に供給されるが、こ
の動作は上記実施の形態５に係る半導体記憶装置の動作
と同様である。
ＩはＰチャネルトランジスタＴＰ４およびＴＰ６のゲー
トに与えられ、これによってバーンインテストモードで
外部電源電圧がメモリセルアレイ３に供給されるが、こ
の動作は上記実施の形態５に係る半導体記憶装置の動作
と同様である。
【００７３】また、本実施の形態に係る半導体記憶装置
において入力端子１３は、具体的にはアウトプットイネ
ーブル信号入力端子とされ、この端子よりバーンインテ
ストモード時に外部から直接外部電圧が昇圧電圧供給線
に与えられる。
において入力端子１３は、具体的にはアウトプットイネ
ーブル信号入力端子とされ、この端子よりバーンインテ
ストモード時に外部から直接外部電圧が昇圧電圧供給線
に与えられる。
【００７４】なお、バーンインテストモード時に、上記
実施の形態２から４と同様に外部から外部電圧を供給す
ることも考えられる。
実施の形態２から４と同様に外部から外部電圧を供給す
ることも考えられる。
【００７５】以上より、実施の形態６に係る半導体記憶
装置によれば、プロセスや温度のばらつきを気にするこ
となく昇圧電源レベルの電圧でバーンインテストを行な
うことができる。
装置によれば、プロセスや温度のばらつきを気にするこ
となく昇圧電源レベルの電圧でバーンインテストを行な
うことができる。
【００７６】［実施の形態７］図１４は、本発明の実施
の形態７に係る半導体記憶装置の全体構成を示す図であ
る。
の形態７に係る半導体記憶装置の全体構成を示す図であ
る。
【００７７】図１４に示されるように、この半導体記憶
装置は上記実施の形態６に係る半導体記憶装置と同様な
構成を有するが、さらにアドレス信号入力端子４７，４
９とアドレス判定回路５６とを備える。
装置は上記実施の形態６に係る半導体記憶装置と同様な
構成を有するが、さらにアドレス信号入力端子４７，４
９とアドレス判定回路５６とを備える。
【００７８】ここで、アドレス判定回路５６の構成は図
１５に示される。本実施の形態に係る半導体記憶装置
は、通常動作モードとバーンインテストモードとリード
ディスターブテストモードとを有するものであり、その
動作を以下に説明する。
１５に示される。本実施の形態に係る半導体記憶装置
は、通常動作モードとバーンインテストモードとリード
ディスターブテストモードとを有するものであり、その
動作を以下に説明する。
【００７９】上記実施の形態６に係る半導体記憶装置の
動作と同様に、ＷＣＢＲ判定回路５２は入力する信号／
ＲＡＳ，／ＣＡＳ，／ＷＥがＷＣＢＲタイミングである
ことを判定したときハイレベルの信号φ４をスーパーＶ
ＩＨ判定回路５４に出力し、そのときスーパーＶＩＨ判
定回路５４は入力するアドレス信号Ａｄｄ．がスーパー
ＶＩＨレベルであれば信号φ５をアドレス判定回路５６
に出力する。
動作と同様に、ＷＣＢＲ判定回路５２は入力する信号／
ＲＡＳ，／ＣＡＳ，／ＷＥがＷＣＢＲタイミングである
ことを判定したときハイレベルの信号φ４をスーパーＶ
ＩＨ判定回路５４に出力し、そのときスーパーＶＩＨ判
定回路５４は入力するアドレス信号Ａｄｄ．がスーパー
ＶＩＨレベルであれば信号φ５をアドレス判定回路５６
に出力する。
【００８０】ここで、アドレス判定回路５６は、アドレ
ス信号入力端子４７，４９に入力する外部アドレス信号
ｅｘｔ．Ａｄｄ．２，ｅｘｔ．Ａｄｄ．３のレベルの組
合せにより、バーンインテストモードに入るためのバー
ンインテストモード信号／ＴＥＢＩまたはリードディス
ターブテストモードに入るためのリードディスターブテ
ストモード信号／ＴＥを選択的に出力する。たとえば、
アドレス判定回路５６は、図１６に示されるように信号
／ＲＡＳの立下がり時にアドレス信号Ａｄｄ．１がスー
パーＶＩＨレベルで、アドレス信号Ａｄｄ．２とアドレ
ス信号Ａｄｄ．３が共にＨレベルのときはバーンインテ
ストモード信号／ＴＥＢＩを、アドレス信号Ａｄｄ．１
がスーパーＶＩＨレベルで、アドレス信号Ａｄｄ．２と
アドレス信号Ａｄｄ．３が共にＬレベルのときはリード
ディスターブテストモード信号／ＴＥを出力する。
ス信号入力端子４７，４９に入力する外部アドレス信号
ｅｘｔ．Ａｄｄ．２，ｅｘｔ．Ａｄｄ．３のレベルの組
合せにより、バーンインテストモードに入るためのバー
ンインテストモード信号／ＴＥＢＩまたはリードディス
ターブテストモードに入るためのリードディスターブテ
ストモード信号／ＴＥを選択的に出力する。たとえば、
アドレス判定回路５６は、図１６に示されるように信号
／ＲＡＳの立下がり時にアドレス信号Ａｄｄ．１がスー
パーＶＩＨレベルで、アドレス信号Ａｄｄ．２とアドレ
ス信号Ａｄｄ．３が共にＨレベルのときはバーンインテ
ストモード信号／ＴＥＢＩを、アドレス信号Ａｄｄ．１
がスーパーＶＩＨレベルで、アドレス信号Ａｄｄ．２と
アドレス信号Ａｄｄ．３が共にＬレベルのときはリード
ディスターブテストモード信号／ＴＥを出力する。
【００８１】そして、活性化されたＬレベルのバーンイ
ンテストモード信号／ＴＥＢＩまたはリードディスター
ブテストモード信号／ＴＥがＰチャネルＭＯＳトランジ
スタＴＰ４とＴＰ６のゲートにそれぞれ供給され、両テ
ストモードにおいて外部電源ノード３３，３５から外部
電源電圧Ｅｘｔ−Ｖｃｃがメモリセルアレイ３に直接与
えられる。
ンテストモード信号／ＴＥＢＩまたはリードディスター
ブテストモード信号／ＴＥがＰチャネルＭＯＳトランジ
スタＴＰ４とＴＰ６のゲートにそれぞれ供給され、両テ
ストモードにおいて外部電源ノード３３，３５から外部
電源電圧Ｅｘｔ−Ｖｃｃがメモリセルアレイ３に直接与
えられる。
【００８２】また、バーンインテストモードとリードデ
ィスターブテストモードにおいては、それぞれのモード
において必要な電圧がアウトプットイネーブル信号入力
端子１３より供給される。
ィスターブテストモードにおいては、それぞれのモード
において必要な電圧がアウトプットイネーブル信号入力
端子１３より供給される。
【００８３】以上の実施の形態７に係る半導体記憶装置
によれば、簡単なタイミング設定で２種類のテストモー
ドを簡単に使い分けることができる。
によれば、簡単なタイミング設定で２種類のテストモー
ドを簡単に使い分けることができる。
【００８４】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、リードディスターブテストのための電源回路を増設
することなく、確実かつ迅速なリードディスターブテス
トを実現することができる。
ば、リードディスターブテストのための電源回路を増設
することなく、確実かつ迅速なリードディスターブテス
トを実現することができる。
【００８５】請求項２および３に係る半導体記憶装置に
よれば、既存の入力端子を利用することによって、上記
請求項１に係る発明の効果を実現できる。
よれば、既存の入力端子を利用することによって、上記
請求項１に係る発明の効果を実現できる。
【００８６】請求項４および５に係る半導体記憶装置に
よれば、リードディスターブテストモード時に入力端子
に供給された外部電圧を下げることなく昇圧電圧供給線
に供給することができる。
よれば、リードディスターブテストモード時に入力端子
に供給された外部電圧を下げることなく昇圧電圧供給線
に供給することができる。
【００８７】請求項６に係る半導体記憶装置によれば、
１つの入力端子をリードディスターブテストモードのみ
ならずその他のテストモードのために利用することがで
きる。
１つの入力端子をリードディスターブテストモードのみ
ならずその他のテストモードのために利用することがで
きる。
【００８８】請求項７に係る半導体記憶装置によれば、
既存の降圧手段を利用して、リードディスターブテスト
をさらに確実かつ迅速に行なうことができる。
既存の降圧手段を利用して、リードディスターブテスト
をさらに確実かつ迅速に行なうことができる。
【００８９】請求項８に係る半導体記憶装置によれば、
プロセスや温度の変動に関係なくストレスを与えること
ができるため、バーンインテストを確実に行なうことが
できる。
プロセスや温度の変動に関係なくストレスを与えること
ができるため、バーンインテストを確実に行なうことが
できる。
【００９０】請求項９に係る半導体記憶装置によれば、
請求項８に係る半導体記憶装置と同様の効果を奏すると
ともに、バーンインテストモードを設定するための新た
な端子を設けることなくバーンインテストモードを設定
することができる。
請求項８に係る半導体記憶装置と同様の効果を奏すると
ともに、バーンインテストモードを設定するための新た
な端子を設けることなくバーンインテストモードを設定
することができる。
【００９１】請求項１０に係る半導体記憶装置によれ
ば、請求項９に係る半導体記憶装置と同様の効果を奏す
るとともに、容易に複数のテストモードを設定できる。
ば、請求項９に係る半導体記憶装置と同様の効果を奏す
るとともに、容易に複数のテストモードを設定できる。
【図１】 本発明の実施の形態１に係る半導体記憶装置
の全体構成を示す図である。
の全体構成を示す図である。
【図２】 図１に示されるワード線駆動回路の具体的回
路構成とコラムデコーダおよびメモリセルアレイを示す
図である。
路構成とコラムデコーダおよびメモリセルアレイを示す
図である。
【図３】 本発明の実施の形態２に係る半導体記憶装置
の全体構成を示す図である。
の全体構成を示す図である。
【図４】 本発明の実施の形態３に係る半導体記憶装置
の全体構成を示す図である。
の全体構成を示す図である。
【図５】 図４に示される昇圧回路の具体的構成を示す
図である。
図である。
【図６】 図５に示されるレベルシフタの具体的構成を
示す回路図である。
示す回路図である。
【図７】 図５に示される昇圧回路の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図８】 本発明の実施の形態４に係る半導体記憶装置
の全体構成を示す図である。
の全体構成を示す図である。
【図９】 本発明の実施の形態５に係る半導体記憶装置
の全体構成を示す図である。
の全体構成を示す図である。
【図１０】 本発明の実施の形態６に係る半導体記憶装
置の全体構成を示す図である。
置の全体構成を示す図である。
【図１１】 図１０に示されるＷＣＢＲ判定回路の構成
を示す回路図である。
を示す回路図である。
【図１２】 図１０に示されるスーパーＶＩＨ判定回路
の構成を示す図である。
の構成を示す図である。
【図１３】 図１０に示される半導体記憶装置の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図１４】 本発明の実施の形態７に係る半導体記憶装
置の全体構成を示す図である。
置の全体構成を示す図である。
【図１５】 図１４に示されるアドレス判定回路の構成
を示す図である。
を示す図である。
【図１６】 図１４に示される半導体記憶装置の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図１７】 従来の半導体記憶装置の全体構成を示す図
である。
である。
【図１８】 通常動作モードとバーンインテストモード
とを有する従来の半導体記憶装置の構成を示す図であ
る。
とを有する従来の半導体記憶装置の構成を示す図であ
る。
１ 昇圧電源回路、４ センスアンプ、６ 出力回路、
７ ワード線駆動回路、１７ 昇圧電圧供給線、１３
入力端子、１５ 外部電源、２３ 出力バッファ、２７
昇圧回路、３０ 降圧電源部、３５ 外部電源ノー
ド、４０ ロウアドレスストローブ信号入力端子、４２
コラムアドレスストローブ信号入力端子、４４ ライ
トイネーブル信号入力端子、４６，４７，４９ アドレ
ス信号入力端子、５２ ＷＣＢＲ判定回路、５４ スー
パーＶＩＨ判定回路、５６ アドレス判定回路、ＷＬ
１，ＷＬ（ｎ／２），ＷＬ（ｎ／２＋１），ＷＬｎ ワ
ード線、ＴＰ１，ＴＰ２，ＴＰ６ ＰチャネルＭＯＳト
ランジスタ、ＴＮ１ ＮチャネルＭＯＳトランジスタ。
７ ワード線駆動回路、１７ 昇圧電圧供給線、１３
入力端子、１５ 外部電源、２３ 出力バッファ、２７
昇圧回路、３０ 降圧電源部、３５ 外部電源ノー
ド、４０ ロウアドレスストローブ信号入力端子、４２
コラムアドレスストローブ信号入力端子、４４ ライ
トイネーブル信号入力端子、４６，４７，４９ アドレ
ス信号入力端子、５２ ＷＣＢＲ判定回路、５４ スー
パーＶＩＨ判定回路、５６ アドレス判定回路、ＷＬ
１，ＷＬ（ｎ／２），ＷＬ（ｎ／２＋１），ＷＬｎ ワ
ード線、ＴＰ１，ＴＰ２，ＴＰ６ ＰチャネルＭＯＳト
ランジスタ、ＴＮ１ ＮチャネルＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山内 忠昭 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (10)
- 【請求項１】 通常動作モードと、リードディスターブ
テストモードとを有する半導体記憶装置であって、 ワード線と、 前記通常動作モードでは行アドレス信号に応答して前記
ワード線を駆動するとともに、前記リードディスターブ
テストモードでは少なくとも２本の前記ワード線を同時
に活性化させるワード線駆動手段と、 昇圧電圧を発生させる昇圧電圧発生手段と、 前記昇圧電圧を前記ワード線駆動手段に供給するために
前記昇圧電圧発生手段と前記ワード線駆動手段とを接続
する昇圧電圧供給線と、 前記昇圧電圧供給線に接続され、前記リードディスター
ブテストモードでは、外部から外部電圧が供給される入
力端子とを備える、半導体記憶装置。 - 【請求項２】 所定の動作を行なう機能回路をさらに備
え、 前記入力端子は、前記通常動作モードでは、前記機能回
路へ制御信号を供給する、請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記入力端子と前記昇圧電圧供給線との
間に接続され、前記リードディスターブテストモードで
は、前記入力端子から前記昇圧電圧供給線に前記外部電
圧を供給する切換手段をさらに備える、請求項２に記載
の半導体記憶装置。 - 【請求項４】 前記切換手段は、ＰチャネルＭＯＳトラ
ンジスタからなる、請求項３に記載の半導体記憶装置。 - 【請求項５】 前記切換手段は、 ソースが前記昇圧電圧供給線に、ドレインが前記入力端
子に接続されるＮチャネルＭＯＳトランジスタと、 前記ＮチャネルＭＯＳトランジスタのゲートに昇圧され
たゲート電圧を供給するゲート電圧供給手段とを含む、
請求項３に記載の半導体記憶装置。 - 【請求項６】 前記切換手段は、ソースが前記Ｎチャネ
ルＭＯＳトランジスタのソースに接続され、ドレインが
前記昇圧電圧供給線に接続されるＰチャネルＭＯＳトラ
ンジスタをさらに含む、請求項５に記載の半導体記憶装
置。 - 【請求項７】 メモリセルアレイと、 前記通常動作モードでは外部電源電圧を降圧して内部電
源電圧を発生させ前記メモリセルアレイに供給するとと
もに、前記リードディスターブテストモードでは、前記
外部電源電圧を前記メモリセルアレイに供給する降圧手
段と、 前記リードディスターブテストモードでだけ、前記外部
電源電圧を前記メモリセルアレイに供給する外部電源電
圧供給手段とをさらに備える、請求項１ないし６のいず
れかに記載の半導体記憶装置。 - 【請求項８】 通常動作モードと、バーンインテストモ
ードとを有する半導体記憶装置であって、 昇圧電圧を発生させる昇圧電圧発生手段と、 前記昇圧電圧が供給される内部回路と、 前記昇圧電圧発生手段と前記内部回路とを接続する昇圧
電圧供給線と、 前記昇圧電圧供給線に接続され、前記バーンインテスト
モードでは、外部から第１の外部電圧が供給される入力
端子と、 前記通常動作モードでは外部電源電圧を降圧して内部電
源電圧を発生させ前記内部回路に供給するとともに、前
記バーンインテストモードでは、前記外部電源電圧を前
記内部回路に供給する降圧手段と、 前記バーンインテストモードでは、前記外部電源電圧を
前記内部回路に供給する外部電源電圧供給手段とを備え
る半導体記憶装置。 - 【請求項９】 外部からロウアドレスストローブ信号を
入力するロウアドレスストローブ信号入力端子と、 外部からコラムアドレスストローブ信号を入力するコラ
ムアドレスストローブ信号入力端子と、 外部からライトイネーブル信号を入力するライトイネー
ブル信号入力端子と、 外部から第１のアドレス信号を入力する第１のアドレス
信号入力端子と、 前記ロウアドレスストローブ信号入力端子に入力される
ロウアドレスストローブ信号が活性化されたとき、前記
コラムアドレスストローブ信号入力端子に入力されるコ
ラムアドレスストローブ信号と前記ライトイネーブル信
号入力端子に入力されるライトイネーブル信号がともに
活性化されているというＷＣＢＲタイミングの発生を判
定するＷＣＢＲ判定手段と、 外部電源電圧を超えるレベルを有する前記第１のアドレ
ス信号が前記第１のアドレス信号入力端子に入力された
か否かを判定するスーパーＶＩＨ判定手段とをさらに備
え、 前記ＷＣＢＲ判定手段で前記ＷＣＢＲタイミングの発生
が検知され、かつ、前記スーパーＶＩＨ判定手段で前記
外部電源電圧を超えるレベルを有する前記第１のアドレ
ス信号が前記第１のアドレス信号入力端子に入力された
と判定されたときに、前記通常動作モードから前記バー
ンインテストモードに切換わる、請求項８に記載の半導
体記憶装置。 - 【請求項１０】 前記半導体記憶装置は、さらに、リー
ドディスターブテストモードを有し、 外部から第２のアドレス信号を入力する第２のアドレス
信号入力端子と、 外部から第３のアドレス信号を入力する第３のアドレス
信号入力端子と、 前記ＷＣＢＲ判定手段で前記ＷＣＢＲタイミングの発生
が検知され、かつ、前記スーパーＶＩＨ判定手段で前記
外部電源電圧を超えるレベルを有する前記第１のアドレ
ス信号が前記第１のアドレス信号入力端子に入力された
と判定されたときに、前記第２のアドレス信号のレベル
と前記第３のアドレス信号のレベルの組合せに応答し
て、前記バーンインテストモードまたは前記リードディ
スターブテストモードを選択するモード判定手段とをさ
らに備え、 前記内部回路は、 メモリセルアレイと、 ワード線と、 前記通常動作モードでは行アドレス信号に応答して前記
ワード線を駆動するとともに、前記リードディスターブ
テストモードでは少なくとも２本の前記ワード線を同時
に活性化させるワード線駆動手段とを含み、 前記リードディスターブテストモードでは、前記入力端
子には外部から第２の外部電圧が供給され、前記メモリ
セルアレイには前記降圧手段および前記外部電源電圧供
給手段より前記外部電源電圧が供給される、請求項９に
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8309483A JPH1050097A (ja) | 1996-05-28 | 1996-11-20 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13360496 | 1996-05-28 | ||
| JP8-133604 | 1996-05-28 | ||
| JP8309483A JPH1050097A (ja) | 1996-05-28 | 1996-11-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050097A true JPH1050097A (ja) | 1998-02-20 |
Family
ID=26467924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8309483A Pending JPH1050097A (ja) | 1996-05-28 | 1996-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050097A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020069860A (ko) * | 2001-02-28 | 2002-09-05 | (주)실리콘세븐 | 외부 전원 전압을 이용한 번인 테스트 구동 회로 |
| JP2002298599A (ja) * | 2001-03-30 | 2002-10-11 | Mitsubishi Electric Corp | 半導体装置 |
| KR100439101B1 (ko) * | 2001-12-24 | 2004-07-05 | 주식회사 하이닉스반도체 | 번인 스트레스 전압 제어 장치 |
| KR100457160B1 (ko) * | 2002-03-25 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 장치 |
| KR100470997B1 (ko) * | 2002-04-26 | 2005-03-10 | 삼성전자주식회사 | 웨이퍼 번인 테스트에 사용하기 적합한 전압 발생기제어방법 및 전압 발생기의 동작제어를 위한 제어회로를갖는 반도체 메모리 장치 |
| JP2009043340A (ja) * | 2007-08-09 | 2009-02-26 | Fujitsu Microelectronics Ltd | 内部電源回路 |
| JP2012190506A (ja) * | 2011-03-10 | 2012-10-04 | Elpida Memory Inc | 半導体装置 |
| JP2023172990A (ja) * | 2022-05-25 | 2023-12-07 | 華邦電子股▲ふん▼有限公司 | ストレステスト回路及び半導体記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| JPH07105698A (ja) * | 1993-10-01 | 1995-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07234265A (ja) * | 1994-02-25 | 1995-09-05 | Toshiba Corp | テスト電位転送回路およびこれを用いた半導体記憶装置 |
| JPH0818012A (ja) * | 1994-06-30 | 1996-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0831197A (ja) * | 1994-07-13 | 1996-02-02 | Hitachi Ltd | ダイナミックランダムアクセスメモリ |
-
1996
- 1996-11-20 JP JP8309483A patent/JPH1050097A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| JPH07105698A (ja) * | 1993-10-01 | 1995-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07234265A (ja) * | 1994-02-25 | 1995-09-05 | Toshiba Corp | テスト電位転送回路およびこれを用いた半導体記憶装置 |
| JPH0818012A (ja) * | 1994-06-30 | 1996-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0831197A (ja) * | 1994-07-13 | 1996-02-02 | Hitachi Ltd | ダイナミックランダムアクセスメモリ |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020069860A (ko) * | 2001-02-28 | 2002-09-05 | (주)실리콘세븐 | 외부 전원 전압을 이용한 번인 테스트 구동 회로 |
| JP2002298599A (ja) * | 2001-03-30 | 2002-10-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP4656747B2 (ja) * | 2001-03-30 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100439101B1 (ko) * | 2001-12-24 | 2004-07-05 | 주식회사 하이닉스반도체 | 번인 스트레스 전압 제어 장치 |
| KR100457160B1 (ko) * | 2002-03-25 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 장치 |
| KR100470997B1 (ko) * | 2002-04-26 | 2005-03-10 | 삼성전자주식회사 | 웨이퍼 번인 테스트에 사용하기 적합한 전압 발생기제어방법 및 전압 발생기의 동작제어를 위한 제어회로를갖는 반도체 메모리 장치 |
| JP2009043340A (ja) * | 2007-08-09 | 2009-02-26 | Fujitsu Microelectronics Ltd | 内部電源回路 |
| JP2012190506A (ja) * | 2011-03-10 | 2012-10-04 | Elpida Memory Inc | 半導体装置 |
| JP2023172990A (ja) * | 2022-05-25 | 2023-12-07 | 華邦電子股▲ふん▼有限公司 | ストレステスト回路及び半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5917766A (en) | Semiconductor memory device that can carry out read disturb testing and burn-in testing reliably | |
| JP2945508B2 (ja) | 半導体装置 | |
| US6317366B1 (en) | Dynamic random access memory | |
| US6754131B2 (en) | Word line driver for negative voltage | |
| US6504783B2 (en) | Semiconductor device having early operation high voltage generator and high voltage supplying method therefor | |
| JPH1186548A (ja) | 半導体記憶装置 | |
| KR100278926B1 (ko) | 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로 및그 방법 | |
| JPH10199944A (ja) | 半導体メモリのウエハバーンインテスト回路 | |
| KR100286913B1 (ko) | 번인 테스트 기능을 갖는 반도체 메모리 장치 | |
| US7580310B2 (en) | Self refresh control device | |
| JPH1050097A (ja) | 半導体記憶装置 | |
| US6683491B2 (en) | Semiconductor integrated circuit | |
| US20080239842A1 (en) | Semiconductor memory device | |
| KR100361658B1 (ko) | 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법 | |
| KR100386950B1 (ko) | 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로 | |
| KR100438237B1 (ko) | 테스트 회로를 갖는 반도체 집적 회로 | |
| US5847595A (en) | Semiconductor device having controllable internal potential generating circuit | |
| JP2001126473A (ja) | ワード線リセット回路を含むメモリ回路及びワード線のリセット方法 | |
| KR100192586B1 (ko) | 반도체 메모리 장치의 전류 센스앰프 | |
| US5166554A (en) | Boot-strapped decoder circuit | |
| JP3135681B2 (ja) | 半導体記憶装置 | |
| JP2920512B2 (ja) | 半導体メモリのセンスアンプ回路 | |
| JP3313081B2 (ja) | 半導体装置 | |
| JP2000030455A (ja) | 半導体記憶装置 | |
| US5578942A (en) | Super VCC detection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061205 |