JPH0831197A - ダイナミックランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】 【目的】誤エントリ防止機能を有し、複数有するテスト
モード間の切り替えを短時間で行える半導体デバイスを
提供する。 【構成】通常モードから、ベンダテストモードにエント
リするには、「スーパＶｃｃ＋ＷＣＢＲサイクル」を行
い、さらに、アドレスキーを入力することが必要である
が、いずれかのモードにエントリしている状態から、他
のモードへのエントリ（切り替える）は、ＷＣＢＲサイ
クルの実行のみで可能となり、スーパＶｃｃの印加は不
要とする手段を設けた構成にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリＩＣに関
し、特に、半導体メモリＩＣのテストモードの切り替え
の容易化のための技術に関する。

【０００２】

【従来の技術】一般に半導体メモリの試験は、テスタと
称される専用試験装置を用いて、試験対象である半導体
メモリに対して、データのリードサイククルやライトサ
イクルを実行し、試験対象であるメモリが正常に動作す
るか否かを調べ、半導体メモリが正常品であるか否かを
判定するものである。

【０００３】さて、従来の技術の説明に先立ち、試験対
象である半導体メモリとして、ＤＲＡＭ（ダイナミック
ランダムアクセスメモリ）の構造と、その主たる動作サ
イクル等について、図面を参照して説明する。

【０００４】図１７に、ＤＲＡＭの構成例を示す。ＤＲ
ＡＭにおける、データの記憶部分は、データ記憶のため
のセル（コンデンサを用いて構成される）を、２次元状
に配置したメモリセルアレイである。このメモリセルに
対するデータの「格納／取り出し」は、行方向アドレス
（「ロウアドレス」と称する）と、列方向アドレス
（「カラムアドレス」と称する）を指定して、所望のメ
モリセルを指定、選択することにより行われる。

【０００５】ＤＲＡＭでは、通常、共通のアドレスピン
を使用して、ロウアドレスとカラムアドレスの各々の指
定を行っている。アドレスピンで示されるアドレスデー
タが、ロウアドレスおよびカラムアドレスのいずれのア
ドレスを示しているかを区別するため、ＲＡＳ（ロウア
ドレスストローブ）信号とＣＡＳ（カラムアドレススト
ローブ）信号が使用される。

【０００６】ＲＡＳ信号の立ち下がり（Ｈｉｇｈ（ハ
イ）レベルからＬｏｗ（ロー）レベルへの遷移）は、ア
ドレスピンの示すアドレスデータがロウアドレスを指定
していることを意味し、ＣＡＳ信号の立ち下がりは、ア
ドレスピンの示すアドレスデータがカラムアドレスを指
定していることを意味する。

【０００７】図１７に示すように、外部から入力される
半導体の動作を制御するための信号として、ＲＡＳ信
号、ＣＡＳ信号ほか、さらに、ＷＥ（ライトエネーブ
ル）信号がある。ＷＥ信号は、その信号がハイレベルの
時は、リード動作を指示し、ローレベルの時は、ライト
を指示するものである。

【０００８】図１９に、メモリセルアレイ周辺のさらに
詳細な構成例を示す。

【０００９】図１９（ａ）に示すように、メモリセルア
レイおよびその周辺回路は、２次元状に配置されたメモ
リセルと、メモリセル間を縦横に接続するワード線とビ
ット線と、ロウアドレスラッチ・デコード回路によるデ
コード結果にしたがって、対応するワード線の電圧をハ
イレベルに駆動するワード線ドライバ４２、ビット線に
接続されメモリセルからビット線上に読み出された電圧
を、増幅するためのセンスアンプ４３、カラムアドレス
ラッチ・デコード回路によるデコード結果にしたがっ
て、対応するビット線の選択を行う選択回路４４を有し
て構成される。なお、後に説明する昇圧回路４１も備え
ている。

【００１０】図１９（ｂ）に、１つのメモリセルの回路
例を示す。各メモリセルは、データを記憶するための微
小な容量であるセル容量（コンデンサ）４５と、このセ
ル容量４５の保持内容を、ビット線上に読み出すための
ゲートスイッチ４６とを有して構成されている。

【００１１】ワード線が、ハイレベルの電圧で駆動され
ると、当該ワード線に接続された各ゲートスイッチ４６
がオンし、対応するセル容量４５の保持内容が、各ビッ
ト線上に読み出されることになる。

【００１２】これにより、ビット線における微小な電圧
変化が現れるため、センスアンプ４３がこの電圧変化を
増幅して、ローレベル電圧あるいはハイレベル電圧とし
て検出する。

【００１３】図１９（ａ）において、ワード線ドライバ
４２に電圧を供給している昇圧回路４１は、ワード線の
駆動電圧を、電源電圧よりも高い電圧にする機能を有す
る回路である。

【００１４】これは、セル容量４５とビット線とを電気
的に接続するための、ゲートスイッチ４６のオン動作に
より、電圧降下が発生しないように、ゲート駆動電圧を
ゲートスイッチ４６のスレッシュホールド分だけ昇圧す
るためのものであり、一般に知られている手段である。

【００１５】図１８に、ＤＲＡＭの通常の動作サイクル
を示す。

【００１６】図１７、図１８、図１９を参照して、これ
らのサイクルについて説明する。

【００１７】ＤＲＡＭのリードサイクルは、まず、ＷＥ
（ライトエネーブル（図に示すようにアクティブローの
信号である）：ライトサイクルを示す信号）を、ハイレ
ベル（不活性）にすることにより実行される。次に、ア
ドレスピン（図１７）に、ロウアドレス（行アドレス）
を与えて、ＲＡＳ信号を立ち下げることにより、ロウア
ドレスを、ロウアドレスラッチ・デコード回路に取り込
ませる。このように、ＲＡＳ信号の立ち下がりにより、
ロウアドレスが内部のロウアドレスラッチ・デコード回
路（図１７）に取り込まれ、アドレスのデコードが開始
すると、このアドレスに該当するワード線が、ワード線
ドライバ（図１９、４２）によって、昇圧回路（図１
９、４１）で昇圧されたハイレベルの電圧になるように
駆動される。

【００１８】このハイレベルの電圧になるように駆動さ
れたワード線に接続されている、ゲートスイッチ（図１
９、４６）の各々がオンになり、対応するセル容量４５
の電荷が、対応するビット線に出力されることになる。
つづいて、センスアンプ（図１９、４３）の動作が開始
し、ビット線における微小な電圧変化を増幅し、ビット
線の電圧を、ハイレベルあるいはローレベルに確定す
る。

【００１９】そしてさらに、アドレスピン（図１７）
に、カラムアドレス（列アドレス）を与え、ＣＡＳ信号
を立ち下げることにより、カラムアドレスをカラムアド
レスラッチ・デコード回路に取り込ませる。カラムアド
レスラッチ・デコード回路によるデコード結果に従い、
選択回路（図１９、４４）が、対応するビット線のセン
スアンプ４３を選択し、データ入出力バッファ（図１
７）を介して、データＩ／Ｏピン（図１７）を介して、
データを出力する。

【００２０】次に、ＤＲＡＭのライトサイクルは、ＷＥ
（ライトエネーブル）をＬｏｗレベル（活性）にするこ
とにより実行される。データＩ／Ｏピンに、ライトする
データを与える。

【００２１】以下、アドレスピンに、ロウアドレスを与
えて、ＲＡＳ信号を立ち下げ、つづいて、カラムアドレ
スを与えて、ＣＡＳを立ち下げることは、ライトサイク
ルと同様である。

【００２２】このときのＤＲＡＭ内部の動作は、基本的
にライトサイクルと同様であるが、カラムアドレスで指
定されたビット線には、データＩ／Ｏピンに与えられて
いるライトデータが印加されて、ゲートスイッチによっ
て接続されたセル容量に、データが書き込まれる点が異
なる。

【００２３】このように、ＤＲＡＭの動作サイクルは、
ＲＡＳ、ＣＡＳ、ＷＥの３つの信号の動作パターンによ
り区別される。通常のリード、ライトサイクルでは、Ｒ
ＡＳ信号が、最初に立ち下がり、つづいて、ＣＡＳ信号
が立ち下がるという順番で信号が変化するが、リフレッ
シュサイクルでは、この順序が変わったものとなる。

【００２４】図８（ａ）に示すサイクルは、まず最初に
ＣＡＳ信号が立ち下がり、つづいて、ＲＡＳ信号が立ち
下がっている。このサイクルは、通常、ＣＢＲ（ＣＡＳ
ビフォアＲＡＳ）サイクルと称され、これによりリフレ
ッシュサイクルの実行を、ＤＲＡＭに指示している。

【００２５】なお、ＣＢＲサイクルでは、ＷＥ信号を不
活性（ハイレベル）にしておくことになっている。これ
に対し、図８（ｂ）に示すように、ＷＥを活性（ローレ
ベル）にしたまま、ＲＡＳ信号に先立ち、ＣＡＳ信号を
立ち下げる状態を、ＷＣＢＲサイクルと称するが、通常
このサイクルは、使用されない。

【００２６】また、図９に示すサイクルは、ＲＡＳ信号
を立ち下げた後、ＣＡＳ信号を立ち下げることなく、Ｒ
ＡＳ信号を元に戻すサイクルであり、ＲＡＳオンリサイ
クルと称されているリフレッシュサイクルである。

【００２７】なお、ＲＡＳピン、ＣＡＳピン、およびＷ
Ｅピンに与えられた信号から、上述のような、ＲＡＳ信
号（ロウ制御信号）、ＣＡＳ信号（カラム制御信号）、
およびＷＥ（バッファ制御信号）を生成するのは、図１
７に示すように、制御回路が行う。

【００２８】以上、ＤＲＡＭの一般的な回路構成および
動作サイクルについて説明したので、本発明の対象であ
る、ＤＲＡＭの試験支援機能についての従来技術を、以
下に説明する。

【００２９】さて、半導体メモリの試験時間は、試験対
象である半導体メモリの大容量化に伴って、指数関数的
に長くなってきているため、１Ｍビット以上の容量を有
するＤＲＡＭにおいては、メモリの試験を支援する機能
が内蔵されるようになってきた。

【００３０】この試験支援機能の代表的なものとして、
並列ビット試験機能がある。この機能を選択すると、一
回のリードサイクルで、複数のビットの内容が、ＤＲＡ
Ｍチップ内部で、並列に読み出され、これら複数のビッ
トのデータ間の、一致／不一致を、内部のハードウェア
で判定し、その判定結果が、所定のデータピンに出力さ
れる。

【００３１】例えば、図１５に示すように、内部で４ビ
ットの並列比較を行う、この機能を選択すれば、「４Ｍ
× １（ビット）」の記憶容量を有するＤＲＡＭでは、
その「１／４」のアドレス深さである、１Ｍの記憶容量
を有するＤＲＡＭとして試験をすることができ、試験時
間を、大幅に短縮することができる。

【００３２】このような試験支援機能は、例えば、デバ
イスメーカにおいて、メモリの出荷選別試験時に利用す
るものであり、一般ユーザが、通常のメモリとして動作
させる場合には、利用することがない。そのため、この
ような試験支援機能（以下、「テストモード」と称す
る）は、一般ユーザが誤って起動することがないよう
に、通常のメモリ動作を使用する場合には有りえないサ
イクルを指定することによって、起動されるようになっ
ている。

【００３３】上述したように、テストモードは、本来デ
バイスメーカにおける試験コストの低減のために設けら
れたものであるが、上述の並列ビット試験機能等は、メ
モリを、ユーザが開発したシステム等に組み込んだ後、
前記システムの故障診断等に利用できれば、ユーザにと
っても有益なものとなる。

【００３４】そこで、テストモードのうちでも、ユーザ
に有効なものは、各メーカの合意のもと、「標準公開テ
ストモード」として、一般ユーザに開放されている。こ
のような「標準公開テストモード」は、メモリをシステ
ムに組み込んだ後も起動可能な範囲で、しかもメモリの
通常動作では、誤って起動することがないように、一般
に、ＷＣＢＲ（ライトエネーブルピンＷＥを活性化しな
がら、ＣＡＳビフォアＲＡＳを行う）サイクルで、起動
するようになっている。

【００３５】これに対し、各デバイスメーカが、独自に
メモリに組み込み、ユーザに公開しないテストモードも
存在し、このテストモードを、前記「標準公開テストモ
ード」に対して、「ベンダテストモード」と称してい
る。

【００３６】「ベンダテストモード」は、非公開という
性格から、図２に示す、複雑な起動（以下、「エント
リ」と呼ぶ）条件が採用され、ユーザによる誤エントリ
を防止している。

【００３７】すなわち、図２に示すように、複雑な起動
条件を満足したときのみ、ノーマルモード（通常の使用
モード）から、ベンダテストモードにエントリできる。
すなわち、モード１、モード２、およびモード３のいず
れかエントリできることになる。なお、各モードに対応
して、試験機能が存在し、例えば、モード１は、前記並
列ビット試験機能に対応するモードである。

【００３８】また、ベンダテストモードからノーマルモ
ードへの遷移は、例えば、前述の、ＣＢＲサイクルや、
ＲＡＳオンリサイクルによって、行われる。

【００３９】ところで、前記複雑な起動条件の一例につ
いて述べる。

【００４０】「ベンダテストモード」にエントリするに
は、予め定めた特定のピン（例えばアドレスの最上位ピ
ン等）に、スーパＶｃｃ（電源電圧よりも高い電圧）を
印加した状態で、ＷＣＢＲサイクルを実行しなければな
らない。このように、「ベンダテストモード」へのエン
トリ条件の１つに、特定ピンに対するスーパＶｃｃの印
加を加えることにより、ユーザが開発したシステム等に
メモリＩＣを組み込んだ状態からの、ベンダテストモー
ドへのエントリを不可能にしている。なお、図中の、ア
ドレスキーは、存在するモードのうち、いずれのモード
にエントリするかを決定するために、アドレスピンに与
えるデータであり、予め定めておく。図２の例では、モ
ード１、モード２、およびモード３を区別するために、
最低２ビットのアドレスデータが存在すれば良い。

【００４１】

【発明が解決しようとする課題】発明が解決する課題を
説明する前に、再度、ベンダテストモードへの動作モー
ドの遷移図である図２を参照して、従来のベンダテスト
モードへのエントリ方法について説明しておく。図２
中、左側に、通常のメモリの動作モードであるノーマル
モードを示し、右側に、ベンダテストモードを示してい
る。通常は、ノーマルモードでメモリが使用されるが、
この状態から、ベンダテストモードにエントリするため
には、誤ったエントリを防止するために設けられた、エ
ントリ条件を満足する必要がある。この条件を満足した
とき、図２で示した太線の障壁を通りぬけ、動作モード
の遷移が可能となる。

【００４２】前記エントリ条件を満足するためには、図
示するように、予め定めた特定ピンへ、スーパＶｃｃを
印加しながら、ＷＣＢＲサイクルを実行し、アドレスピ
ンには、予め定めた特定のアドレス（アドレスキー）を
与えることが必要である。

【００４３】このアドレスキーは、複数のベンダテスト
モード（図２では、一例として、モード１、モード２、
モード３の３つモードが存在する）のうち、いずれのモ
ードにエントリするのかを指定するために用いられる。
また、ベンダテストモードにエントリしているとき、前
述のＣＢＲサイクル、あるいは、ＲＡＳオンリサイクル
を実行することにより、ベンダテストモードがリセット
され、ノーマルモードに戻ることができる。このよう
に、通常、ベンダテストモードへエントリするには、特
定アドレスキーを指定して、ＷＣＢＲのサイクルを実行
することを、特定ピンにスーパＶｃｃ（電源電圧よりも
高い電圧）を印加した状態で行うことが必要がある。

【００４４】これは、上述したように、ユーザによる誤
エントリ防止に有効であるが、試験時にベンダテストモ
ードを利用する場合、デバイスの通常動作サイクルに比
べてテストモードへのエントリに長大な時間を要し、試
験時間が長くなってしまうという問題がある。これは、
ベンダテストモードにエントリする際に、特定ピンへス
ーパＶｃｃを印加する試験装置側での電圧レベルの切り
替えを必要とし、この電圧レベルの変更に、長時間を要
するからである。なお、試験時間の長時間化は、メモリ
容量の飛躍的な増大とともに、一層進み、大きな問題と
なっている。

【００４５】以下、図３から図５を参照して、この問題
について詳細に説明する。

【００４６】図３に、ベンダテストモードを利用したメ
モリテストの一般的な手順を示す。

【００４７】ここで、問題となるのは、ベンダテストモ
ードにエントリするための手間（試験のための時間）で
あり、ベンダテストモードの内容自体は、本質的な問題
ではない。したがって、ここでは単に、ベンダテストモ
ードによる「特殊テスト」として示しており、その内容
については特に説明しないことにする。

【００４８】さて、図３に示すテストは、まず、試験対
象であるメモリのアドレス「０」から、最大アドレスま
でに、データ「０」をライトして、全メモリセルを初期
化している。

【００４９】続いて、アドレス「０」から最大アドレス
までを順次着目して、各々着目したアドレスに対して、
初期化データの反転データ（データ「０」の反転データ
は「１」である）をライトしたのち、テストモードで
「特殊テスト」を実施し、ノーマルモードで通常テスト
を実施する。

【００５０】これで初期化データ「０」を用いたテスト
がすべて終了する。そして、再度、初期化データとし
て、データ「１」を用いて同じテストを行い、全テスト
を終了する。

【００５１】すなわち、このテストは、まず、初期化デ
ータ「０」に対して、その反転データ「１」を用いてテ
ストを行い、次に、初期化データ「１」に対して、その
反転データ「０」を用いたテストを再度行うものであ
る。

【００５２】図３のフローチャートにしたがって、上記
テストについて詳しく説明する。

【００５３】まず、図３のステップ１で、テストデータ
を０とする。これは、初期化データとして、「０」を用
いるためである。

【００５４】ステップ２からステップ５までの処理は、
テストの準備のため、全アドレスに、テストデータ
（「０」）をライトして、全メモリセルの初期化を行っ
ている。

【００５５】ステップ６からステップ１３までの処理
が、テスト本体の処理であり、アドレス０から最大アド
レスまでを、順次着目アドレスとしながらテストを行
う。

【００５６】まず、ステップ６において、着目アドレス
を「０」とし、この着目アドレスについて、ステップ７
からステップ１１までのテストを実行し、ステップ１２
では、着目アドレスの更新（着目アドレスを１だけ大き
くする）を行い、最後にステップ１３におけるステップ
７へのブランチにより、全てのアドレスについてテスト
が実行されることになる。

【００５７】このように、着目アドレスを順次変更しな
がら、テストを実行していく。

【００５８】まず、ステップ７において、着目アドレス
に、初期化データの反転データをライトして、着目アド
レスの内容と、その他のアドレスの内容とを反転関係
（反転関係：「０」に対しては「１」、「１」に対して
は「０」となる関係）にしておく。

【００５９】ここで、ステップ８において、ベンダテス
トモードにエントリして、ステップ９において、ある特
殊テストを実施する。この特殊テストの内容としては、
例えば、内部のワード線駆動電圧を強制的に低下させ、
動作マージンの無い状態でリード・ライトを行い、メモ
リとしてのデータの保持記憶機能が保証されているかを
検証すること等が挙げられる。

【００６０】そして、ステップ１０で、ベンダテストモ
ードから抜け出して、ステップ１１で通常動作モードで
のテストを行う。

【００６１】ステップ１２では、着目アドレスの示すデ
ータを、前記反転データから、元の初期化データ（テス
トデータ）へと戻した後、着目アドレスの内容をインク
リメントして、着目アドレスを更新する。さらに、ステ
ップ１３では、アドレスの最大値である最大アドレス
（ＭＡＸアドレス）に対するテストが終了するまで、ス
テップ７に戻って、上述のテストを継続する。なお、ス
テップ１５では、初期化データ１に対する処理のため初
回のみ、ステップ２にブランチする。

【００６２】以上が、ベンダテストモードを利用した試
験の一般的な手順である。

【００６３】ところで、ここに示したテスト例では、着
目アドレスを更新する度に、ベンダテストモードへのエ
ントリを行う必要がある。したがって、アドレス深さｎ
ワードのメモリ（アドレス０からアドレスｎ−１までを
有するメモリ）を試験対象とした場合、各ステップの処
理が実行される回数は、ステップ１は、テスト開始時に
実行されるだけであるから１回、ステップ２は、初期化
データ「０」の時と、初期化データ「１」の時の各々の
始めに実行されるので、合計２回、ステップ３から５
は、２種類の初期化データ（０、１）の各々について、
全アドレス分だけ繰り返されるため、各々２ｎ回、ステ
ップ６は、２回、ステップ７から１３は、各々２ｎ回、
ステップ１４および１５は、各々２回ずつ実行されるこ
とになる。

【００６４】通常の容量のメモリの場合、ベンダテスト
モードへのエントリを行うステップであるステップ８
は、全体の実行ステップ数の、１割程度を占める。しか
しながら、ステップ８は、実行回数の上では１割程度で
あるものの、他のステップの実行時間（１００（ｎｓ）
から２００（ｎｓ）程度）に比べ、実行時間が長大な時
間（１０（ｍｓ）のオーダー）を要するため、実際の試
験時間のほとんどを占めることになっていた。このよう
に、ベンダテストモードのエントリに時間がかかる理由
を、メモリを試験するためのテスタにおける動作を説明
しながら述べる。

【００６５】以下、テスタの構成図である図１４と、テ
スタの動作フローチャートである図４を参照して、試験
対象となるメモリのテストモードへのエントリ制御時
に、テスタがどのような動作を行っているか説明する。

【００６６】図１４は、メモリの試験に使用されるテス
タの概略構成を示している。テスタは、試験対象である
メモリに与える印加波形の生成や、試験対象メモリから
の応答波形の判定を行う機能を有するテスタ本体（計測
部）と、これを制御する処理手段であるテスタＣＰＵと
を有して構成される。

【００６７】テスタ本体は、さらに、試験波形の立ち上
がり／立ち下がりタイミングや応答波形を判定するタイ
ミングを発生する試験タイミング発生器と、試験に用い
るアドレス、データ、制御信号（前記ＷＥ信号等）を発
生する試験パターン発生器と、試験対象メモリに与える
印加電圧をハイレベル電圧あるいはローレベル電圧に設
定する機能、および、試験対象メモリからの応答波形の
正常性を判定する閾値電圧を設定する機能を有する電圧
設定器と、これらの機器により発生した、所定の試験パ
ターン信号（アドレス、データ・制御信号等）を、所定
のタイミングで、所定の電圧レベルで試験対象メモリに
印加する波形を生成したり（「波形生成器」が行う）、
試験対象メモリからの応答波形を、所定の閾値電圧と比
較して、論理データに変換して、所定のタイミングで、
所定の期待値データと比較（「波形判定器」が行う）す
る機能を有するピンエレクトロニクスを有して構成され
る。

【００６８】上述の各タイミング、パターン、電圧レベ
ル等は、テスタＣＰＵが、テスタ本体の設定レジスタ
（図示せず）に、データを書き込むことにより設定され
る。また、操作者は、テスタＣＰＵが、テスタ本体の設
定レジスタに、所望のデータを書き込むように、テスタ
ＣＰＵを動かすプログラムを作成する。

【００６９】図４では、上述のようなテスタを使用し
て、図３に示したステップ８におけるベンダテストモー
ドへのエントリ制御時の処理の流れを詳細に示してい
る。

【００７０】図４において時間は、図の上から下方向へ
と経過するものとする。

【００７１】まず、図に示すように、テスタ本体は、ノ
ーマルモードの試験対象メモリに対して、リードあるい
はライト（図３に示したステップ７では、ライト）の動
作を行っているものとする。次に、試験対象メモリをベ
ンダテストモードにエントリさせるため、テスタ本体
（計測部）は、試験動作を一時停止し、テスタＣＰＵに
割り込みをかける。

【００７２】テスタＣＰＵは、割り込み原因を判定し
て、対応する処理を行うハンドラルーチンを起動して、
テスタ本体（計測部）のピンエレクトロニクス（試験対
象メモリに印加する波形を実際に生成するハードウェア
部分）のＤＣレベル（直流電圧レベル）の変更を、電圧
設定器に指示して、試験対象メモリの特定ピン（例え
ば、アドレスの最上位ピン等）に、スーパＶｃｃが印加
できるようにする。ここで、テスタＣＰＵは、予め決め
られた所定時間、待ち状態となり、変更した電圧レベル
が安定するまで動作を行うことを待つ。そして、レベル
の安定後、テスタＣＰＵは、テスタ本体（計測部）に試
験動作の再開を指示する。

【００７３】テスタ本体は、試験対象メモリに対して、
スーパＶｃｃを印加しながら、ＷＣＢＲサイクルを実行
する。これによって、試験対象メモリは、ベンダテスト
モードにエントリすることになる。ここで、テスタ本体
は、ピンエレクトニクスのＤＣレベルを元に戻すため、
再度、動作を一時停止し、さらに、テスタＣＰＵに割り
込みをかける。

【００７４】テスタＣＰＵは、割り込みハンドラルーチ
ンを起動して、ピンエレクトロニクスのＤＣレベルを元
に戻し、レベルが安定するのを待った後、テスタ本体に
対し、動作の再開を指示する。

【００７５】テスタ本体は、テストモードにエントリし
た試験対象メモリに対して、特殊テスト（図３のステッ
プ９）を実施する。このように、スーパＶｃｃの印加動
作は、テスタ本体の一時停止、テスタＣＰＵへの割り込
み、ＤＣレベルの変更およびＤＣレベルが安定するまで
の待ち、等の動作を含むため、試験対象メモリの、通常
の動作サイクルに比べて、極めて長い時間を要する動作
となる。

【００７６】図５に、これらのサイクルの動作時間を比
較して示す。

【００７７】図５（ａ）は、通常の動作サイクルを示し
ており、時間は、図中、左から右へと経過する。図５
（ａ）に示す、１つの区切りが、１つの動作サイクルを
示しており、通常モードでの試験は、図に示すように、
例えば１２０（ｎｓ）毎に、動作サイクルが次々と連続
する。

【００７８】図３において、テストモードのエントリを
行うステップ８を除けば、他のステップにおける処理
は、試験対象メモリの動作サイクル時間程度の時間で実
行が可能である。ＤＲＡＭを例にとれば、この動作サイ
クルは、図５（ａ）に示したように、１２０（ｎｓ）程
度が、一般的である。また、図５（ｂ）は、テストモー
ドへのエントリを含むサイクルを示しており、（ａ）と
同様に１つの区切りが、１つの動作サイクルを示してお
り、時間は、図中、左から右へと経過する。通常モード
では、１２０（ｎｓ）で、ライト動作等の実行が可能で
あるが、モード切り替え（エントリ）時には、図４で説
明した処理が必要なため、例えば、１０（ｍｓ）の時間
を要して、特定ピンへの印加波形の電圧レベルを、スー
パＶｃｃレベルに変更し、１２０（ｎｓ）のＷＣＢＲサ
イクル実行後、再度、１０（ｍｓ）の時間を要して、印
加波形の電圧レベルを、正常レベルに戻している。

【００７９】このように、ベンダテストモードへのエン
トリは、図３に示した一般的なテスト手順において、実
行回数上は、全試験ステップの１割程度であるものの、
全試験の実行時間のほとんどを占めていることになる。
すなわち、ベンダテストモードへのエントリのために、
試験時間が、本来の試験時間の１０００倍以上に長大化
することがあるという問題が存在している。

【００８０】したがって、試験時に繰り返してモードの
切り替えを行う場合は、「特定ピンにスーパＶｃｃを印
加すること」という条件を、ベンダテストモードのエン
トリ条件から除くことができれば、試験時間は、大幅に
短縮することが可能であるが、これでは「標準公開テス
トモード」と同様になり、非公開のテストモードにユー
ザがエントリしてしまう可能性がでてくる。

【００８１】そこで、本発明の目的は、ベンダテストモ
ードにユーザが誤って誤エントリすることがないように
しながら、繰り返して何回もモードの切り替えを行うよ
うな試験を行っても、試験時間を長大化することのない
手段を提供することにある。

【００８２】

【課題を解決するための手段】上記課題を解決するため
に、以下の手段が考えられる。

【００８３】すなわち、マトリクス状にメモリセルが配
列されたダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）において、メモリアドレスを特定する信号を受け付
ける複数のアドレスピンと、ＤＲＡＭに読み書きするデ
ータを受け付ける複数のデータピンと、データのメモリ
への書き込みを可能とするために、第１のデジタル信号
を受け付けるライトイネーブル（ＷＥ）ピンと、前記ア
ドレスピンに与えられた信号を、マトリクス状に配列さ
れたメモリセルの行方向の位置を指定する信号として読
み込むことを可能とするための、第２のデジタル信号を
受け付けるローアドレスストローブ（Row Adress storo
be:ＲＡＳ）ピンと、前記アドレスピンに与えられた信
号を、マトリクス状に配列されたメモリセルの列方向の
位置を指定する信号として読み込むことを可能とするた
めの、第３のデジタル信号を受け付けるカラムアドレス
ストローブ（Column Adress storobe:ＣＡＳ）ピンと、
ＤＲＡＭ外部からのＤＲＡＭに対する複数種類のテスト
を実行するために、ＤＲＡＭ内部の状態を、テストの種
類に応じて予め定められている、所定の状態にするテス
ト回路と、第１の所定の条件を満足するとき、複数存在
するテストモードのうち、アドレスピンに与えられる信
号のパターンに対して予め対応付けられているテストモ
ードにエントリし、当該テストモードに対応付けられて
いる、ＤＲＡＭ外部からのＤＲＡＭに対するテストの実
行を可能とするため、テスト回路を起動し、一旦、第１
の所定の条件を満足した場合で、さらに、第２の所定の
条件を満足するとき、現在エントリしているテストモー
ドから、アドレスピンに与えられる信号のパターンに対
して予め対応付けられているテストモードにエントリ
し、当該テストモードに対応付けられているＤＲＡＭ外
部からのＤＲＡＭに対する新たなテストの実行を可能と
するため前記テスト回路を起動するテストモード回路と
を備えた構成にする。

【００８４】そして、該テストモード回路を、前記ＷＥ
ピンに前記第１のデジタル信号が与えられた状態で、前
記ＣＡＳピンに前記第３のデジタル信号が与えられた後
に、前記ＲＡＳピンに前記第２のデジタル信号が与えら
れた場合であって、前記アドレスピンおよびデータピン
のいずれかのピンのうち予め特定されているピンに、所
定値以上の電圧（スーパーＶｃｃ電圧）が印加された場
合に、前記第１の所定の条件を満足したと判断し、アド
レスピンに与えられる信号のパターンに応じたテストモ
ードにエントリする第１エントリー部と、前記ＷＥピン
に前記第１のデジタル信号が与えられた状態で、前記Ｃ
ＡＳピンに前記第３のデジタル信号が与えられた後に、
前記ＲＡＳピンに前記第２のデジタル信号が与えられた
場合、前記第２の所定の条件を満足したと判断し、アド
レスピンに与えられる信号のパターンに応じたテストモ
ードにエントリする第２エントリー部とを備えた構成に
する。

【００８５】また、他の態様も考えられる。

【００８６】すなわち、マトリクス状にメモリセルが配
列されたダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）において、メモリアドレスを特定する信号を受け付
ける複数のアドレスピンと、ＤＲＡＭに読み書きするデ
ータを受け付ける複数のデータピンと、データのメモリ
への書き込みを可能とするために、第１のデジタル信号
を受け付けるライトイネーブル（ＷＥ）ピンと、前記ア
ドレスピンに与えられた信号を、マトリクス状に配列さ
れたメモリセルの行方向の位置を指定する信号として読
み込むことを可能とするための、第２の所定のデジタル
信号を受け付けるローアドレスストローブ（Row Adress
strobe:ＲＡＳ）ピンと、前記アドレスピンに与えられ
た信号を、マトリクス状に配列されたメモリセルの列方
向の位置を指定する信号として読み込むことを可能とす
るための、第３の所定のデジタル信号を受け付けるカラ
ムアドレスストローブ（Column Adress storobe:ＣＡ
Ｓ）ピンと、ＤＲＡＭ外部からのＤＲＡＭに対する複数
種類のテストを実行するために、ＤＲＡＭ内部の状態
を、テストの種類に応じて予め定められている、所定の
状態にするテスト回路と、第１の所定の条件を満足する
とき、テストモードを複数備えるモードであるサブベー
スモードにエントリし、さらに、第２の所定の条件を満
足するとき、サブベースモードを構成する一つのテスト
モードであって、アドレスピンに与えられる信号のパタ
ーンに対して予め対応付けられているテストモードにエ
ントリし、当該テストモードに対応付けられているＤＲ
ＡＭ外部からのＤＲＡＭに対するテストの実行を可能と
する前記テスト回路を起動するテストモード回路とを備
えた構成にする。

【００８７】そして、該テストモード回路を、前記ＷＥ
ピン、前記第１のデジタル信号が与えられた状態で、前
記ＣＡＳピンに前記第３のデジタル信号が与えられた後
に、前記ＲＡＳピンに前記第２のデジタル信号が与えら
れた場合であって、前記アドレスピンおよびデータピン
のいずれかのピンであって予め特定されているピンに、
所定値以上の電圧（スーパーＶｃｃ電圧）が印加され、
さらに、アドレスピンに与えられる信号のパターンが、
予め定めたアドレスピンに与えられる信号パターンと一
致した場合、前記第１の所定の条件を満足したと判断
し、サブベースモードにエントリする第１エントリー部
と、前記ＷＥピンに前記第１のデジタル信号が与えられ
た状態で、前記ＣＡＳピンに前記第３のデジタル信号が
与えられた後に、前記ＲＡＳピンに前記第２のデジタル
信号が与えられた場合、前記第２の所定の条件を満足し
たと判断し、アドレスピンに与えられる信号のパターン
に応じたテストモードにエントリする第２エントリー部
とを備えた構成にする。

【００８８】

【作用】本発明では、上述の課題解決を図るため、ベン
ダテストモード間の切り替え時に限り、スーパＶｃｃの
印加を不要とする手段を設ける。すなわち、通常モード
から、ベンダテストモードにエントリするには、従来の
ような、「スーパＶｃｃ＋ＷＣＢＲサイクル」を行い、
さらに、アドレスキーを入力することが必要であるが、
いずれかのモードにエントリしている状態から、他のモ
ードへのエントリ（切り替える）は、ＷＣＢＲサイクル
の実行のみで可能となり、スーパＶｃｃの印加は不要と
する。

【００８９】この様子を示したのが、図１（ａ）であ
る。図１（ａ）は、図２の説明と同様に、メモリの動作
モード間の遷移の様子を示している。通常は、ノーマル
モードにあるが、ここからベンダテストモードに属す
る、いずれかのモードにエントリするには、特定ピンへ
スーパＶｃｃを印加し、さらにＷＣＢＲを実行し、アド
レスキーを入力することによってエントリを行う。いず
れかのベンダテストモードにエントリしている状態にあ
るとき、そこから、他のベンダテストモードへの遷移
は、図１（ａ）で示した、太点線の条件（ＷＣＢＲサイ
クル＋アドレスキーによる遷移先モードの指定）を満た
すだけで可能である。

【００９０】また、もう一つの手段は、図１（ｂ）に示
すように、ベンダテストモードを２つのレベルに分割
し、ノーマルモードからベンダテストモードへのエント
リ条件は、従来通りであるが、第１レベルモードから第
２レベルモードへのエントリは、「ＷＣＢＲサイクル＋
アドレスキー」のみで行い、スーパＶｃｃは不要とす
る。

【００９１】これにより、第１レベルのモードおよび第
２レベルのモードのいずれのモードに対しても、一旦
は、スーパＶｃｃを印加し、ＷＣＢＲサイクルの実行に
よって、エントリする必要があるため、従来通り、誤エ
ントリ防止機能を維持することができる。

【００９２】さらに、テストモードの中で、試験時に頻
繁な切り替えが必要となるテストモードは、第２レベル
のモードとし、モードの切り替えは、第１レベルと第２
レベルとの間で行うようにすることで、最初に、第１レ
ベルのモードにエントリする時を除いて、試験時におけ
る頻繁なテストモード切り替え（図３ではステップ８と
ステップ１０に相当する）には、図示するように、スー
パＶｃｃが不要となるため、試験時間が長大化すること
がない。

【００９３】図１（ａ）と（ｂ）における基本的な違い
は、（ａ）では、ベンダテストモードのいずれかのモー
ドにエントリしておれば、モード間の切り替えは任意に
行えるのに対して、（ｂ）では、ベンダテストモード間
の切り替えは、サブベースモードと称する第１レベルモ
ードの特定のモードと、第２レベルモードのいずれかの
モードとの間だけに限定されている点である。しかしな
がら、いずれによっても、ノーマルモードからベンダテ
ストモードへのエントリ条件は従来通りとして、ユーザ
による誤エントリを防止しながらも、ベンダテストモー
ドにエントリしている状態で、他のベンダテストモード
に遷移するには、「特定ピンへのスーパＶｃｃの印加」
を不要とすることで、試験時間の大幅な低減が行える。

【００９４】上述したように、ノーマルモードからベン
ダテストモードへエントリするには、スーパＶｃｃを特
定ピンに印加して、ＷＣＢＲサイクルを実施しなければ
ならないのは、図２に示した従来のエントリ方式と同一
であり、ユーザからの誤エントリ防止機能を従来と同様
に維持することができる。また、従来技術と本質的に異
なる点は、ベンダテストモードに一旦、エントリした後
は、モード間の切り替え動作に、スーパＶｃｃが不要と
なる点である。したがって、ＷＣＢＲサイクルに要する
時間だけで、モード間の切り替え動作を行うことがで
き、しかも従来からの誤エントリ防止機能を維持したま
ま、試験時間を大幅に短縮することができる。

【００９５】

【実施例】以下、本発明にかかる実施例を図面を参照し
て説明する。

【００９６】まず、本発明にかかるテストモードエント
リの概要を、図１を参照して説明した後、具体的な一実
施例を、図６を参照して説明する。

【００９７】図１（ａ）は、本発明にかかるテストモー
ドエントリの説明図である。

【００９８】図中の矢印は、モード間の遷移を意味す
る。矢印が太線を突き抜けている場合には、その遷移に
は、太線で示された条件を満足しなければならないこと
を意味する。また、図中の円や楕円で囲まれた領域は、
１つのモード（ノーマルモード、モード１等）を示して
いる。

【００９９】図１（ａ）の左側に示しているのが、ノー
マルモードである。

【０１００】このノーマルモードから、図右側に示す、
ベンダテストモードに遷移（エントリ）するには、太実
線で示された条件を満たす必要がある。

【０１０１】すなわち、ここでは、スーパＶｃｃを予め
定めた特定ピンに印加するとともに、前述のＷＣＢＲサ
イクルを行い、この時に、アドレスピンに与えるデータ
の組（アドレスキー）によって、ベンダテストモード
の、いずれのモードに遷移するかを指定する。すなわ
ち、アドレスキーは、各モードに対して一意に予め定め
られている。

【０１０２】さて、一旦、ベンダテストモードにエント
リすれば、ベンダテストモード内の遷移は、太点線で示
された条件（すなわち、「ＷＣＢＲサイクルを行い、ア
ドレスキーによる遷移先モードを指定すること」）で行
うことができる。このとき、スーパＶｃｃの印加は不要
となるのに注目すべきである。

【０１０３】ベンダテストモードにエントリしている時
に、前述のＣＢＲ（ＣＡＳビフォアＲＡＳリフレッシ
ュ）サイクル、ＲＡＳオンリリフレッシュサイクル、あ
るいは、予め定めたテストモードにエントリすることに
よるテストモードリセット（例えば、本例では、ベンダ
テストモードのモード４が当該リセット用のテストモー
ドである）を行うことによって、ベンダテストモードは
リセットされ、ノーマルモードに戻ることができる。

【０１０４】また、図１（ｂ）は、他のエントリ方式の
概要を示している。ここでは、ベンダテストモードを、
２つのレベルに分割し、ノーマルモードからベンダテス
トモードへのエントリ条件は従来通りとし、第１レベル
モードから第２レベルモードへのエントリは、ＷＣＢＲ
サイクルを行い、アドレスキーを指定することのみで行
うことができ、このとき、特定ピンへのスーパＶｃｃの
印加動作は、不要となっている。

【０１０５】すなわち、複数のサブモード（第２レベル
モードに存在する）への遷移が可能なモードであるサブ
ベースモード（第１レベルモードに存在する）から、第
２レベルモードに存在する、いずれかのサブモードへの
エントリは、ＷＣＢＲサイクルを行い、アドレスキーを
指定することのみで行うことができ、特定ピンへのスー
パＶｃｃの印加動作は、不要となっている。

【０１０６】なお、サブモードからサブベースモードに
戻るには、例えば、特定のアドレスキーを与えて、ＷＣ
ＢＲサイクルを実施すればよい。サブベースモードか
ら、ノーマルモードに戻るには、図１（ａ）と同様であ
る。

【０１０７】図６は、図１（ｂ）のエントリを実現する
ための、具体的な回路構成を示した構成図である。

【０１０８】この実施例は、予め定めた特定のピンに、
スーパＶｃｃが印加されていることを検出するためのス
ーパＶｃｃ検出回路１と、ＷＣＢＲサイクルであること
を検出するＷＣＢＲ検出回路２と、これら２つの検出結
果の論理積をとるための論理積回路５と、アドレスキー
の値を解読するためのデコード回路８、１１と、第１レ
ベルのベンダテストモード状態を保持するためのラッチ
９と、このラッチ９の出力のうち、サブベースモードに
あることを示す出力３４およびＷＣＢＲサイクルを示す
信号２６との論理積を得るための論理積回路１０と、こ
の論理積回路１０の出力３５にしたがい、アドレスキー
デコード回路１１の出力３６を取り込むためのラッチ１
２とを有して構成されている。

【０１０９】なお、各構成要素は、各種論理ゲート、抵
抗、コンデンサ等の電子デバイスによって実現できる。

【０１１０】また、ＣＢＲを検出するＣＢＲ（ＣＡＳビ
フォアＲＡＳ）検出回路３と、ＲＡＳオンリ信号を検出
するＲＡＳオンリ検出回路４、所定の入力信号の論理積
を得る論理積回路７と、所定の入力信号の論理和を得る
論理和回路６も設けられた構成となっているが、これら
の構成要素は、ラッチ９やラッチ１２に保持されている
テストモードをリセットするための手段であり、本発明
の本質的な構成要素ではない。

【０１１１】以下、図６の回路を参照して、図１（ｂ）
に示したベンダテストモードのサブモード１（第２レベ
ルモードに存在する）にエントリする際の動作を説明す
る。

【０１１２】まず、初期状態において、ラッチ９および
ラッチ１２は、リセットされているものとする。これ
は、実際には、本回路を内蔵したメモリＩＣに電源投入
後、ＣＢＲサイクル（図８（ａ））や、ＲＡＳオンリリ
フレッシュサイクル（図９）を行うことによって、これ
らのサイクルが実行されたことを検出して、上記ラッチ
をリセット状態にするような回路構成にしておくことに
より行われる。

【０１１３】まず、第１レベルのサブベースモードにエ
ントリするため、予め定めた特定ピン（例えば、アドレ
ス最上位ピン等）に、スーパＶｃｃを印加する。

【０１１４】これによって、スーパＶｃｃ検出回路１
は、スーパＶｃｃが印加されていることを示す信号２５
を出力する。そして、メモリＩＣのアドレスピンに、ア
ドレスキーを与えながら、ＷＥ（ライトエネーブル）ピ
ン２２、ＲＡＳピン２３、および、ＣＡＳピン２４に所
定の信号を与えることによってＷＣＢＲサイクルを実行
する。ここで、ＷＥ（ライトエネーブル）ピン２２、Ｒ
ＡＳピン２３、および、ＣＡＳピン２４には、図８
（ｂ）の信号関係を満たすように、前記所定の信号を与
える。これにより、ＷＣＢＲサイクルが実行されること
になる。

【０１１５】そして、ＷＣＢＲ検出回路２は、ＷＣＢＲ
サイクルであることを示す信号２６を出力する。

【０１１６】また、このとき、論理積回路５は、スーパ
Ｖｃｃが印加されたＷＣＢＲサイクルであることを示す
信号２９を出力する。

【０１１７】この時、デコード回路８は、複数のアドレ
スピン２１の示す値（アドレスキー）を、デコードし、
その値に応じて信号線３１のいずれか１本の信号線に信
号を出力している。

【０１１８】デコード回路８に、入力される信号パター
ンに応じて、３１のいずれの信号線に信号を出力するか
は、予め定めておき、定めた入出力関係を満たすよう
に、デコード回路８を設計、製造しておく。デコード回
路１１の構成についても、同様なことが言える。

【０１１９】さて、ラッチ９は、論理積回路５の出力す
るスーパＶｃｃが印加されたＷＣＢＲサイクルであるこ
とを示す信号２９をトリガとして、デコード回路８から
のデコード信号を取り込む。ここでは、サブベースモー
ドを示す値をアドレスキーとして、アドレスピンに印加
しておくことで、ラッチ９は、サブベースモードを示す
信号３４を出力する構成となっている。

【０１２０】一旦、サブベースモードにエントリすれ
ば、この状態から第２レベルモードに存在するサブモー
ドへの切り替えには、スーパＶｃｃの印加は不要であ
る。

【０１２１】つづいて、サブモード１にエントリするた
め、このサブモード１を示す、予め定めてあるアドレス
キーを、アドレスピン２１に与えながら、ＷＣＢＲサイ
クルを実行する。

【０１２２】この時、スーパＶｃｃは印加されていない
ため、スーパＶｃｃ検出回路１は、信号２５を出力しな
い。ＷＣＢＲ検出回路２は、ＷＥ２２、ＲＡＳ２３、Ｃ
ＡＳ２４の各動作のパターンから、ＷＣＢＲサイクルで
あることを検出し、ＷＣＢＲ信号２６を出力する。

【０１２３】ここで論理積回路５は、信号２６を受け取
るが、信号２５が与えられないため、信号２９を出力し
ない。

【０１２４】一方、論理積回路１０には、既に、サブベ
ースモードを示す信号３４が入力されているため、ＷＣ
ＢＲ検出回路２からの信号２６を受けて、サブベースモ
ード内でのＷＣＢＲサイクルであることを示す信号３５
を出力する。

【０１２５】ラッチ１２は、この信号３５をトリガとし
て、デコード回路１１の出力する信号３６を取り込む。
この時、アドレスキーとして、サブモード１を示す値
を、アドレスピン２１に印加しておくことにより、ラッ
チ１２にはサブモード１を示す信号が取り込まれ、これ
に応じた出力３７が得られる。他のサブモード２等への
エントリも同様に、サブモード固有に定められたアドレ
スキーであるアドレス信号を、アドレスピン２１に印加
しておくことにより行われる。

【０１２６】なお、図示はしていないが、ＤＲＡＭ外部
からのＤＲＡＭに対する複数種類のテストを実行するた
めに、ＤＲＡＭ内部の状態を、テストの種類に応じて予
め定められている、所定の状態にするテスト回路を備え
ておき、前記ラッチ１２の出力に応じて、前記テスト回
路が、前記所定の状態を生成する構成にしておけば良
い。一例として、テスト回路は、複数のメモリセルを接
続する接続線のうちの特定の接続線に、所定値の電圧
（昇圧しない電圧）を印加する機能をもたせておく。こ
の機能はラッチ１２の出力によって起動される。

【０１２７】そして、前記所定の状態を、前記特定の接
続線に所定値の電圧が印加されていることとして、エン
トリしたサブモードに対応するメモリテストを行うこと
等が考えられる。

【０１２８】さて、先に、テストモードのリセット回路
は、本実施例の本質的な構成要素ではないと述べたが、
以下に、ＣＢＲ（ＣＡＳビフォアＲＡＳ）サイクルを例
にとり、テストモードリセット時の動作を簡単に説明す
る。

【０１２９】テストモードリセットの１つの方法とし
て、メモリＩＣのＷＥ（ライトエネーブル）ピン２２、
ＲＡＳピン２３、およびＣＡＳピン２４の各ピンに、図
８（ａ）に示すＣＢＲサイクルが実行されるように信号
を与えて、ＣＢＲサイクルを実行する。

【０１３０】これにより、ＣＢＲ検出回路３は、ＣＢＲ
信号２７を出力する。論理和回路６は、ＣＢＲ信号２７
と、ＲＡＳオンリ信号２８と、論理積回路７の出力信号
３３の論理和をとって、信号３０をリセット信号として
出力する回路である。

【０１３１】したがって、先のＣＢＲ信号２７の入力に
より、リセット信号３０が出力される。このリセット信
号３０を受けて、ラッチ９、ラッチ１２は、各々の出力
信号３２、３４、３７をリセットする。

【０１３２】また、これ以外に、テストモードをリセッ
トするために、テストモードのリセットを指示するよう
に、予め定めておいた特定のアドレスキーを用いて、テ
ストモードのをリセットを行っても良い。

【０１３３】図６において、デコード回路８が出力して
いる信号３１のうちの一つの信号である、信号３１−１
は、テストモードリセットを示すアドレスキーが入力さ
れた時に、デコード回路８が出力する信号である。この
信号３１−１に対応したアドレスキーを用いて、テスト
モードエントリサイクルを実行することにより、スーパ
Ｖｃｃの印加を伴ったＷＣＢＲサイクルであることを示
す信号２９が出力され、論理積回路７から信号３３が出
力される。

【０１３４】これにより、論理和回路６からリセット信
号３０が出力され、ラッチ９、１２がリセットされてテ
ストモードが解除される。

【０１３５】以上、本実施例の構成要素として説明し
た、スーパＶｃｃ検出回路１、ＷＣＢＲ検出回路２、Ｃ
ＢＲ検出回路３、ＲＡＳオンリ検出回路４等は、各々、
検出対象とする特定状態や特定サイクルを検出して、そ
れに応じた出力が得られれば良いのであって、具体的な
回路構成は、いかなるものでもよい。

【０１３６】例えば、ＣＢＲ検出回路３に求められる機
能は、図８（ａ）に示すように、ＣＢＲ（ＣＡＳビフォ
アＲＡＳ）サイクル時に、これを示すＣＢＲ信号を出力
することである。

【０１３７】同様に、ＷＣＢＲ検出回路２に求められる
機能は、図８（ｂ）に示すように、ＷＣＢＲ（ＷＥが活
性化された状態での、ＣＡＳビフォアＲＡＳ）サイクル
時に、これを示すＷＣＢＲ信号を出力することである。
また同様に、ＲＡＳオンリ検出回路４に求められる機能
は、図９に示すように、ＲＡＳオンリリフレッシュサイ
クル時に、これを示すＲＡＳオンリ信号を出力すること
である。

【０１３８】本発明の本質は、これら個々の構成要素の
具体的回路構成に依存するものではないが、一例とし
て、図１０に、ＷＣＢＲ検出回路２の回路構成図を示
す。

【０１３９】図１０において、アンドゲート１３と遅延
回路１９−１は、ＣＡＳ信号の立ち下がりエッジを検出
するための回路である。同様に、アンドゲート１７と遅
延回路１９−３は、ＲＡＳ信号の立ち下がりエッジを検
出するための回路である。

【０１４０】以下、図１１と図１０を参照して、この回
路の動作を簡単に説明する。

【０１４１】アンドゲート１３が検出したＣＡＳの立ち
下がりは、遅延回路１９−２によって、所定時間遅延さ
れてアンドゲート１４に与えられる。

【０１４２】アンドゲート１４は、ＣＡＳの立ち下がり
の直後も、ＲＡＳがハイレベルにある場合に限って、所
定時間遅延されたＣＡＳの立ち下がりを示すパルスを出
力する。

【０１４３】図１１に、このアンドゲート１４から出力
（ゲート１４出力）を示す。

【０１４４】ゲート１６は、オアゲートであり、ＣＡＳ
信号がハイレベルである間は、フリップフロップ１５
に、リセット信号（Ｒは、リセット端子）を与え続け
る。ゲート１６の出力は、図１１、「ゲート１６出力」
で示されるとおりである。フリップフロップ１５は、セ
ット／リセットタイプ（ＲＳタイプ）であり、リセット
端子が解放された後、セット端子（Ｓは、リセット端
子）にハイレベル信号のパルスが与えられることで、そ
の出力（図１１、フリップフロップ１５出力）がハイレ
ベル信号となる。

【０１４５】図１１に示すように、ＣＡＳの立ち下がり
で、ゲート１６からのリセット信号がなくなった後、ゲ
ート１４からの出力パルスによって、フリップフロップ
１５から出力されるように、フリップフロップ１５がセ
ットされる。

【０１４６】また、ＣＡＳの立ち下がり後、一定時間が
経過した後に、ＲＡＳが立ち下がる。

【０１４７】アンドゲート１７は、この立ち下がりエッ
ジを検出して、遅延回路１９−４を介して、ゲート１６
にパルスを与える。

【０１４８】オアゲート１６は、論理和ゲートのため、
このパルスを、そのままフリップフロップ１５のリセッ
ト端子に与え、これによりフリップフロップ１５の出力
がリセットされる。

【０１４９】ゲート１８は、ＷＥ端子がローの時に限
り、フリップフロップ１５の出力により、ＲＡＳの立ち
下がり信号を所定時間遅延させたパルスを出力し、ＷＣ
ＢＲ信号２６として出力する。

【０１５０】ここでは、ＷＥ信号がローレベルの時に限
り、アンドゲート１８が開くとして説明したが、ＷＥ信
号がハイレベルの時に限り、アンドゲート１８を開くよ
うにしたものが、ＣＢＲ検出回路３である。

【０１５１】図１２は、スーパＶｃｃ検出回路１の構成
例を示している。スーパＶｃｃ検出の原理は、入力電圧
を分圧回路により分圧し、当該分圧電圧から判断して、
スーパＶｃｃ２０以上の電圧が入力された場合に、信号
線２５にスーパＶｃｃが入力された旨の信号を出力す
る。

【０１５２】したがって、スーパＶｃｃ以上の電圧が印
加された場合に分圧点に出力される、分圧電圧以上の電
圧が出力されたか否かを、シュミットトリガ回路で検出
して、スーパＶｃｃ以上の電圧が入力されたか否かを判
断する構成にしておく。なお、分圧は、図のように抵抗
を用いて行っても良いし、トランジスタのノード間電圧
降下を利用しても良い。

【０１５３】以上、図６に示す実施例について説明した
が、ここに示したデコード回路８と、デコード回路１１
とは、明確に２つに分ける必要はなく、１つの回路で、
第１レベルのモードと第２レベルのモードの、両方の信
号のデコードを行えるようにしても良い。また、図６で
は、スーパＶｃｃとＷＣＢＲサイクルとを別個に検出
し、これらの論理積をとる構成としたが、これに限られ
ず、個別に信号の検出を行う処理を行った結果、スーパ
Ｖｃｃで、かつ、ＷＣＢＲサイクルであることが検出可
能であれば、いかなる回路構成でも良い。本実施例で重
要なことは、ベンダテストモードのサブモードへのエン
トリ時に、従来とは異なり、スーパＶｃｃ信号２５の替
わりに、現在サブベースモードにあることを示す信号３
４を利用している点である。

【０１５４】以上、図１（ｂ）に示すエントリ法に基づ
いた実施例を説明してきたが、他の実施例として、図１
（ａ）に示すエントリ法に基づいた実施例を図１３に示
す。

【０１５５】図１３を参照して分かるとおり、個々の構
成要素は、すでに図６で説明したものと同一である。同
一の構成要素には、同一の符号を付して理解を容易にし
ている。なお、各構成要素の構成や、同一の動作説明に
ついての重複記載は避ける。

【０１５６】本実施例が、前述の実施例と大きく異なる
点は、ラッチ９の出力信号３２を、論理和回路３８に入
力し、論理和回路３８の出力信号を、論理和回路３９の
入力として与えて、一旦、ベンダテストモードにエント
リした後のモード遷移を行うために、スーパＶｃｃ検出
信号の替わりに、論理和回路３８の出力信号を用いてい
る点である。これにより、論理和回路３８の入力とし
て、ラッチ９から出力された、いずれかのベンダテスト
モードを示す信号が発生している限りは、別のテストモ
ードへの遷移のために、スーパＶｃｃの特定ピンへの印
加動作が不要となる。

【０１５７】図１３において、まず、ノーマルモードの
状態であるとする。すなわち、テストモードにエントリ
していることを示す信号３２（モード１、モード２、モ
ード３、モード４、モード５）は、いずれも出力されて
いないとする。したがって、論理和回路３８の出力であ
る信号４０（スーパＶｃｃ検出代用信号）は、出力され
ていない。そのため、論理和回路３９から、信号４１を
出力させるためには、スーパＶｃｃを、予め定めた特定
ピンに印加する必要がある。

【０１５８】ここで、スーパＶｃｃを特定ピンに印加し
て、アドレスキーを指定したＷＣＢＲサイクルを行う。
スーパＶｃｃ検出回路１は、これを検出してスーパＶｃ
ｃ検出信号２５を出力する。

【０１５９】これにより、論理和回路３９は、信号４１
を出力する。一方、ＷＣＢＲ検出回路２は、ＷＥ信号２
２、ＲＡＳ信号２３、およびＣＡＳ信号２４を入力する
ことによって、これらの信号が図８（ｂ）に示すような
パターンであると判断したときには、ＷＣＢＲサイクル
であることを検出し、ＷＣＢＲ検出信号２６を出力す
る。論理積回路５では、これら２つの検出信号の論理積
をとり、信号２９を出力する。

【０１６０】デコード回路８では、アドレスピン２１に
印加されているアドレスキーをデコードして、対応する
信号３１のいずれかを出力する。ここでは、テストモー
ドリセットを指示する信号３１−１を除いた、いずれか
１つの信号３１が出力されたとする。

【０１６１】なお、アドレスピン２１に印加されている
アドレスキーと、テストモードとは、予め一意に対応づ
けられており、デコード回路８は、アドレスキーが入力
されると、対応するテストモードに応じた信号線に、信
号を出力する。

【０１６２】なお、前述したように、本実施例において
も、ラッチ９の出力信号を起動信号として、起動するテ
スト回路（図示せず）を備えた構成にしておけば良い。
これにより、信号３２の種類により、外部から、各種の
テストを実行することが可能となる。

【０１６３】さて、ラッチ９は、信号３１を、信号２９
をトリガとして取り込み保持する。これにより、信号３
２のいずれかが出力され、いずれかのテストモードにエ
ントリできる。

【０１６４】論理和回路３８は、信号３２の論理和をと
り、信号４０を出力する。論理和回路３９は、信号４０
の入力により、信号４１を出力し続ける。

【０１６５】これにより、論理積回路５の出力である信
号２９を、ラッチ９に与えて、テストモードを切り替え
るには、スーパＶｃｃの印加は不要となり、ＷＣＢＲサ
イクルを実施し、アドレスキーを与えるだけで、テスト
モードを切り替えることができる。ここで、別のテスト
モードに切り替えても、モード１からモード５までの信
号を示す信号３２のいずれかは、出力されているため、
論理和回路３８で、これらの論理和をとることにより、
信号４０の出力は、維持される。したがって、いずれか
のテストモードにエントリしている状態であれば、テス
トモード間の切り替えには、特定ピンへのスーパＶｃｃ
の印加が不要となる。

【０１６６】以上、本発明の実施例の構成、動作につい
て説明してきたが、これを利用することで実際のメモリ
および試験が、どのようになるかを、図２０、図７を参
照して説明する。

【０１６７】図２０に、本発明を応用したＤＲＡＭの構
成例を示す。

【０１６８】図２０における、テストモード制御回路４
７は、図６に示したのと同一の回路である。

【０１６９】ただし、図２０では、説明の便宜上、サブ
ベースモード、サブモード１、およびサブモード２の３
つモードが、ベンダテストモードとして組み込まれてい
るとする。

【０１７０】したがって、テストモード制御回路４７か
らは、サブモード１にエントリしていることを示す信号
４８と、サブモード２にエントリしていることを示す信
号４９とが、出力されている。ここで、サブモード１
は、先に、図１９で説明した、ワード線駆動電圧の昇圧
をキャンセルして、メモリセルの動作マージンを減少さ
せるテストモードとし、これを示す信号４８は、メモリ
セルアレイの周辺回路（ワード線駆動電圧の昇圧回路）
に入力されているものとする。そして、４８の信号が入
力されることにより、昇圧回路（図１９、４１）は、昇
圧をキャンセルするものとする。

【０１７１】サブモード２は、４ビットの並列試験機能
を示し、先に図１５で説明したテストモードである。こ
れを示す信号４９は、カラムアドレスデコード回路とデ
ータ入出力バッファに入力される。

【０１７２】図２１に、各モードにエントリするために
必要な、アドレスキーの値の例を示す。

【０１７３】例えば、サブベースモードにエントリする
には、アドレスピン４からアドレスピン０に対応して、
「０１１０１」の値をアドレスキーとして与えればよ
い。図２１に示すように、このサブベースモードは、ベ
ンダテストモードにあることを示す以外は、メモリとし
ての動作になんら影響は与えないものとする。

【０１７４】図７は、これらのテストモードを利用した
テストの手順の例を示したフローチャートである。

【０１７５】まず、ステップ１で、サブベースモードに
入る。

【０１７６】ここでは、スーパＶｃｃを特定ピンに印加
する必要があるが、スーパＶｃｃの特定ピンへの印加が
必要なのは、この試験では最初の一回だけである。

【０１７７】サブベースモードは、先に述べたように、
メモリとしての動作には、何ら影響を与えない。すなわ
ち、サブベースモードでは、並列ビット試験が行われる
ことはなく、また、ワード線駆動電圧の昇圧がキャンセ
ルされることもない。

【０１７８】以下、すべての試験は、このサブベースモ
ードのもとで行う。

【０１７９】図７のステップ２からステップ１６までの
処理は、図３のステップ１からステップ１５までの処理
に対応する。

【０１８０】唯一異なる点は、図７では、ステップ９に
おいて、スーパＶｃｃを特定ピンに印加することなく、
サブモード１に切り替えている点である。そのため、こ
こでは、通常のＷＣＢＲサイクルが行われる程度の時間
（１２０（ｎｓ））で切り替えが完了する。

【０１８１】実際には、切り替えたサブモード１の動作
が安定するまで、多少の時間だけ待つことになるが、先
に、図３で示した切り替え時間である２０（ｍｓ）に比
べれば、著しく短い時間である。

【０１８２】したがって、図３に比べて、図７の試験時
間は、大幅に短縮することができることになり、試験効
率が向上する。

【０１８３】なお、図７のステップ１０では、「特殊テ
スト」として、昇圧キャンセルされたワード線駆動電圧
での読み出しを行い、動作マージンのない状態でのリー
ドが、行えるか否かを試験する。

【０１８４】さて、ステップ１１で、サブベースモード
に遷移し、ステップ１２で、通常の動作マージンでのリ
ードテストを行う。そして、ステップ１３で、着目アド
レスを更新して、最大アドレスに対する試験が終了する
まで、ステップ８からステップ１４までの処理を繰り返
す。このように、本試験では、テストモードの切り替え
が頻繁に発生するが、ステップ９およびステップ１１に
おいて、スーパＶｃｃの特定ピンへの印加が不要となっ
たため、極めて短時間で、テストモードを切り替えるこ
とができる。

【０１８５】以上説明した図７は、図１（ｂ）に対応し
た、テストフローチャートであるが、図１（ａ）に対応
した、テストフローチャートを図１６に示す。

【０１８６】ここでは、「モード１」が、先に示した
「サブベースモード」に対応しており、テストモードの
一つであることを示す以外は、昇圧のキャンセルも行わ
なければ、並列ビット試験も行わない、すなわち、実質
的なテストを行わないテストモードである。

【０１８７】モード２は、前述したサブモード１に対応
して、ワード線駆動電圧昇圧をキャンセルするテストモ
ードとする。

【０１８８】図１６では、ステップ１において、ノーマ
ルモードからモード１にエントリする。この時は、特定
ピンへのスーパＶｃｃの印加が必要であるが、ステップ
９とステップ１１でのモード間切り替え時には、スーパ
Ｖｃｃの印加は不要となり、極めて短時間で、テストモ
ードを切り替えることができることから、テスト自体の
時間も著しく短縮される。

【０１８９】なお、他のステップにおける処理は、図７
に示す処理と変わるところがないため、あえて説明する
ことは避ける。

【０１９０】以上のように、本発明によれば、スーパＶ
ｃｃを特定ピンに印加して、ＷＣＢＲサイクルを実施し
て、ノーマルモードからベンダテストモードへエントリ
するため、ユーザからの誤エントリ防止機能を従来と同
様に維持するとともに、ベンダテストモードに一旦、エ
ントリした後は、テストモード間の切り替えに、スーパ
Ｖｃｃの特定ピンへの印加を不要とすることができる。
この結果、試験時に頻繁に発生する、テストモードの切
り替えに、このことを利用することにより、ＷＣＢＲサ
イクルに要する時間だけで、モード切り替えを行うこと
が可能となる。

【０１９１】したがって、従来の誤エントリ防止機能を
維持したまま、ベンダテストモードを利用したメモリＩ
Ｃの試験時間を、大幅に短縮することが可能となる。

【０１９２】

【発明の効果】誤エントリ防止機能を有し、複数有する
テストモード間の切り替えを短時間で行える半導体デバ
イスを提供することが可能になった。

【図面の簡単な説明】

【図１】本発明によるテストモードエントリの説明図で
ある。

【図２】従来のテストモードエントリの説明図である。

【図３】テストモードを利用したメモリＩＣの試験手順
を示すフローチャートである。

【図４】テスタでの試験時に、テストモードのエントリ
を行う処理の説明図である。

【図５】テストモードエントリに要する時間の説明図で
ある。

【図６】本発明にかかる実施例の構成図である。

【図７】本発明にかかるメモリＩＣ試験手順を示すフロ
ーチャートである。

【図８】ＣＢＲサイクルおよびＷＣＢＲサイクルの説明
図である。

【図９】ＲＡＳオンリリフレッシュサイクルの説明図で
ある。

【図１０】ＷＣＢＲサイクル検出回路の構成図である。

【図１１】ＷＣＢＲサイクル検出回路の動作の説明図で
ある。

【図１２】スーパＶｃｃ検出回路の構成図である。

【図１３】本発明にかかる、他の実施例の構成図であ
る。

【図１４】テスタの構成図である。

【図１５】並列ビット試験機能の説明図である。

【図１６】本発明にかかる実施例を利用したテストフロ
ーを示すフローチャートである。

【図１７】ＤＲＡＭの構成図である。

【図１８】ＤＲＡＭの動作サイクルの説明図である。

【図１９】ＤＲＡＭのメモリセルアレイ周辺の構成図で
ある。

【図２０】本発明にかかるＤＲＡＭの構成図である。

【図２１】アドレスキーの説明図である。

【符号の説明】

１…スーパＶｃｃ検出回路、２…ＷＣＢＲ検出回路、３
…ＣＢＲ検出回路、４…ＲＡＳオンリ検出回路、５…論
理積回路、６…論理和回路、７…論理積回路、８…デコ
ード回路、９…ラッチ、１０…論理積回路、１１…デコ
ード回路、１２…ラッチ、２５…スーパＶｃｃ信号、２
６…ＷＣＢＲ信号、２７…ＣＢＲ信号、３４…サブベー
スモード信号

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１ Ａ (72)発明者 伴 直人 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (4)

【特許請求の範囲】
1. 【請求項１】マトリクス状にメモリセルが配列されたダ
   イナミックランダムアクセスメモリ（ＤＲＡＭ）におい
   て、 メモリアドレスを特定する信号を受け付ける複数のアド
   レスピンと、ＤＲＡＭに読み書きするデータを受け付け
   る複数のデータピンと、データのメモリへの書き込みを
   可能とするために、第１のデジタル信号を受け付けるラ
   イトイネーブル（ＷＥ）ピンと、前記アドレスピンに与
   えられた信号を、マトリクス状に配列されたメモリセル
   の行方向の位置を指定する信号として読み込むことを可
   能とするための、第２のデジタル信号を受け付けるロー
   アドレスストローブ（Row Adressstorobe:ＲＡＳ）ピン
   と、前記アドレスピンに与えられた信号を、マトリクス
   状に配列されたメモリセルの列方向の位置を指定する信
   号として読み込むことを可能とするための、第３のデジ
   タル信号を受け付けるカラムアドレスストローブ（Colu
   mn Adress storobe:ＣＡＳ）ピンと、 ＤＲＡＭ外部からのＤＲＡＭに対する複数種類のテスト
   を実行するために、ＤＲＡＭ内部の状態を、テストの種
   類に応じて予め定められている、所定の状態にするテス
   ト回路と、 第１の所定の条件を満足するとき、複数存
   在するテストモードのうち、アドレスピンに与えられる
   信号のパターンに対して予め対応付けられているテスト
   モードにエントリし、当該テストモードに対応付けられ
   ている、ＤＲＡＭ外部からのＤＲＡＭに対するテストの
   実行を可能とするため、テスト回路を起動し、一旦、第
   １の所定の条件を満足した場合で、さらに、第２の所定
   の条件を満足するとき、現在エントリしているテストモ
   ードから、アドレスピンに与えられる信号のパターンに
   対して予め対応付けられているテストモードにエントリ
   し、当該テストモードに対応付けられているＤＲＡＭ外
   部からのＤＲＡＭに対する新たなテストの実行を可能と
   するため前記テスト回路を起動するテストモード回路と
   を備え、 該テストモード回路は、前記ＷＥピンに前記第１のデジ
   タル信号が与えられた状態で、前記ＣＡＳピンに前記第
   ３のデジタル信号が与えられた後に、前記ＲＡＳピンに
   前記第２のデジタル信号が与えられた場合であって、前
   記アドレスピンおよびデータピンのいずれかのピンのう
   ち予め特定されているピンに、所定値以上の電圧（スー
   パーＶｃｃ電圧）が印加された場合に、前記第１の所定
   の条件を満足したと判断し、アドレスピンに与えられる
   信号のパターンに応じたテストモードにエントリする第
   １エントリー部と、前記ＷＥピンに前記第１のデジタル
   信号が与えられた状態で、前記ＣＡＳピンに前記第３の
   デジタル信号が与えられた後に、前記ＲＡＳピンに前記
   第２のデジタル信号が与えられた場合、前記第２の所定
   の条件を満足したと判断し、アドレスピンに与えられる
   信号のパターンに応じたテストモードにエントリする第
   ２エントリー部とを備えることを特徴とするテスト機能
   を有するダイナミックランダムアクセスメモリ。
2. 【請求項２】請求項１において、前記テスト回路は、複
   数のメモリセルを接続する接続線のうちの特定の接続線
   に、所定値の電圧を印加する印加電圧回路を備え、 前記所定の状態を、前記特定の接続線に所定値の電圧が
   印加されていることとするテスト機能を有するダイナミ
   ックランダムアクセスメモリ。
3. 【請求項３】請求項１において、前記第１、第２および
   第３のデジタル信号は、ローレベルのデジタル信号であ
   り、前記スーパーＶｃｃ電圧は、ＤＲＡＭの電源電圧よ
   り高い電圧であることを特徴とするテスト機能を有する
   ダイナミックランダムアクセスメモリ。
4. 【請求項４】マトリクス状にメモリセルが配列されたダ
   イナミックランダムアクセスメモリ（ＤＲＡＭ）におい
   て、 メモリアドレスを特定する信号を受け付ける複数のアド
   レスピンと、ＤＲＡＭに読み書きするデータを受け付け
   る複数のデータピンと、データのメモリへの書き込みを
   可能とするために、第１のデジタル信号を受け付けるラ
   イトイネーブル（ＷＥ）ピンと、前記アドレスピンに与
   えられた信号を、マトリクス状に配列されたメモリセル
   の行方向の位置を指定する信号として読み込むことを可
   能とするための、第２の所定のデジタル信号を受け付け
   るローアドレスストローブ（RowAdress strobe:ＲＡ
   Ｓ）ピンと、前記アドレスピンに与えられた信号を、マ
   トリクス状に配列されたメモリセルの列方向の位置を指
   定する信号として読み込むことを可能とするための、第
   ３の所定のデジタル信号を受け付けるカラムアドレスス
   トローブ（Column Adress storobe:ＣＡＳ）ピンと、 ＤＲＡＭ外部からのＤＲＡＭに対する複数種類のテスト
   を実行するために、ＤＲＡＭ内部の状態を、テストの種
   類に応じて予め定められている、所定の状態にするテス
   ト回路と、 第１の所定の条件を満足するとき、テスト
   モードを複数備えるモードであるサブベースモードにエ
   ントリし、さらに、第２の所定の条件を満足するとき、
   サブベースモードを構成する一つのテストモードであっ
   て、アドレスピンに与えられる信号のパターンに対して
   予め対応付けられているテストモードにエントリし、当
   該テストモードに対応付けられているＤＲＡＭ外部から
   のＤＲＡＭに対するテストの実行を可能とする前記テス
   ト回路を起動するテストモード回路とを備え、 該テストモード回路は、前記ＷＥピン、前記第１のデジ
   タル信号が与えられた状態で、 前記ＣＡＳピンに前記第３のデジタル信号が与えられた
   後に、前記ＲＡＳピンに前記第２のデジタル信号が与え
   られた場合であって、前記アドレスピンおよびデータピ
   ンのいずれかのピンであって予め特定されているピン
   に、所定値以上の電圧（スーパーＶｃｃ電圧）が印加さ
   れ、さらに、アドレスピンに与えられる信号のパターン
   が、予め定めたアドレスピンに与えられる信号パターン
   と一致した場合、前記第１の所定の条件を満足したと判
   断し、サブベースモードにエントリする第１エントリー
   部と、前記ＷＥピンに前記第１のデジタル信号が与えら
   れた状態で、前記ＣＡＳピンに前記第３のデジタル信号
   が与えられた後に、前記ＲＡＳピンに前記第２のデジタ
   ル信号が与えられた場合、前記第２の所定の条件を満足
   したと判断し、アドレスピンに与えられる信号のパター
   ンに応じたテストモードにエントリする第２エントリー
   部とを備えることを特徴とするテスト機能を有するダイ
   ナミックランダムアクセスメモリ。