JP3022792B2

JP3022792B2 - 半導体集積回路装置

Info

Publication number: JP3022792B2
Application number: JP8344723A
Authority: JP
Inventors: 泰正山田
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1996-12-25
Filing date: 1996-12-25
Publication date: 2000-03-21
Anticipated expiration: 2016-12-25
Also published as: JPH10188598A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に半導体メモリあるいは半導体メモリを搭
載したマイクロコンピュータなどの半導体集積回路装置
に関する。

【０００２】

【従来の技術】この種の半導体集積回路装置の１つであ
る半導体メモリは、外部から与えられるアドレス信号に
応じてメモリセルが選択され、メモリセルにデータを書
き込み、メモリセルに記憶されたデータを読み出す。

【０００３】通常、半導体メモリには、外部より基準ク
ロック信号を受け、この基準クロック信号に同期して動
作する同期式半導体メモリと基準クロック信号を受けず
に動作する非同期式半導体メモリがある。この２種類の
半導体メモリは、消費電流を削減する目的で、メモリセ
ルの選択時間をパルス的に制御し、メモリセルへのデー
タの書込みおよび読出しが終了したならば、メモリセル
の選択を停止する新たな半導体メモリが開発されてい
る。

【０００４】一方、半導体メモリを製造出荷する場合、
その信頼性を確保するために、出荷後、良品を劣化させ
たり、不良品としないように半導体メモリの潜在的不良
を露呈させ、欠陥半導体メモリを除去するスクリーニン
グ試験が行われている。このスクリーニング試験の方法
として、電界加速と温度加速を同時に実現出来るバーン
イン法が多用されている。このバーンイン法は、電源電
圧を実使用電圧より高く、温度を実使用温度より高くし
て半導体メモリを動作させることにより、実使用条件で
の初期故障期間以上のストレスを短時間で半導体メモリ
に経験させてしまい、初期動作不良を起こす恐れのある
半導体メモリを出荷前に予め選別してスクリーニングす
るものである。

【０００５】このスクリーニングにより、初期動作不良
を起こす恐れがある半導体メモリが効果的に取り除か
れ、半導体メモリの信頼性を高めることが出来る。

【０００６】更に、半導体メモリの分野では、メモリセ
ルが最も微細加工がされ、半導体メモリ回路の大部分の
素子数を占めている。このため、不良発生率が最も高い
のがメモリセルであり、バーンイン試験時に所定の期間
だけメモリセルを選択し、電圧ストレスを印加する必要
がある。しかし、従来の半導体メモリは、消費電力削減
の目的で、メモリセル選択がパルス制御されているた
め、１度の読出し、または書込み動作では極くわずかな
電圧ストレスしか印加することが出来ず、長時間のスク
リーニングが必要になるという問題がある。また、今後
半導体メモリのビット容量の増大に伴い、単位時間内の
メモリセル選択数が減少するため、更なるストレス時間
の長時間化が必要となる問題が予測できる。

【０００７】上記問題点の解決策として、たとえば、特
開平５−４１０９７号公報記載の発明がある。その内容
は、バーンイン試験時に外部制御信号によってメモリセ
ル選択期間を設定することができ、１回の動作に対して
電圧ストレスを必要な期間印加し、スクリーニング時間
を短縮するものである。以下、この従来の半導体集積回
路装置について、詳細な内容を説明する。

【０００８】図８は、この特開平５−４１０９７号公報
記載の半導体メモリ全体の概略的構成を示すブロック図
である。図８を参照すると、この半導体メモリにおい
て、ロウアドレスバッファ２９は外部ロウアドレス信号
を受け、この外部ロウアドレス信号から各ビット毎にそ
れぞれ相補なレベルを持つ内部ロウアドレス信号を発生
する。この内部ロウアドレス信号は、ロウデコーダ３０
に供給される。ロウデコーダ３０の出力は、メモリセル
アレイ３１に供給される。このメモリセルアレイ３１で
は、メモリセルが行方向および列方向に配置されてお
り、各行に配置されたメモリセルは各ワード線に接続さ
れ、各列に配置されたメモリセルは各ビット線対に接続
されている。

【０００９】一方、カラムアドレスバッファ３２は、外
部カラムアドレス信号を受け、この外部カラムアドレス
信号から各ビット毎にそれぞれ相補なレベルを持つ内部
カラムアドレス信号を発生する。この内部カラムアドレ
ス信号は、カラムデコーダ３３に供給される。カラムデ
コーダ３３の出力は、カラムセレクトゲート３４に供給
される。このカラムセレクトゲート３４は、上記カラム
デコーダ３３の出力に基づき、上記メモリセルアレイ３
１の複数のビット線対の中から１つを選択する。

【００１０】センスアンプ３５は、データ読出し時は、
上記カラムセレクトゲート３４によって選択される１つ
のビット線対に接続されたメモリセルからの読出し電位
を増幅して外部データとして出力し、データ書込み時
は、上記カラムセレクトゲート３４によって選択される
１つのビット線対に接続されたメモリセルに対し書込み
データに応じた電位を供給する。

【００１１】制御回路２８は、外部から供給される書込
み読出し外部制御信号および２種類のチップ選択信号／
ＣＥ１、ＣＥ２に基づいて、各種制御信号を発生する。
そして、ここで発生される１つの内部信号である内部パ
ルス信号ＰＷは、上記ロウデコーダ３０に供給される。

【００１２】図９は、図８において内部パルス信号ＰＷ
を発生する制御回路２８の詳細構成例を示す回路図であ
る。書込み・読出し制御信号／ＷＥは、インバータＩＮ
９を介して、２入力ＡＮＤゲートＡＮ４の一方入力端に
供給される。一方のチップ選択信号／ＣＥ１は、インバ
ータＩＮ８を介して２入力ＡＮＤゲートＡＮ３の一方入
力端に供給される。また、他方のチップ選択信号ＣＥ２
は、２入力ＡＮＤゲートＡＮ３の他方端に供給される。

【００１３】このＡＮＤゲートＡＮ３の出力は、ＡＮＤ
ゲートＡＮ４の他方端に供給される。また、ＡＮＤゲー
トＡＮ４の出力は、パルス発生回路２５に供給されると
共にＤ型フリップフロップ２７のデータ入力端Ｄに供給
される。パルス発生回路２５は、ＡＮＤゲートＡＮ４の
出力の立ち上がり時に所定のパルス幅の内部パルス信号
を発生する。このパルス発生回路２５で発生された内部
パルス信号は、２入力ＯＲゲートＯＲ２の一方端に供給
される。

【００１４】一方、チップ選択信号ＣＥ２は、立下り検
出回路２６に供給される。この立下り検出回路２６は、
信号ＣＥ２の出力レベルが“Ｈ”レベルから“Ｌ”レベ
ルに変化する毎に、すなわち、信号ＣＥ２の立下り時
に、所定のパルス幅の内部パルス信号を発生する。この
立下り検出回路２６で発生された内部パルス信号は、Ｄ
型フリップフロップ２７のリセット入力端Ｒに供給され
る。このチップ選択信号ＣＥ２は、更に、遅延回路２４
を介して、Ｄ型フリップフロップ２７のクロック入力端
ＣＫに供給される。Ｄ型フリップフロップ２７の出力Ｑ
は、ＯＲゲートＯＲ２の他方端に供給され、このＯＲゲ
ートＯＲ２の出力が、内部パルス信号ＰＷとしてロウデ
コーダに供給される。

【００１５】ここで、上記３種類の外部制御信号につい
て説明すると、書込み・読出し制御信号／ＷＥは、この
半導体メモリが書込み状態である時に“Ｌ”レベルに設
定される信号であり、２種類のチップ選択信号／ＣＥ１
およびＣＥ２は、書込み・読出し動作と待機状態との選
択を行う信号である。そして、この従来の半導体メモリ
では、一方のチップ選択信号ＣＥ２を用いてバーンイン
試験を行う期間の設定を行うようにしている。

【００１６】図１０は、図８におけるロウデコーダ３０
の詳細構成例を示す回路図である。このロウデコーダ３
０には、複数入力のＡＮＤゲートＡＮ５，ＡＮ６，ＡＮ
７が設けられている。これらＡＮＤゲートＡＮ５，ＡＮ
６，ＡＮ７の各１つの入力端には、図８に示す制御回路
２８から出力される内部パルス信号ＰＷが並列に供給さ
れており、残りの入力端には、ロウアドレスバッファ２
９から出力されるロウアドレスＲＡ０，ＲＡ１，ＲＡ
ｎ，／ＲＡ０，／ＲＡ１，／ＲＡｎが供給される。そし
て、これらＡＮＤゲートＡＮ５，ＡＮ６，ＡＮ７の出力
によって、複数のワード線ＷＬの内のいずれか１つが選
択される。

【００１７】次に、上記構成でなる半導体メモリのデー
タ書込み動作を示すタイミングチャートである図１１お
よび図９を参照して説明する。この半導体メモリの書込
み動作は、書込み・読出し制御信号／ＷＥによる書込み
動作，チップ選択信号／ＣＥ１による書込み動作，チッ
プ選択信号ＣＥ２による書込み動作の３種類がある。

【００１８】まず、書込み・読出し制御信号／ＷＥによ
る書込み動作は、チップ選択信号ＣＥ２，チップ選択信
号／ＣＥ１が“Ｈ”レベル，“Ｌ”レベルにそれぞれ固
定されている状態で行われる。この状態で、書込み・読
出し制御信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに
変化すると、図９に示す回路において、インバータＩＮ
９の出力が“Ｌ”から“Ｈ”レベルに立ち上がる。この
とき、チップ選択信号／ＣＥ１が入力されるインバータ
ＩＮ８の出力およびチップ選択信号ＣＥ２は“Ｈ”レベ
ルになっており、両信号が入力されるＡＮＤゲートＡＮ
３の出力は“Ｈ”レベルになる。従って、書込み・読出
し制御信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変
化すると、ＡＮＤゲートＡＮ４の出力は“Ｌ”レベルか
ら“Ｈ”レベルに変化する。

【００１９】そして、このＡＮＤゲートＡＮ４の出力の
レベル変化がパルス発生回路２５で検出され、このパル
ス発生回路２５で、所定パルス幅の内部パルス信号ＰＷ
が発生する。この内部パルス信号幅は、各メモリセルで
データの書込みが十分に行えるに足りる短い期間に設定
されている。この内部パルス信号ＰＷは、ＯＲゲートＯ
Ｒ２を介してロウデコーダ３０に供給される。ロウデコ
ーダ３０では、複数のＡＮＤゲートＡＮ５からＡＮ７の
内、外部ロウアドレスに応じた１つから前記内部パルス
信号ＰＷが出力される。この結果、この内部パルス信号
ＰＷが供給される１つのワード線ＷＬが内部パルス信号
ＰＷの期間だけ選択され、このワード線ＷＬに接続され
ているメモリセルが選択される。なお、この時、センス
アンプ３５から書込み電位が、カラムセレクトゲート３
４を介してメモリセルアレイ３１に供給されており、ワ
ード線ＷＬによって選択されたメモリセルに対するデー
タの書込みが行われる。

【００２０】チップ選択信号／ＣＥ１による書込み動作
は、チップ選択信号ＣＥ２，書込み・読出し制御信号／
ＷＥが“Ｈ”レベル，“Ｌ”レベルにそれぞれ固定され
ている状態で行われる。この状態で、チップ選択信号／
ＣＥ１が“Ｈ”レベルから“Ｌ”レベルに変化すると、
図９に示す回路において、インバータＩＮ８の出力が
“Ｌ”レベルから“Ｈ”レベルに立ち上がる。このと
き、チップ選択信号ＣＥ２は“Ｈ”レベルなので、チッ
プ選択信号／ＣＥ１が“Ｈ”レベルから“Ｌ”レベルに
変化すると、ＡＮＤゲートＡＮ３の出力は“Ｌ”レベル
から“Ｈ”レベルに変化する。一方、書込み・読出し制
御信号／ＷＥが入力されるインバータＩＮ９の出力は
“Ｈ”レベルになっているので、チップ選択信号／ＣＥ
１が“Ｈ”レベルから“Ｌ”レベルに変化すると、ＡＮ
ＤゲートＡＮ４の出力は“Ｌ”レベルから“Ｈ”レベル
に変化する。そして、このＡＮＤゲートＡＮ４の出力の
レベル変化がパルス発生回路２５で検出され、書込み・
読出し制御信号／ＷＥのレベル変化の場合と同様のパル
ス幅の内部パルス信号ＰＷが発生し、データの書込みが
行われる。

【００２１】チップ選択信号ＣＥ２による書込み動作
は、チップ選択信号／ＣＥ１，書込み・読出し制御信号
／ＷＥが“Ｌ”レベルにそれぞれ固定されている状態
で、行われる。この状態で、チップ選択信号ＣＥ２が
“Ｌ”レベルから“Ｈ”レベルに変化すると、図９に示
す回路において、ＡＮＤゲートＡＮ４の出力が“Ｌ”レ
ベルから“Ｈ”レベルに立ち上がる。また、チップ選択
信号ＣＥ２は遅延回路２４を介してＤ型フリップフロッ
プ２７にクロック信号として供給されているので、チッ
プ選択信号ＣＥ２が“Ｈ”レベルに変わることにより、
Ｄ型フリップフロップ２７の出力Ｑは“Ｈ”レベルに立
ち上がる。従って、ＯＲゲートＯＲ２から出力される内
部パルス信号ＰＷは、チップ選択信号ＣＥ２が“Ｈ”レ
ベルに変わった後に、“Ｈ”レベルに立ち上がる。

【００２２】次に、チップ選択信号ＣＥ２が“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、ＡＮＤゲートＡＮ３
およびＡＮ４の出力も、順次“Ｈ”レベルから“Ｌ”レ
ベルに立ち下がる。また、チップ選択信号ＣＥ２の
“Ｌ”レベル立下りが、立下り検出回路２６により検出
され、立下り検出回路２６から、所定のパルス幅の信号
が出力される。そして、この信号がＤ型フリップフロッ
プ２７のリセット入力端Ｒに入力した後、このＤ型フリ
ップフロップ２７がリセットされ、その出力Ｑは“ｌ”
レベルに立ち下がる。

【００２３】すなわち、チップ選択信号ＣＥ２による書
込み動作の場合には、図１１に示すように、内部パルス
信号ＰＷのパルス幅は、チップ選択信号ＣＥ２のパルス
幅に応じて設定され、この内部パルス信号ＰＷのパルス
幅の期間だけ、ワード線ＷＬが選択されることになる。
このため、バーンイン試験時にワード線に電圧ストレス
を任意の期間だけ印加することができ、スクリーニング
に要する時間の短縮を図ることができる。しかも、通常
動作では、ワード線をパルス的に選択するため、消費電
流が増大する恐れは生じない。

【００２４】なお、以上の説明はデータの書込み動作の
みを説明したが、データの読出し動作についても同様に
動作できる。

【００２５】

【発明が解決しようとする課題】図８に示す従来の半導
体メモリは、電気的試験時にテスタにより半導体メモリ
をテストするテスタ用パターンの他に、バーンイン試験
時に各半導体メモリを駆動するバーンイン試験用パター
ンを必要とする。このため、これらテスタ用パターンお
よびバーンイン試験用パターンを開発時に作成するため
開発工数が大きく、また、開発後の変更管理などのメン
テナンス工数が大きいなどの問題がある。

【００２６】その理由は、従来の半導体メモリは、通常
動作時に用いられない各外部制御信号の特定組み合わせ
後のみ内部パルス信号のパルス幅を制御でき、各ワード
線および各セルへの電圧ストレスを増大させスクリーニ
ング時間を短縮するためには、テスタ用パターンをバー
ンイン試験用パターンとして流用できないためである。

【００２７】また、この問題は、外部からの基準クロッ
ク信号に同期して動作する同期式半導体メモリにおいて
も同様に発生する。

【００２８】したがって、本発明の目的は、半導体メモ
リ内蔵の半導体集積回路装置において、バーンイン試験
用パターンの開発工数およびメンテナンス工数を削減す
ることにある。

【００２９】

【課題を解決するための手段】そのため、本発明は、ワ
ード線およびビット線に接続されたメモリセルを配列す
るメモリセルアレイ部と、内部パルス信号を発生するパ
ルス発生手段とを有し、前記内部パルス信号に同期して
前記ワード線およびビット線を選択制御する半導体メモ
リ内蔵の半導体集積回路装置において、外部から入力さ
れた信号の入力電圧または電源電圧と予め内部設定され
た基準電位とを比較しこの基準電位以上の入力電圧また
は電源電圧を検知し、その検知結果に対応して前記内部
パルス信号のパルス幅を一定のパルス幅から外部制御信
号のパルス幅に切り換えている。

【００３０】また、前記入力電圧と前記基準電位とを比
較しこの基準電位以上の入力電圧を検知しその検知結果
を出力する入力電圧検知手段を備え、前記パルス発生手
段が、前記検知結果に対応して前記外部制御信号を前記
内部パルス信号として出力している。

【００３１】または、前記電源電圧と前記基準電位とを
比較し前記基準電位以上の電源電圧を検知しその検知結
果を出力する電源電圧検知手段を備え、前記パルス発生
手段が、前記検知結果に対応して前記外部制御信号を前
記内部パルス信号として出力している。

【００３２】また、前記パルス発生手段が、前記外部制
御信号が遅延されその遅延信号が前記検知結果に対応し
て制御される遅延回路を備えている。

【００３３】さらに、前記パルス発生手段が、前記外部
制御信号として外部基準クロック信号を入力しこの外部
基準クロック信号に同期して前記内部パルス信号を発生
している。

【００３４】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の半導体集積回路装置の
実施形態１を示すブロック図である。本実施形態の半導
体集積回路装置は、外部から入力される基準クロック信
号ＣＬＫに同期してワード線およびビット線を選択制御
しデータ読出し／書込み動作を行う同期式半導体メモリ
である。この同期式半導体メモリを構成する各ブロック
の中、各ブロック１，５〜２２は、従来の同期式半導体
メモリと同等の機能を持つ。さらに、本実施形態の同期
式半導体メモリは、外部から入力される基準クロック信
号ＣＬＫの入力電圧と予め内部設定された基準電位とを
比較しこの基準電位以上の入力電圧を検知しその検知結
果を出力する入力電圧検知回路２を備え、パルス発生回
路４が、入力電圧検知回路２の出力により基準クロック
信号ＣＬＫを内部パルス信号として出力することを特徴
としている。次に、まず、本実施形態の同期式半導体メ
モリ全体について、図１を参照し説明する。

【００３５】アドレス回路５は、外部アドレスを受け、
このアドレスから各ビット毎にそれぞれ相補なレベルを
持つ内部アドレスを発生し、入力レジスター回路６に供
給する。入力レジスター回路６は、外部から受ける基準
クロック信号により内部アドレスを保持する回路であ
り、この出力をデコーダ回路７に供給する。デコーダ回
路７は、アドレス信号をデコードし、そのデコード出力
をメモリセルアレイ８に供給する。

【００３６】メモリセルアレイ８では、メモリセルが行
方向および列方向に配列されており、各行に配列された
メモリセルにはデコーダ回路７から出力される各ワード
線が接続され、各列に配列されたメモリセルには各ビッ
ト線対が接続されている。そして、デコーダ回路７の出
力に基づき、メモリセルアレイ８の１つのワード線が選
択される。一方、複数のビット線対は、デコーダ回路７
から出力される複数の列選択信号に接続され、その中の
１つのビット線対が、デコーダ回路７の出力に基づき選
択される。

【００３７】データの読出し時には、増幅回路１２は、
上記デコーダ回路７によって選択される１つのビット線
対に接続されたメモリセルからの読出し電位を増幅して
出力レジスター１４に出力する。出力レジスター１４
は、外部から受ける基準クロック信号により増幅回路１
２からのデータを保持する回路である。更に、出力レジ
スター１４の出力は、出力回路２１を介し、外部データ
として出力される。

【００３８】また、データ書込み時には、データ入力回
路２２が、外部書込みデータを受け、書込みデータを入
力レジスター回路１５に供給する。入力レジスター回路
１５の出力は、書込み回路１３を介し、デコーダ回路７
によって選択される１つのビット線対に接続されたメモ
リセルに対し、書込みデータに応じた電位を供給する。

【００３９】読出し・書込み制御信号入力回路９は、外
部から読出し・書込み制御信号／ＷＥを受け、入力レジ
スター回路１０を介し、読出し・書込み制御回路１１に
供給する。この読出し・書込み制御回路１１の出力は、
増幅回路１２および書込み回路１３を制御し、読出し動
作か書込み動作かの制御を行う。

【００４０】チップ選択信号入力回路１６は、外部から
チップ選択信号／ＣＳを受け、入力レジスター回路１７
を介し、チップ選択制御回路１８に供給する。このチッ
プ選択制御回路１８からの出力は、デコーダ回路７，読
出し・書込み制御回路１１，出力データ制御回路２０を
制御し、動作の許可および禁止の制御を行う。

【００４１】出力データ制御信号入力回路１９は、外部
から出力データ制御信号／ＯＥを受け、出力データ制御
回路２０に出力する。この出力データ制御回路２０の出
力は、出力回路２０を制御し、外部へのデータ出力許可
および禁止の制御を行う。

【００４２】基準クロック入力回路１は、外部からの信
号である基準クロック信号ＣＬＫを入力し、その出力Ａ
は、パルス発生回路４に供給される。入力電圧検知回路
２は、基準クロック信号ＣＬＫを受け、基準クロック信
号ＣＬＫの入力電圧と予め内部設定された基準電位とを
比較し、この基準電位以上の入力電圧を検知し、その検
知結果の出力Ｅをパルス発生回路４に供給する。パルス
発生回路４は、入力電圧検知回路２の出力Ｅが不活性の
場合、基準クロック信号ＣＬＫの立上りに同期して、内
部回路が問題無く動作するに足りる短い一定のパルス幅
をもつ内部パルス信号ＰＷを発生し、入力電圧検知回路
２の出力Ｅが活性の場合、基準クロック入力回路１の出
力Ａを内部パルス信号ＰＷとして出力する。この内部パ
ルス信号ＰＷは、内部回路である入力レジスター回路
６，１０，１７，１５と共に、出力レジスター回路１
４，デコーダ回路７，読出し・書込み回路１１，チップ
選択制御回路１８とを制御し、各内部回路の動作期間を
決定する構成となっている。

【００４３】図２は、図１の同期式半導体メモリの動作
例を示す波形図である。図１，２を参照し、本実施形態
の半導体集積回路装置の動作について説明する。

【００４４】まず、基準クロック信号ＣＬＫは、入力電
圧検知回路２により、基準電位と比較される。

【００４５】基準クロック信号ＣＬＫの“Ｈ”レベルの
入力電圧が基準電位より低い場合、入力電圧検知回路２
は、“Ｌ”レベルの出力Ｅをパルス発生回路４に供給す
る。“Ｌ”レベルの出力Ｅを供給されると、パルス発生
回路４は、基準クロック信号ＣＬＫの立上りに同期し
て、内部回路が問題無く動作するに足りる短い一定のパ
ルス幅をもつ内部パルス信号ＰＷを発生する。この内部
パルス信号ＰＷに同期して、同期式半導体メモリは、通
常動作を実行する。

【００４６】すなわち、入力レジスター回路６，１０，
１７，１５は、内部パルス信号ＰＷの立上り信号を受
け、外部からの信号であるアドレスＡＤＤ、書込み・読
出し制御信号／ＷＥ、チップ選択信号／ＣＳを各入力レ
ジスター回路内に取り込み、信号の電位を保持する。こ
のとき、書込み・読出し制御信号／ＷＥが“Ｈ”レベル
の場合は読出し状態となり、“Ｌ”レベルの場合は書込
み状態となる。また、チップ選択信号／ＣＳが“Ｌ”レ
ベルの場合は、動作状態となり、“Ｈ”レベルの場合
は、待機状態となる。更に、デコーダ回路７は、入力レ
ジスター回路６の保持電位と内部パルス信号ＰＷを受
け、各１つのワード線とビット線対を選択する。この選
択期間は、内部パルス信号ＰＷの立上りから立下りまで
の期間となる。

【００４７】また、読出し・書込み回路１１，チップ選
択制御回路１８も、内部パルス信号ＰＷにて制御される
ため、各回路の動作期間も内部パルス信号ＰＷの立上り
から立下りまでの期間にて決定される。更に、メモリセ
ルは、ワード線とビット線対の選択期間に、データ読出
しおよび書込みが行われる。書込みの場合は、Ｉ／Ｏ端
子からの信号である書込みデータを内部パルス信号ＰＷ
の立ち上がりを受けて入力レジスター回路１５内に取り
込み保持し、書込み回路１３に出力する。書込み回路１
３は、ワード線およびビット線対の選択期間にメモリセ
ルに電位の書込みを行う。一方、読出しの場合は、ワー
ド線およびビット線対の選択期間にメモリセルのデータ
電位を増幅回路１２により増幅し、出力レジスター回路
１４に出力する。出力レジスター回路１４は、次の内部
パルス信号ＰＷの立上りを受け、増幅回路１２の出力を
取り込み保持し、出力回路２１に出力する。出力回路２
１は、出力レジスター回路１４から出力されたデータを
Ｉ／Ｏ端子に出力する。

【００４８】基準クロック信号ＣＬＫの“Ｈ”レベルの
入力電圧が基準電位より高い場合、入力電圧検知回路２
は、基準クロック信号ＣＬＫを受け、その入力電位の
“Ｈ”レベルの電位と入力電圧検知回路２の内部に持つ
基準電位とを比較し、基準クロック信号ＣＬＫの“Ｈ”
レベルに対応した“Ｈ”レベルのパルス幅をもつ出力Ｅ
をパルス発生回路４に供給する。このとき、パルス発生
回路４は、入力電圧検知回路２の出力Ｅの制御により、
基準クロック信号ＣＬＫの立上りから立下りまで“Ｈ”
レベルのパルス幅を持つ内部パルス信号ＰＷを出力す
る。入力レジスター回路６，１０，１７，１５は、内部
パルス信号ＰＷの立上り信号を受け、外部からの信号で
あるアドレスＡＤＤ、書込み・読出し制御信号／ＷＥ、
チップ選択信号／ＣＳを各入力レジスター回路内に取り
込み、信号の電位を保持する。このとき、書込み・読出
し制御信号／ＷＥが“Ｈ”レベルの場合は読出し状態と
なり、“Ｌ”レベルの場合は書込み状態となる。また、
チップ選択信号／ＣＳが“Ｌ”レベルの場合は動作状態
となり、“Ｈ”レベルの場合は、待機状態となる。

【００４９】さらに、デコーダ回路７は、入力レジスタ
ー回路６の保持電位と内部パルス信号ＰＷを受け、各１
つのワード線とビット線対とを選択する。この選択期間
は、内部パルス信号ＰＷの立上りから立下りまでの期間
となる。また、読出し・書込み回路１１およびチップ選
択制御回路１８も、内部パルス信号ＰＷにて制御され、
各回路の動作期間も、内部パルス信号ＰＷの立上りから
立下りまでの期間となる。更に、メモリセルにおいて、
ワード線およびビット線対の選択期間に電位の読出しお
よび書込みが行われる。書込みの場合は、外部のＩ／Ｏ
端子からの信号である書込みデータを内部パルス信号Ｐ
Ｗの立上りを受けて入力レジスター回路１５内に取り込
み保持し、書込み回路１３に出力する。書込み回路１３
は、ワード線およびビット線対の選択期間にメモリセル
に電位の書込みを行う。読出しの場合は、ワード線およ
びビット線対の選択期間にメモリセルの電位が増幅回路
１２により増幅され、出力レジスター回路１４に出力さ
れる。出力レジスター回路１４は、次の内部パルス信号
ＰＷの立上りを受け増幅回路１２より出力された電位を
取り込み保持し、出力回路２１を介し外部のＩ／Ｏ端子
に出力する。

【００５０】以上のように、基準クロック信号ＣＬＫの
入力電位が入力電圧検知回路２にて発生する基準電位よ
り低い場合は、内部回路が動作するに足りる短い内部パ
ルス信号ＰＷをパルス発生回路４で自動発生し、消費電
流の削減を行う。また、基準クロック信号ＣＬＫの入力
電位が入力電圧検知回路２にて発生する基準電位より高
い場合は、基準クロック信号ＣＬＫの立上りから立下り
までの期間分のパルス幅をもつ内部パルス信号ＰＷがパ
ルス発生回路４で出力される。すなわち、基準クロック
信号ＣＬＫのパルス幅を任意に設定することで、内部パ
ルス信号ＰＷの幅を自由に変えることが出来る。

【００５１】次に、本実施形態の同期式半導体メモリの
特徴部の構成および動作について、さらに詳細に説明す
る。

【００５２】図３は、図１の同期式半導体メモリにおけ
る入力電圧検知回路２，パルス発生回路４の詳細構成を
示す回路図である。

【００５３】入力電圧検知回路２は、電源とＧＮＤとの
間に接点ＲＶを介して直列接続された抵抗Ｒ１，Ｒ２か
らなる基準電位発生部と、Ｐ型トランジスタＰ１〜Ｐ
２，Ｎ型トランジスタＮ１〜Ｎ３からなる比較部と、イ
ンバータＩＮ１と、を有し、基準クロック信号ＣＬＫを
受け、基準クロック信号ＣＬＫの入力電圧と予め内部設
定された基準電位とを比較し、この基準電位以上の入力
電圧を検知し、その検知結果の出力Ｅを出力する。

【００５４】Ｐ型トランジスタＰ１〜Ｐ２，Ｎ型トラン
ジスタＮ１〜Ｎ３からなる比較部において、Ｐ型トラン
ジスタＰ１，Ｐ２は、ソース電極を電源と接続し、ゲー
ト電極をＰ型トランジスタＰ１のドレイン電極，Ｎ型ト
ランジスタＮ１のドレイン電極に接続する。Ｎ型トラン
ジスタＮ１は、ゲート電極を抵抗Ｒ１，Ｒ２の接点ＲＶ
に接続し基準電位を入力し、Ｎ型トランジスタＮ２は、
ゲート電極に基準クロック信号ＣＬＫを入力し、ドレイ
ン電極をＰ型トランジスタＰ１のドレイン電極に接続し
且つインバータＩＮ１を介して出力Ｅを出力している。
Ｎ型トランジスタＮ３は、ドレイン電極をＮ型トランジ
スタＮ１，Ｎ２のソース電極に接続し、ゲート電極，ソ
ース電極をそれぞれ電源，ＧＮＤと接続する。

【００５５】パルス発生回路４は、インバータＩＮ５〜
ＩＮ７，２入力ＯＲゲートＯＲ１，２入力ＡＮＤゲート
ＡＮ２を有し、入力電圧検知回路２の出力Ｅに対応して
基準クロック信号ＣＬＫを内部パルス信号ＰＷとして出
力している。基準クロック信号ＣＬＫが基準クロック入
力回路１を介して入力され、さらに、遅延回路であるイ
ンバータＩＮ５，ＩＮ６，ＩＮ７を介し２入力ＯＲゲー
トＯＲ１の一端に入力する。この２入力ＯＲゲートＯＲ
１は、入力電圧検知回路２の出力Ｅを他端に入力し内部
パルス信号ＰＷを発生し半導体メモリの内部回路に出力
している。

【００５６】図４は、図３の入力電圧検知回路２，パル
ス発生回路４の動作を示す波形図である。図３，４を参
照し動作を説明する。

【００５７】まず、入力電圧検知回路２において、抵抗
Ｒ１，Ｒ２の抵抗比により、接点ＲＶから基準電圧を発
生し、Ｐ型トランジスタＰ１，Ｐ２とＮ型トランジスタ
Ｎ１〜Ｎ３で構成される比較回路により、基準クロック
信号ＣＬＫの入力電位が基準電圧の電位と比較される。
基準クロック信号ＣＬＫの入力電位が基準電位より低い
場合は、Ｎ型トランジスタＮ１がＯＮ状態、Ｎ型トラン
ジスタＮ２がＯＦＦ状態となる。また、Ｐ型トランジス
タＰ１，Ｐ２がＯＮ状態でありＮ型トランジスタＮ３が
ＯＮ状態であるために、Ｎ型トランジスタＮ１，Ｎ２の
ドレイン電極の電位が“Ｌ”レベル，“Ｈ”レベルとな
り、インバータＮ１を介し“Ｌ”レベルの出力Ｅを出力
する。一方、基準クロック信号ＣＬＫの入力電位が基準
電位より高い場合は、Ｎ型トランジスタＮ１がＯＦＦ状
態、Ｎ型トランジスタＮ２がＯＮ状態となる。また、Ｐ
型トランジスタＰ１，Ｐ２がＯＦＦ状態でありＮ型トラ
ンジスタＮ３がＯＮ状態であるために、Ｎ型トランジス
タＮ１，Ｎ２のドレイン電極の電位が“Ｈ”レベル，
“Ｌ”レベルとなり、インバータＮ１を介し“Ｈ”レベ
ルの出力Ｅを出力する。

【００５８】次に、パルス発生回路４において、基準ク
ロック入力回路１より“Ｈ”レベルの信号を受けると、
インバータＩＮ５，ＩＮ６，ＩＮ７を介して遅延および
反転され、２入力ＯＲゲートＯＲ１に出力される。この
とき、入力電圧検知回路２の出力Ｅが“Ｌ”レベルの場
合、２入力ＯＲゲートＯＲ１は、基準クロック信号ＣＬ
Ｋから遅れて“Ｈ”レベルから“Ｌ”レベルになる信号
をＡＮＤゲートＡＮ２に出力する。ＡＮＤゲートＡＮ２
は、基準クロック入力回路１の出力を入力しているの
で、基準クロック信号ＣＬＫに同期して、インバータＩ
Ｎ５，ＩＮ６，ＩＮ７を介した遅延時間に対応して
“Ｈ”レベルのパルス幅を持つ内部パルス信号ＰＷを発
生する。一方、入力電圧検知回路２の出力Ｅが“Ｈ”レ
ベルの場合、２入力ＯＲゲートＯＲ１は“Ｈ”レベルを
出力し、ＡＮＤゲートＡＮ２は、基準クロック入力回路
１の出力をを入力しているので、基準クロック信号ＣＬ
Ｋの“Ｈ”レベルのパルス幅を持つ内部パルス信号ＰＷ
を出力する。

【００５９】たとえば、基準電位発生部の抵抗Ｒ１，Ｒ
２の関係を２対４の比率とすると、通常動作において、
電源電圧が５Ｖ、入力電位の振幅が０Ｖ〜３Ｖの場合、
抵抗Ｒ１，Ｒ２の接点ＲＶの電位は３．３３Ｖとなり、
基準クロック信号ＣＬＫの入力電位（０Ｖ〜３Ｖ）は基
準電位より低く、入力電圧検知回路２は常に“Ｌ”レベ
ルを出力し、パルス発生回路４は、基準クロック信号Ｃ
ＬＫに同期して、インバータＩＮ５，ＩＮ６，ＩＮ７を
介した遅延時間に対応して“Ｈ”レベルのパルス幅を持
つ内部パルス信号ＰＷを発生する。一方、バーンイン試
験において、電源電圧は７Ｖ、入力電位の振幅は０Ｖ〜
５Ｖの場合、抵抗Ｒ１，Ｒ２の接点ＲＶの電位は４．６
６Ｖとなり、基準クロック信号ＣＬＫの入力電位（０Ｖ
〜５Ｖ）の“Ｈ”レベルは基準電位より高くなり、入力
電圧検知回路２は、基準クロック信号ＣＬＫの入力電位
の“Ｈ”レベルに対応して“Ｈ”レベルを出力し、パル
ス発生回路４は、基準クロック信号ＣＬＫの“Ｈ”レベ
ルのパルス幅を持つ内部パルス信号ＰＷをする。

【００６０】図５は、本発明の半導体集積回路装置の実
施形態２を示すブロック図である。本実施形態の半導体
集積回路装置は、外部から入力される基準クロック信号
ＣＬＫに同期してワード線およびビット線を選択制御し
データ読出し／書込み動作を行う同期式半導体メモリで
ある。このを構成する各ブロックの中、電源電圧検知回
路３，パルス発生回路４以外の各ブロック１，５〜２２
は、図１に示した実施形態１のと同等であり、同期式半
導体メモリ全体について重複説明を省略する。

【００６１】図６は、図５の同期式半導体メモリにおけ
る電源電圧検知回路３，パルス発生回路４の詳細構成例
を示す回路図である。

【００６２】電源電圧検知回路３は、Ｐ型トランジスタ
Ｐ５〜Ｐ１０，抵抗Ｒ３からなる基準電位発生部と、Ｐ
型トランジスタＰ１１〜Ｐ１２，Ｎ型トランジスタＮ６
〜Ｎ８からなる比較部と、電源とＧＮＤとの間に接点Ｖ
Ｌを介して直列接続された抵抗Ｒ４，Ｒ５からなる電源
電圧分圧部と、を有し、電源電圧と予め内部設定された
基準電位とを比較し、この基準電位以上の電源電圧を検
知し、その検知結果の出力Ｂを出力する。

【００６３】Ｐ型トランジスタＰ５〜Ｐ１０，抵抗Ｒ３
からなる基準電位発生部において、Ｐ型トランジスタＰ
５は、ソース電極，ゲート電極を電源，ＧＮＤに接続
し、ドレイン電極をＰ型トランジスタＰ６，Ｐ９のソー
ス電極に接続している。Ｐ型トランジスタＰ６は、ゲー
ト電極をドレイン電極に接続し、さらに、Ｐ型トランジ
スタＰ７のソース電極に接続している。このＰ型トラン
ジスタＰ７は、ソース電極をドレイン電極に接続し、さ
らに、Ｐ型トランジスタＰ８のソース電極に接続してい
る。このＰ型トランジスタＰ８は、ゲート電極，ドレイ
ン電極をＧＮＤに接続する。また、Ｐ型トランジスタＰ
９は、ゲート電極をドレイン電極に接続し、さらに、Ｐ
型トランジスタＰ１０のソース電極に接続する。このＰ
型トランジスタＰ１０は、ゲート電極をドレイン電極に
接続し、さらに、抵抗Ｒ３を介してＧＮＤに接続してい
る。このＰ型トランジスタＰ１０および抵抗Ｒ３の接続
点ＲＶＳから基準電位を出力している。

【００６４】また、Ｐ型トランジスタＰ１１〜Ｐ１２，
Ｎ型トランジスタＮ６〜Ｎ８からなる比較部は、Ｎ型ト
ランジスタＮ６，７のゲート電極を接続点ＲＶＳ，ＶＬ
に接続し、基準電位，電源電圧分圧を入力しＮ型トラン
ジスタＮ７のドレイン電極から出力Ｂを出力する。その
他の構成は、図３に示した実施形態１におけるＰ型トラ
ンジスタＰ１〜Ｐ２，Ｎ型トランジスタＮ１〜Ｎ３から
なる比較部と同等であり、重複説明を省略する。

【００６５】パルス発生回路４は、２入力ＡＮＤゲート
ＡＮ１〜ＡＮ２，インバータＩＮ５〜ＩＮ７を有し、電
源電圧検知回路３の出力Ｂに対応して基準クロック信号
ＣＬＫを内部パルス信号ＰＷとして出力している。基準
クロック信号ＣＬＫが基準クロック入力回路１を介して
２入力ＡＮＤゲートＡＮ１の一端に入力され、この２入
力ＡＮＤゲートＡＮ１は、電源電圧検知回路３の出力Ｂ
を他端に入力し、遅延回路であるインバータＩＮ５，Ｉ
Ｎ６，ＩＮ７を介し２入力ＡＮＤゲートＡＮ２の一端に
出力する。この２入力ＡＮＤゲートＡＮ２は、基準クロ
ック入力回路１の出力を他端に入力し、内部パルス信号
ＰＷを発生し半導体メモリの内部回路に出力している。

【００６６】図７は、本実施形態の電源電圧検知回路
３，パルス発生回路４の動作を示す波形図である。図
６，７を参照し動作を説明する。

【００６７】まず、電源電圧検知回路３において、３段
縦積みのＰ型トランジスタＰ６，Ｐ７，Ｐ８と２段縦積
みのＰ型トランジスタＰ９，Ｐ１０の差である１段分の
スレッシュホールド電圧（以下、ＶＴと称す。）差を基
準電圧として接点ＲＶＳから発生し、抵抗Ｒ４，Ｒ５の
抵抗比で分圧された接点ＶＬの電源電圧分圧が、Ｐ型ト
ランジスタＰ１１〜Ｐ１２，Ｎ型トランジスタＮ６〜Ｎ
８からなる比較部において比較される。基準電位より低
い場合は、Ｎ型トランジスタＮ６，Ｎ７がＯＮ状態，Ｏ
ＦＦ状態となる。また、Ｐ型トランジスタＰ１１，Ｐ１
２がＯＮ状態であり、Ｎ型トランジスタＮ８がＯＮ状態
であるために、Ｎ型トランジスタＮ６，Ｎ７のドレイン
電極の電位が“Ｌ”レベル，“Ｈ”レベルとなり、
“Ｈ”レベルの出力Ｂが発生する。一方、基準電位より
高い場合は、Ｎ型トランジスタＮ６，Ｎ７がＯＦＦ状
態，ＯＮ状態となる。また、Ｐ型トランジスタＰ１１，
Ｐ１２がＯＦＦ状態であり、Ｎ型トランジスタＮ８がＯ
Ｎ状態であるために、Ｎ型トランジスタＮ６，Ｎ７のド
レイン電極の電位が“Ｈ”レベル，“Ｌ”レベルとな
り、“Ｌ”レベルの出力Ｂが発生する。

【００６８】次に、パルス発生回路４において、“Ｈ”
レベルの出力Ｂと基準クロック入力回路１より“Ｈ”レ
ベルの信号とを受けると、ＡＮＤゲートＡＮ１は“Ｈ”
レベルを出力する。さらに、ＡＮＤゲートＡＮ２は、内
部パルス信号ＰＷとして、ＡＮＤゲートＡＮ１の出力が
インバータＩＮ５，ＩＮ６，ＩＮ７を介し遅延および反
転され“Ｈ”レベルを出力するまで“Ｈ”レベルを出力
し、その後、“Ｌ”レベルを出力する。すなわち、基準
クロック信号ＣＬＫが“Ｈ”レベルになると、インバー
タＩＮ５，ＩＮ６，ＩＮ７のディレイ期間のみ、ＡＮＤ
ゲートＡＮ２は、内部パルス信号ＰＷとして、“Ｈ”レ
ベルを出力する。一方、“Ｌ”レベルの出力Ｂを受ける
と、基準クロック信号の信号レベルに関係なく、ＡＮＤ
ゲートＡＮ１は“Ｌ”レベルを出力し、インバータＩＮ
５，ＩＮ６，ＩＮ７を介して“Ｈ”レベルをＡＮＤゲー
トＡＮ２に出力する。ＡＮＤゲートＡＮ２は、内部パル
ス信号ＰＷとして、他端に入力する基準クロック入力回
路の出力Ｈが“Ｈ”レベルの期間中、“Ｈ”レベルを出
力する。

【００６９】たとえば、電源電圧分圧部の抵抗Ｒ４，Ｒ
５の関係を５対１の比率とし、Ｐ型トランジスタＰ６〜
Ｐ１０のＶＴを１Ｖとすると、通常動作において、電源
電圧が５Ｖの場合、Ｐ型トランジスタＰ５のドレイン電
極は３Ｖとなり、接点ＲＶＳの電位は１Ｖとなる。ま
た、接点ＶＬの電位は、抵抗Ｒ４，Ｒ５の比率が５対１
であるため０．８３Ｖとなり基準電位より低く、電源電
圧検知回路２３は常に“Ｈ”レベルを出力し、パルス発
生回路４は、基準クロック信号ＣＬＫに同期して、イン
バータＩＮ５，ＩＮ６，ＩＮ７を介した遅延時間に対応
して“Ｈ”レベルのパルス幅を持つ内部パルス信号ＰＷ
を発生する。一方、バーンイン試験において、電源電圧
が７Ｖの場合、Ｐ型トランジスタＰ５のドレイン電極は
３Ｖとなり、接点ＲＶＳの電位は１Ｖとなる。また、接
点ＶＬの電位は、抵抗Ｒ４，Ｒ５の比率が５対１である
ため１．１６Ｖとなり基準電位より高く、電源電圧検知
回路２３は常に“Ｌ”レベルを出力し、パルス発生回路
４は、基準クロック信号ＣＬＫの“Ｈ”レベルのパルス
幅を持つ内部パルス信号ＰＷをする。

【００７０】

【発明の効果】第１の効果は、半導体メモリ内蔵の半導
体集積回路装置において、バーンイン試験時の状態を自
動的に判断しスクリーニングに要する時間を短縮でき、
且つ、半導体集積回路装置のバーンイン試験用パターン
作成を不要とし、半導体集積回路装置の開発工数および
メンテナンス工数を削減できることである。

【００７１】その理由は、通常動作時に用いられない各
外部制御信号の特定組み合わせ制御でなく、予め内部設
定された基準電位以上の外部入力電圧または電源電圧を
検知し、内蔵する半導体メモリのワード線およびビット
線を選択制御しメモリ読出し／書込み動作を行う内部パ
ルス信号のパルス幅を外部制御信号のパルス幅に切り換
えるためである。

【００７２】第２の効果は、上記機能強化の半導体集積
回路装置が従来の半導体集積回路装置と同等のコストで
実現できることである。

【００７３】その理由は、通常動作時とバーンイン試験
時で内部パルス信号のパルス幅を切り換える制御回路が
従来の制御回路と同等の回路規模で実現できるためであ
る。

【００７４】

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の実施形態１を示
すブロック図である。

【図２】図１の半導体集積回路装置の動作例を示す波形
図である。

【図３】図１の半導体集積回路装置における入力電圧検
知回路，パルス発生回路を示す回路図である。

【図４】図３の入力電圧検知回路，パルス発生回路の動
作例を示す波形図である。

【図５】本発明の半導体集積回路装置の実施形態２を示
すブロック図である。

【図６】図５の半導体集積回路装置における電源電圧検
知回路，パルス発生回路を示す回路図である。

【図７】図６の電源電圧検知回路，パルス発生回路の動
作例を示す波形図である。

【図８】従来の半導体集積回路装置の構成例を示すブロ
ック図である。

【図９】図８の半導体集積回路装置の制御回路を示す回
路図である。

【図１０】図８の半導体集積回路装置のロウデコーダを
示す回路図である。

【図１１】図９の制御回路の動作例を示す波形図であ
る。

【符号の説明】

１基準クロック入力回路２入力電圧検知回路３電源電圧検知回路４パルス発生回路５アドレス回路６，１０，１７，１５入力レジスター回路７デコーダ回路９読出し・書込み制御信号入力回路１１読出し・書込み制御信号回路１２増幅回路１３書込み回路１４出力レジスター回路１６チップ選択信号入力回路１８チップ選択制御回路１９出力データ制御信号入力回路２０出力データ制御回路２１出力回路２２データ入力回路２４遅延回路２５パルス発生回路２６立下り検出回路２７Ｄ型フリップフロップ２８制御回路２９ロウアドレスバッファ３０ロウデコーダ８，３１メモリセルアレイ３２カラムアドレスバッファ３３カラムデコーダ３４カラムセレクトゲート３５センスアンプＰ１〜Ｐ１２Ｐ型トランジスタＮ１〜Ｎ８Ｎ型トランジスタＲ１〜Ｒ５抵抗ＩＮ１〜ＩＮ９インバータＯＲ１〜ＯＲ２ＯＲゲートＡＮ１〜ＡＮ７ＡＮＤゲートＡ基準クロック入力回路の出力信号Ｂ電源電圧検知回路の出力信号Ｃデコーダ回路の出力信号Ｄ読出し・書込み制御信号回路出力信号Ｅ入力電圧検知回路出力信号ＰＷ内部パルス信号ＣＬＫ基準クロック信号ＡＤＤアドレス信号／ＷＥ読出し・書込み制御信号／ＣＳチップ選択信号／ＯＥ出力データ制御信号ＲＶ，ＲＶＳ，ＶＬ接点ＲＡ０〜ＲＡｎ，／ＲＡ０〜／ＲＡｎロウアドレス
信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G01R 31/28 G11C 11/413

Claims

(57)【特許請求の範囲】

【請求項１】ワード線およびビット線に接続されたメ
モリセルを配列するメモリセルアレイ部と、内部パルス
信号を発生するパルス発生手段とを有し、前記内部パル
ス信号に同期して前記ワード線およびビット線を選択制
御する半導体メモリ内蔵の半導体集積回路装置におい
て、外部から入力された信号の入力電圧または電源電圧と予
め内部設定された基準電位とを比較しこの基準電位以上
の入力電圧または電源電圧を検知し、その検知結果に対
応して前記内部パルス信号のパルス幅を一定のパルス幅
から外部制御信号のパルス幅に切り換えることを特徴と
する半導体集積回路装置。
【請求項２】前記入力電圧と前記基準電位とを比較し
この基準電位以上の入力電圧を検知しその検知結果を出
力する入力電圧検知手段を備え、前記パルス発生手段
が、前記検知結果に対応して前記外部制御信号を前記内
部パルス信号として出力する、請求項１記載の半導体集
積回路装置。
【請求項３】前記電源電圧と前記基準電位とを比較し
前記基準電位以上の電源電圧を検知しその検知結果を出
力する電源電圧検知手段を備え、前記パルス発生手段
が、前記検知結果に対応して前記外部制御信号を前記内
部パルス信号として出力する、請求項１記載の半導体集
積回路装置。
【請求項４】前記パルス発生手段が、前記外部制御信
号が遅延されその遅延信号が前記検知結果に対応して制
御される遅延回路を備える、請求項１，２または３記載
の半導体集積回路装置。
【請求項５】前記パルス発生手段が、前記外部制御信
号として外部基準クロック信号を入力しこの外部基準ク
ロック信号に同期して前記内部パルス信号を発生する、
請求項１，２，３または４記載の半導体集積回路装置。