JPH09265795A - メモリ装置及びその試験方法 - Google Patents

Abstract

(57)【要約】 【課題】メモリ装置の初期不良を除去するのに適した回
路構成と試験方法を提供する。 【解決手段】ワード線を選択するアドレス回路にロジッ
ク回路を付加し、アドレス制御信号により、アドレスク
ロック数に応じたワード線を同時にアクセスできるよう
にし、全てのメモリセルに初期不良検出に必要な時間、
電気的ストレスを加えることのできるようにしたメモリ
装置の回路構成と、その試験方法を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、初期不良を容易に
検出することができるメモリ装置の回路構成と、その試
験方法に関するものである。

【０００２】

【従来の技術】従来メモリ装置の動作不良の検出は、前
記メモリ装置の使用条件において、書き込み、読みだし
又はその組み合わせ動作を行い、書き込まれたデータが
正しく読み出されることを判定する通常動作試験により
行われてきた。メモリ装置の一例としてラインメモリに
つき、前記通常動作試験における書き込み読みだし動作
を説明する。

【０００３】図４に従来技術によるラインメモリの構成
を、図５にデータ書き込みのタイミムチャートを示す。
なお図４において、メモリセルを構成するトランジスタ
と容量の番号は、ビット線Ｂ１について図の上から下
に、他のビット線Ｂ２について図の下から上に（一対の
ビット線上で時計まわりに）順に与えられている。した
がって前記ワード線の番号もこれに対応した与え方とな
っている。

【０００４】図４及び図５を参照して従来のラインメモ
リの書き込み動作を説明する。データ書き込みにおい
て、入力データＤ１はライトエネーブル信号ＷＥ１によ
りビット線Ｂ１に供給される。次にシフトレジスタによ
って構成されるアドレス回路１に単一パルスよりなるア
ドレス信号を入力し、入力データＤ１に同期したアドレ
スクロックによりワード線ＷＬ１を選択し、前記ワード
線ＷＬ１を“Ｌ”レベルにする。“Ｌ”レベルになった
前記ワード線ＷＬ１によりビット線Ｂ１に接続されたメ
モリセルのＰチャネルトランジスタＴ１がオンとなり、
前記ＰチャネルトランジスタＴ１に接続されたメモリセ
ルの容量Ｃ１に前記入力データＤ１が書き込まれる。次
にアドレス回路によりワード線ＷＬ２を選択し、同様に
してＰチャネルトランジスタＴ２を介して前記ビット線
Ｂ１に接続されたメモリセルの容量Ｃ２に入力データＤ
２が書き込まれる。

【０００５】図５に示すように、前記と同様にして入力
データＤ５０の書き込みが終了した時点で、ライトエネ
ーブル信号がＷＥ１からＷＥ２に切り替えられ、入力デ
ータＤ５１に同期したアドレスクロックによりワード線
ＷＬ５１を選択し、前記同様ワード線ＷＬ５１を“Ｌ”
レベルとすることにより、ＰチャネルトランジスタＴ５
１がオンとなり、ビット線Ｂ２に接続されたメモリセル
の容量Ｃ５１にデータＤ５１が書き込まれる。最後に入
力データＤ１００に同期したアドレスクロックによりワ
ード線ＷＬ１００を選択し、前記同様ワード線ＷＬ１０
０を“Ｌ”レベルとすることにより、Ｐチャネルトラン
ジスタＴ１００がオンとなり、ビット線Ｂ２に接続され
たメモリセルの容量Ｃ１００にデータＤ１００が書き込
まれることにより、全てのメモリセルへのデータの書き
込みが終了する。

【０００６】次に図４、図６を参照して従来のラインメ
モリの読出し動作を説明する。図６に従来技術によるラ
インメモリのデータ読出しのタイミムチャートを示す。
データの読出しは、プリチャージ信号をプリチャージ回
路２に入力することにより、ビットラインＢ１及びＢ２
を低レベルにしたのち、アドレス回路１により選択され
たワード線ＷＬ１を“Ｌ”レベルにすることにより、ビ
ット線Ｂ１に接続されたＰチャネルトランジスタＴ１が
オンとなり、メモリセルの容量Ｃ１に書き込まれたデー
タＤ１がビット線Ｂ１に読み出される。

【０００７】またビット線のＢ２側に接続されるダミー
セルのＰチャネルトランジスタＤＴ１に、ダミーセル選
択線ＤＬ１を通じて加えられるダミーセルアクセス信号
が、“Ｌ”レベルになることにより、Ｖ_DD／２にチャー
ジされているダミーセルの容量ＤＣ１に接続された前記
ダミーセルのＰチャネルトランジスタＤＴ１がオンとな
り、前記Ｖ_DD／２の電圧がＢ２側に生ずる。ここにＶ_DD
は電源電圧である。このようにして前記ビット線Ｂ１、
Ｂ２の間に電位差を生ずる。センスアンプ３により前記
電位差を０レベルと１レベルに確定し、カラムセレクト
信号ＣＳ１により出力が読み出される。同様の動作を繰
り返してメモリセルの容量Ｃ５０に書き込まれたデータ
Ｄ５０まで、カラムセレクト信号ＣＳ１により出力デー
タとして読み出す。

【０００８】前記入力データＤ５０の読みだしが終了し
た時点で、メモリセルＣ５１に書き込まれたデータＤ５
１をビット線Ｂ２上に読みだし、Ｖ_DD／２にチャージさ
れているダミーセルの容量ＤＣ２の電圧をビット線Ｂ１
側に読み出したのち、センスアンプ３により前記電位差
を０レベルと１レベルに確定し、カラムセレクト信号Ｃ
Ｓ２により出力が読み出される。同様の動作を繰り返し
て、メモリセルの容量Ｃ１００に書き込まれたデータＤ
１００を、カラムセレクト信号ＣＳ２により出力データ
として読み出す。

【０００９】以上のように書き込み読みだし動作又はそ
の組み合わせを全てのメモリセルに対して行い、書き込
まれたデータが正しく読み出されているかどうかを判断
するのが従来から行われているラインメモリの通常動作
試験である。

【００１０】

【発明が解決しようとする課題】従来メモリ装置の試験
は通常動作条件に対してのみ行っている。前記通常動作
試験においては、上記書き込み動作でメモリセルの容量
に入力データを書き込む時間、すなわちメモリセルのト
ランジスタがオン状態の時間は、ワード線がアクセスさ
れている時間に等しい。すなわち通常動作試験における
前記アクセスされている時間、すなわちアドレス信号の
継続時間中は、前記メモリセルのトランジスタがオン状
態にあって、かつ前記入力データの電圧がメモリセルの
容量に加えられた状態にある時間に相当している。前記
アドレス信号が終了すればメモリセルのトランジスタは
オフ状態となり、前記メモリセルの容量に加えられた電
圧は容量のリーク電流により徐々に減少する。従って前
記メモリセルがストレス印加状態にあること、すなわち
メモリセルを構成するトランジスタがオンであって、容
量に規定の電圧が印加された状態にあることは、前記ワ
ード線がアクセスされている時間中（以下メモリセルの
アクセス時間と呼ぶ）保証される。

【００１１】一方メモリセルにはプロセス的要因によ
り、初期不良の発生に繋がる欠陥を生ずることがあり、
これを検出するためにはメモリセルを初期不良発生に必
要な一定時間、ストレス状態に置かなければならない。
通常動作試験における前記メモリセルのアクセス時間
は、前記初期不良発生に必要な一定時間に比べて短いた
めに、通常動作試験によりプロセス的要因による初期不
良を検出することができなかった。

【００１２】またメモリセルのアクセス時間を前記メモ
リセルの初期不良を除去するに十分なだけ長くとれば試
験時間が長くなり、試験費用の大幅な増加を招く。本発
明はこのような欠点を除去し、初期不良を容易に検出す
ることができるメモリ装置及びその試験方法を提供しよ
うとするものである。

【００１３】

【課題を解決するための手段】本発明は前記の課題を解
決するためになされたものであり、具体的にはアドレス
回路に接続された複数のワード線及びダミーセル選択線
と、複数のメモリセルが接続された一対のビット線と、
前記一対のビット線にそれぞれ接続される１ケのダミー
セルと、前記メモリセルとダミーセルの出力を比較増幅
するセンス増幅器を具備するメモリ回路において、前記
アドレス回路を構成するシフトレジスタの入力に２入力
ＯＲゲートの出力を接続し、前記２入力ＯＲゲートの入
力の一方にアドレス信号を入力し、他方にアドレス制御
信号を入力することと、シフトレジスタのリセット入力
に２入力ＡＮＤゲートの出力を接続し、前記２入力ＡＮ
Ｄゲートの入力の一方に前記アドレス信号を入力し、他
方にインバータを介してアドレス制御信号を入力するこ
とにより、前記アドレス制御信号を加えた期間中、前記
アドレス信号入力部より入力したアドレスクロック数に
等しい数の前記ワード線を同時にアクセスすることがで
きるようにして、前記複数のメモリセルに初期不良を検
出するのに必要な時間、電気的ストレスを加えることの
できるメモリ装置と、その試験方法を提供しようとする
ものである。

【００１４】

【発明の実施の形態】以下ラインメモリを例として、本
発明の実施の形態を詳細に説明する。図１に本発明の第
１の実施の形態に係るラインメモリの回路構成を示す。
また図２に本ラインメモリの初期不良発生試験時におけ
るタイムチャートを示す。図４における従来のラインメ
モリの回路構成に加えて、図１に示すように、アドレス
回路１を構成するシフトレジスタの入力に２入力ＯＲゲ
ート７の出力を接続し、前記２入力ＯＲゲート７の一方
の入力にアドレス信号を入力し、他方の入力にアドレス
制御信号を入力する。またシフトレジスタのリセット入
力（図１のＣＬ端子）に２入力ＡＮＤゲート８の出力を
接続し、前記２入力ＡＮＤゲート８の一方の入力にアド
レス信号を接続し、他方の入力にインバータ９を介して
アドレス制御信号を入力する。

【００１５】次にビット線Ｂ１側のダミーセルを構成す
るトランジスタと容量をそれぞれＤＴ１、ＤＣ１とし、
ビット線Ｂ２側のダミーセルを構成するトランジスタと
容量をそれぞれＤＴ２、ＤＣ２とするとき、前記Ｐチャ
ネルトランジスタＤＴ１又はＤＴ２をＯＮさせるため
に、ダミーセルの選択線ＤＬ１及びＤＬ２にダミーセル
選択信号を出力するフリップフロップ４の一方の入力
に、アドレス回路１からダミーセル選択信号を引き出す
第１の引き出し線５を接続し、前記フリップフロップ４
の他方の入力に２入力ＮＯＲゲート１０の出力を接続す
る。次に前記２入力ＮＯＲゲート１０の一方の入力にイ
ンバータ１１を介して、前記ダミーセル選択信号の第２
の引き出し線６を接続する。また前記２入力ＮＯＲゲー
ト１０の他方の入力にダミーセル制御信号を入力する。

【００１６】通常動作試験時にはアドレス信号及びダミ
ーセル制御信号は“Ｌ”レベルにして、パルス状のアド
レス信号を加えることにより書き込み、読みだし又はそ
の組み合わせを行い、ラインメモリの動作機能を判定す
る。初期不良発生試験時にはアドレス制御信号を“Ｈ”
レベルに固定する。このようにアドレス制御信号を固定
すれば、アドレス回路のシフトレジスタにはリセットが
かけられず、かつ常に“Ｈ”レベルの信号がアドレス回
路１に入力されるようになる。このため前記シフトレジ
スタの出力は、アドレスクロックの数に応じて“Ｈ”レ
ベルを出力するので、ワード線はＷＬ１からＷＬ１００
に向けて次々に“Ｌ”レベルになる。すなわち前記ワー
ド線は一度“Ｌ”レベルになると、前記アドレス制御信
号が“Ｌ”レベルにならない限り“Ｌ”レベルを保持す
る。

【００１７】ワード線が“Ｌ”レベルになることによ
り、メモリセルを構成するＰチャネルトランジスタがＯ
Ｎとなり、入力データの電圧値に従ってメモリセルの容
量の充電が行われ、メモリセルに電気的ストレスを加え
ることができる。また全てのワード線が“Ｌ”レベルに
なった後も、任意の時間アドレスクロックを供給するこ
とにより、全てのメモリセルに任意の時間電気的ストレ
スを加えることができる。

【００１８】なおダミーセル制御信号を“Ｈ”レベルす
ることにより、ワードラインＷＬ５１が“Ｌ”レベルに
なった時、同時にダミーセルに接続しているＰチャネル
トランジスタＤＴ１をオンさせるダミーセル選択信号
が、ダミーセル選択線ＤＬ１の他、ダミーセル選択線Ｄ
Ｌ２にも加えられることになり、他のダミーセルに接続
しているＰチャネルトランジスタＤＴ２がＯＮとなる。
すなわち一対のビット線にそれぞれ接続されるダミーセ
ルに対しても、任意の時間電圧ストレスを加えることが
できる。

【００１９】上記したように、メモリセル及びダミーセ
ルに任意の時間、電気的ストレス印加後、前記アドレス
制御信号及び前記ダミーセル制御信号を“Ｌ”レベルに
戻して通常動作条件における前記ダイナミック形ライン
メモリの動作試験と不良品の選別を行うことにより、前
記電気的ストレスにより発生した初期不良品を除去する
ことができる。

【００２０】図１に示すように１００本のワード線を有
するラインメモリにおいて、本発明のラインメモリで
は、試験時にアドレス制御信号を“Ｈ”レベルに固定す
ることにより、アドレスクロック１００サイクルで全て
のワード線がアクセスされたままの状態となる。アドレ
スクロックの周波数は前記アドレス回路の動作周波数の
限界内で任意に設定することができるので、例えばアド
レスクロックの周期を０．１ミリ秒に設定すれば、前記
１００本のワード線が全てアクセスされるのに要する時
間は１０ミリ秒となる。

【００２１】前記第１の実施の形態においてのべたよう
に、本発明のラインメモリにおいては、アクセスされた
前記１００本のワード線は一度アクセスされればアクセ
スされたままの状態となるので、例えばその後引き続き
１０ミリ秒の期間クロック信号を供給しておけば、合計
２０ミリ秒で１００本のワード線を１０ミリ秒以上アク
セスすることができる。図３に示す従来のラインメモリ
の回路を用いて、ワード線当り１０ミリ秒アクセスする
ストレスを与えようとすれば、アドレスクロック周波数
に対応する１周期の期間各ワード線がアクセスされるた
め、アドレスクロックの周期を１０ミリ秒以上としなけ
ればならないため、前記１００本のワード線をアクセス
してこれらに１０ミリ秒以上のストレスを加えるために
は合計１秒以上の試験時間を必要とする。

【００２２】以上述べたように、ラインメモリを例とし
て本発明の第１の実施の形態を説明したが、ラインメモ
リにおいてはアドレス回路がシフトレジスタから成り、
シリアルイン−パラレルアウト（ＳＩＰＯ）に構成され
ているため、図１に参照番号７、８、９、１０、１１に
示すような簡単な論理ゲートをアドレス回路に付加する
ことにより、ラインメモリとしての通常動作試験と初期
不良検出のためのストレス印加との切り替えをデバイス
上で容易に行うことができる。

【００２３】図３に本発明の第１の実施の形態の変形例
を示す。図３はラインメモリのアドレス回路部分のみを
取り出して、図示したものである。本変形例において
は、ＳＩＰＯに構成されたシフトレジスタから成るアド
レス回路の中間点に２入力ＯＲゲート１２を設け、シフ
トレジスタの中間点の出力を前記２入力ＯＲゲート１２
の片側に入力し、アドレス信号とアドレス制御信を入力
とする２入力ＯＲゲート７の出力を、前記２入力ＯＲゲ
ート１２の他の入力に接続する。この様にすればワード
線ＷＬ１とＷＬ５０が同時にアクセスされることとな
り、メモリを構成する全ワード線の１／２のアドレスク
ロック数で全ワード線をアクセスすることができる。

【００２４】同様にしてＳＩＰＯの１／３、１／４等の
整数分割点に２入力ＯＲゲートを接続することにより、
全ワード線へのアクセス時間を１／３、１／４等と短縮
するすることができる。この様に簡単なアドレス回路の
変更で、容易に全ワード線をアクセスする時間を短縮で
きるのは、ラインメモリのアクセス回路がシフトレジス
タから成り、ＳＩＰＯに構成されているためである。本
発明の概念を用いれば、同様の技術を基本としてＤＲＡ
Ｍ、ＳＲＡＭ等、汎用の半導体メモリ装置に適用できる
ことは当業者にとって明らかである。

【００２５】

【発明の効果】従来のメモリ装置においては、各アドレ
スクロックの周期に相当する期間しか１ワード線をアク
セスすることができなかった。本発明のメモリ装置によ
れば、各メモリセルに与えられたアドレスクロック数と
等しい倍数のアドレスクロック周期で、前記メモリ装置
のメモリセルがアクセスされる。前記アクセスの累積時
間中メモリセルに入力データの電圧が電気的ストレスと
して印加されるので、前記メモリ装置のワード線の数が
多いほど、前記メモリ装置の初期不良を検出するための
試験時間を大幅に短縮する効果があり、製品の試験費用
の低減に大きく寄与する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るラインメモリ
の回路構成を示す図。

【図２】本発明の第１の実施の形態に係る回路の試験時
のタイムチャートを示す図。

【図３】本発明の第１の実施の形態の変形例を示すアド
レス回路の図。

【図４】従来のラインメモリの回路構成を示す図。

【図５】従来の回路による書き込み動作タイムチャート
を示す図。

【図６】従来の回路による読みだし動作タイムチャート
を示す図。

【符号の説明】

１ アドレス回路 ２ プリチャージ回路 ３ センス増幅器 ４ ダミーセル選択信号を出力するフリップフロップ ５ ダミーセル選択信号の第１の引き出し線 ６ ダミーセル選択信号の第２の引き出し線 ７ アドレス回路の入力に接続される２入力ＯＲゲート ８ アドレス回路のリセット端子に接続される２入力Ａ
ＮＤゲート ９ アドレス制御信号のインバータ １０ フリップフロップの一方の入力に接続される２入
力ＮＯＲゲート １１ ダミーセル選択信号の第２の引き出し線に接続さ
れるインバータ １２ シフトレジスタのアドレス回路の中間点に設けた
２入力ＯＲゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】 アドレス回路に接続された複数のワード
   線及びダミーセル選択線と、複数のメモリセルが接続さ
   れた一対のビット線と、前記一対のビット線にそれぞれ
   接続される１ケのダミーセルと、前記メモリセルとダミ
   ーセルの出力を比較増幅するセンス増幅器を具備するメ
   モリ回路において、 前記アドレス回路を構成するシフトレジスタの入力に２
   入力ＯＲゲートの出力を接続し、前記２入力ＯＲゲート
   の入力の一方にアドレス信号を入力し、他方にアドレス
   制御信号を入力することと、シフトレジスタのリセット
   入力に２入力ＡＮＤゲートの出力を接続し、前記２入力
   ＡＮＤゲートの入力の一方に前記アドレス信号を入力
   し、他方にインバータを介してアドレス制御信号を入力
   することにより、前記アドレス制御信号を加えた期間
   中、前記アドレス信号入力部より入力したアドレスクロ
   ック数に等しい数の前記ワード線を同時にアクセスする
   ことができるようにしたことを特徴とするメモリ装置。
2. 【請求項２】 請求項１記載のメモリ装置において、前
   記アドレスクロック数が前記複数のワード線の数を越え
   るように前記アドレス制御信号を加える期間を設定する
   ことにより、前記メモリセルのアクセス時間を任意に長
   くすることを特徴とするメモリ装置。
3. 【請求項３】 請求項１記載のメモリ回路において、前
   記アドレス回路からダミーセルの選択信号を引き出す第
   １、第２の引き出し線の内、第１の引き出し線をダミー
   セル選択信号を出力するフリップフロップの入力の一方
   に接続し、前記フリップフロップの入力の他方に２入力
   ＮＯＲゲートの出力を接続し、前記２入力ＮＯＲゲート
   の入力の一方に前記第２の引き出し線をインバータを介
   して接続し、前記２入力ＮＯＲゲートの入力の他方にダ
   ミーセル制御信号を入力することにより、前記ダミーセ
   ルを任意の時間アクセスすることができるようにしたこ
   とを特徴とするメモリ装置。
4. 【請求項４】 前記メモリセル及び前記ダミーセルを任
   意の時間アクセスした後、前記アドレス制御信号及び前
   記ダミーセル制御信号を除去し、通常動作条件で試験を
   行うことにより、不良素子を検出することを特徴とする
   請求項１乃至請求項３の何れかに記載のメモリ装置の試
   験方法。