JP2007115362A - 半導体記憶装置 - Google Patents

Abstract

【課題】低電源電圧で動作するためのチップ面積の増大を押さえる。
【解決手段】メモリセルのデータのリード・ライト動作をＳＲＡＭで発生するタイミング信号ＩＣＬに基づいて制御する。電源電圧低レベル検知回路ＬＳＥＮは、ＳＲＡＭの電源電圧レベルが通常である場合には第１の信号を選択し、低電圧である場合には第２の信号を選択するように低電圧検出信号ＦＬＧＢを出力する。第１の信号は、外部のクロック信号ＣＬＫに同期する所定のパルス幅を有し、第２の信号は、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫと同じデューティ比を有する。タイミング調整回路ＴＧＥＮ１は、低電圧検出信号ＦＬＧＢに基づいて第１および第２の信号のいずれか一方を生成してタイミング信号ＩＣＬとして出力する。
【選択図】図１

Description

本発明は、半導体記憶装置の低電源電圧における動作保証技術に関する。

今日のメモリ開発では、厳しい低消費電力化の要求とアプリケーションの高度化の要求の２つを同時に満たすことが求められている。これを達成する一手法として、使う状況に応じて駆動電圧を変え、高速動作させたり電力消費を抑えたりして最適な動作をおこなう方法があり、メモリ開発では重要な技術である。

ところで、トランジスタは、微細化に伴って低電源電圧動作化、低閾値化が進んでいる。トランジスタの低閾値化の傾向が、リーク電流とのトレードオフにおいて、低電源電圧動作化の傾向より緩い。このためトランジスタの低温での電流特性の悪化が顕在化し、特に低電源電圧かつ低温での速度悪化（Ｉｏｎの低下）が最近の微細プロセスでの課題となっている。

低電源電圧動作時には、トランジスタの能力低下によって遅延特性が大きく悪化し、また、その遅延のバラツキも一般的に増加する。さらに、半導体記憶装置として一般的なＳＲＡＭ（Static Random Access Memory）において、ＳＲＡＭのセルを構成するトランジスタは、スタティック・ノイズ・マージンの向上のために他のロジックを構成するトランジスタの閾値より高めに設定されている。

したがって、低電源電圧動作時の遅延特性の悪化は、通常電源電圧動作時と比較すると、より顕在化し、低電源電圧動作時のタイミング設計は、いっそうのタイミングマージンを必要とする。そこで、内部タイミングを変更して、通常動作範囲の性能を維持したまま、電源電圧の下限側の動作マージンを確保する半導体記憶装置が特許文献１において開示されている。

図６は、特許文献１に記載の半導体記憶装置の要部を示す概略ブロック図である。図６において、半導体記憶装置は、メモリアレイＭＡＲＹ、ロウデコーダ＆ワードドライバＸＤＥＣ＆ＷＤＲＩ、カラムデコーダＹＤＥＣ、メインアンプＭＡ、入出力バッファＩ／ＯＢ、内部電圧発生回路ＶＧＥＮ、内部タイミング発生回路ＴＧＥＮ、電源電圧低レベル検知回路ＬＳＥＮを備える。内部電圧発生回路ＶＧＥＮの前段に電源電圧低レベル検知回路ＬＳＥＮが設けられ、さらに内部電圧発生回路ＶＧＥＮには電圧調整回路ＶＣＯＮが内蔵され、内部タイミング発生回路ＴＧＥＮにはタイミング調整回路ＴＣＯＮが内蔵される。電源電圧低レベル検知回路ＬＳＥＮは、通常動作電圧より低い電源電圧レベルを検知し、検知信号ＤＥＴＬを出力する。内部タイミング発生回路ＴＧＥＮは、検知信号ＤＥＴＬに基づいて内部タイミングを調整し、内部電圧発生回路ＶＧＥＮは、検知信号ＤＥＴＬに基づいて内部電圧を調整する。

より具体的には、検知信号ＤＥＴＬが低い電源電圧レベルを示す場合に、タイミング調整回路ＴＣＯＮは、内蔵する遅延回路の接続系統を選択する。これによって、内部タイミングが所定の時間だけ遅延されることとなる。したがって、ワード線を立ち上げた後にセンスアンプをオンするタイミングを伸ばし、またセンスアンプをオンした後にＹセレクト信号を発生するタイミングを伸ばすことにより、タイミングを調整して内部タイミングマージンを確保することができる。

特開平１１−２９７０７０号公報

従来の半導体記憶装置は、低い電源電圧レベルを示す場合に、遅延回路によって内部タイミングを所定の時間だけ遅延し、低電源電圧動作時のタイミングマージン不足問題を解決している。

しかしながら、遅延回路の遅延量にて、動作する最低電源電圧レベルが決まることになるため、タイミング調整回路は、低電源電圧動作を考慮した設計が必要となる。低電源電圧動作においては、バラツキの影響を加味して通常電圧設計でのタイミングマージン以上のマージンを付加する必要が生じるため、単に遅延回路の遅延時間を延ばすのみならず付加回路が必要となる。このため一層のチップ面積の増加を招いてしまう。

すなわち、通常電源電圧動作時と低電源電圧動作時との電位差が大きいほど、低電源電圧動作時の動作マージンを満足する為の追加回路が必要となってしまう。また、低電源電圧動作時の使用条件が、通常電源電圧動作時と比較して緩和される場合であっても、内部タイミングの伸長は、メモリ面積の制約が許す範囲に限られ、内部タイミングの伸長量によって低電圧の下限レベルが決まってしまう。このため、タイミング制約の緩和を受けても電源電圧の下限を余り下げることができない虞がある。

本発明の一つのアスペクトに係る半導体記憶装置は、メモリセルのデータのリード・ライト動作を内部クロック信号のタイミングに基づいて制御する半導体記憶装置であって、内部クロック信号のタイミングを設定するための選択信号を出力する設定回路と、外部から供給される外部クロック信号に同期する所定のパルス幅を有する第１の信号と、外部クロック信号に同期し、外部クロック信号と同じデューティ比を有する第２の信号とのいずれか一方を選択信号によって生成して内部クロック信号として出力するタイミング調整回路と、を備える。

本発明によれば、低電源電圧範囲等の内部タイミングの伸長が必要な状態になった場合に、外部クロック信号の動作によって内部タイミングを発生するようにする。これによって、低電源電圧範囲では内部タイミングスキューの調整が不要となる。そして、低電源電圧動作用の遅延回路が不要となるため、通常電源電圧範囲でのタイミングマージン以上のマージンを付加するための面積増加を押さえることができる。

本発明の実施形態に係る半導体記憶装置は、メモリセルのデータのリード・ライト動作を半導体記憶装置内で発生する内部クロック信号のタイミングに基づいて制御する。この内部クロック信号のタイミングを設定するための選択信号を出力する設定回路を備える。設定回路は、半導体記憶装置の電源電圧レベルが所定の値以上となる場合（通常電圧範囲モード）には第１の信号を選択し、電源電圧レベルが所定の値未満となる場合（低電圧範囲モード）には第２の信号を選択するように選択信号を出力する。第１の信号は、外部から供給される外部クロック信号に同期する所定のパルス幅を有し、第２の信号は、外部クロック信号に同期し、外部クロック信号と同じデューティ比を有する。さらに、第１および第２の信号のいずれか一方を選択信号によって生成して内部クロック信号として出力するタイミング調整回路を備える。なお、ここで外部クロック信号と同じデューティ比とは、第２の信号と外部クロック信号の反転信号とが同じデューティ比である場合をも含むものとする。

このような半導体記憶装置によれば、半導体記憶装置内部で生成されるセンスアンプ活性タイミング及び、ワードパルス幅など回路動作を満足するために必要なタイミングを、所定の電圧より低い電圧範囲で動作する場合（低電圧範囲モード）には、入力端子の外部クロック信号のタイミングに同期させて、内部タイミングのスキューレス化が可能となる状態に切り替える。

図１は、本発明の第１の実施例に係る半導体記憶装置の構成を示すブロック図である。図１に示す半導体記憶装置は、ＳＲＡＭであって、メモリアレイＭＡＲＹ、ロウデコーダ＆ワードドライバＸＤＥＣ、カラムデコーダＹＤＥＣ、カラムスイッチＹＳＷ、ライトバッファＷＢＵＦ、センスアンプ＆ラッチＳＡ、電源電圧低レベル検知回路ＬＳＥＮ、タイミング調整回路ＴＧＥＮ１を備える。

メモリアレイＭＡＲＹは、多数個のセルからなり、ロウアドレスとカラムアドレスとによって指定されるセルＣＥＬＬの内容がリードあるいはライトされる。ロウデコーダ＆ワードドライバＸＤＥＣは、アドレス信号ＡＤＤＲＥＳＳからロウアドレスをデコードして取り出すと共に、ワード信号ＷＬを生成して所定のセル群を駆動する。カラムデコーダＹＤＥＣは、アドレス信号ＡＤＤＲＥＳＳからカラムアドレスをデコードして取り出し、カラムスイッチＹＳＷに出力する。カラムスイッチＹＳＷは、所定のセル群からカラムアドレスに対応するセルＣＥＬＬを選択してアクセス可能とし、セルデータをリードあるいはライトする。センスアンプ＆ラッチＳＡは、セルデータに関するリード信号ＲＴ／Ｂを増幅してラッチし、データ出力信号ＤＯとして出力する。ライトバッファＷＢＵＦは、ライトイネーブル信号ＷＥＢのタイミングに従ってデータ入力信号ＤＩを入力し、ライト信号ＷＴ／ＢをカラムスイッチＹＳＷに出力する。

電源電圧低レベル検知回路ＬＳＥＮは、通常動作電圧時（通常電圧範囲モード）にはハイレベル（「Ｈ」）となり、所定の電圧より低い電圧範囲で動作する場合（低電圧範囲モード）にローレベル（「Ｌ」）となる低電圧検出信号ＦＬＧＢをタイミング調整回路ＴＧＥＮ１に出力する。なお、電源電圧低レベル検知回路ＬＳＥＮは、ＳＲＡＭ内部にあってもよく、あるいは外部にあってもよい。

タイミング調整回路ＴＧＥＮ１は、パルス発生回路ＨＰＧＥＮ、パルス発生回路ＬＰＧＥＮ、遅延回路Ｄｅｌａｙ、マルチプレクサＭＵＸ１、論理積回路ＡＮＤを備える。

パルス発生回路ＨＰＧＥＮは、クロック信号ＣＬＫの立ち上がりをトリガにしてハイレベルとなる１ショットパルスであるタイミング信号ＩＣＬを生成し、ロウデコーダ＆ワードドライバＸＤＥＣ、ライトバッファＷＢＵＦ、センスアンプ＆ラッチＳＡに供給する。

パルス発生回路ＬＰＧＥＮは、低電圧検出信号ＦＬＧＢがローレベルの場合に、クロック信号ＣＬＫの立ち下がりをトリガにしてローレベルとなる１ショットパルスである信号ＩＢＥを生成し、レベルを反転してマルチプレクサＭＵＸ１の一方の入力端に出力する。

遅延回路Ｄｅｌａｙは、タイミング信号ＩＣＬを所定の時間遅延し、マルチプレクサＭＵＸ１の他方の入力端に出力する。

マルチプレクサＭＵＸ１は、低電圧検出信号ＦＬＧＢがローレベルの場合に、反転した信号ＩＢＥを選択してフィードバック信号ＳＥＳ０として出力する。また、低電圧検出信号ＦＬＧＢがハイレベルの場合に、遅延回路Ｄｅｌａｙの出力信号を選択してフィードバック信号ＳＥＳ０として出力する。フィードバック信号ＳＥＳ０は、パルス発生回路ＨＰＧＥＮ、パルス発生回路ＬＰＧＥＮ、論理積回路ＡＮＤの一方の入力端に供給される。パルス発生回路ＨＰＧＥＮは、フィードバック信号ＳＥＳ０がハイレベルとなった時にローレベルとされる。また、パルス発生回路ＬＰＧＥＮは、フィードバック信号ＳＥＳ０がローレベルとなった時にハイレベルとされる。

論理積回路ＡＮＤは、低電圧検出信号ＦＬＧＢがハイレベルの場合に、フィードバック信号ＳＥＳ０をセンスアンプ活性信号ＳＥＳとしてセンスアンプ＆ラッチＳＡに出力し、低電圧検出信号ＦＬＧＢがローレベルの場合には、センスアンプ活性信号ＳＥＳをローレベルのままに保つ。

以上のようにタイミング調整回路ＴＧＥＮ１は、外部クロック信号ＣＬＫを入力し、メモリアレイＭＡＲＹ中のセルに対するデータのリード・ライト動作のタイミングを制御するタイミング信号ＩＣＬを生成し、ロウデコーダ＆ワードドライバＸＤＥＣ、センスアンプ＆ラッチＳＡ、ライトバッファＷＢＵＦに出力する。また、リード時のセンスアンプ活性タイミングを生成するセンスアンプ活性信号ＳＥＳをセンスアンプ＆ラッチＳＡに出力する。

図２は、本発明の第１の実施例に係る半導体記憶装置の動作を表すタイミング図である。図２において、通常電圧範囲モードでは、ライト時、リード時共に、低電圧検出信号ＦＬＧＢ＝「Ｈ」である。通常電圧範囲モードでのライト動作では、ｔ５でライトイネーブル信号ＷＥＢ＝「Ｌ」とし、ｔ１のクロック信号ＣＬＫの立ち上がりをうけ、ｔ１０において内部のタイミング信号ＩＣＬが立ち上がる。タイミング信号ＩＣＬの立ち上がりを受け、ｔ２６でワード信号ＷＬが立ち上がり、ｔ３４でライトバッファＷＢＵＦの活性化が行われる。そして、データ入力信号ＤＩがライト信号ＷＴ／ＢとしてカラムスイッチＹＳＷに伝達され、ｔ３６においてワード信号ＷＬ及びカラムスイッチＹＳＷによって選択されたメモリアレイＭＡＲＹ中のセルノードの電位を書き換える。

通常電圧範囲モードの場合、低電圧検出信号ＦＬＧＢ＝「Ｈ」であって、遅延回路Ｄｅｌａｙの遅延量として遅延Ａが選択され、タイミング信号ＩＣＬの立ち上がり後、遅延Ａを経てｔ１８でフィードバック信号ＳＥＳ０が立ち上がる。フィードバック信号ＳＥＳ０の立ち上がりを受け、ｔ１１でタイミング信号ＩＣＬが立下り、ライトバッファＷＢＵＦが非活性となる。次にタイミング信号ＩＣＬの立ち下りを受け、ｔ１９でフィードバック信号ＳＥＳ０が立ち下がり、ｔ２７でワード信号ＷＬが立ち下がり、ライト信号ＷＴ／Ｂのプリチャージを完了し、ライト動作が終了する。

通常電圧範囲モードのリード動作では、ｔ６でライトイネーブル信号ＷＥＢ＝「Ｈ」とし、ｔ２のクロック信号ＣＬＫの立ち上がりを受けて、ｔ１２でタイミング信号ＩＣＬが立ち上がる。タイミング信号ＩＣＬの立ち上がりを受けてｔ２８でワード信号ＷＬが立ち上がる。ワード信号ＷＬの立ち上がりによって、ｔ３８でワード信号ＷＬ及びカラムスイッチＹＳＷによって選択されたセルデータは、微小差電位としてリード信号ＲＴ／Ｂに現れる。タイミング調整回路ＴＧＥＮ１によってセンスアンプ＆ラッチＳＡのリード信号ＲＴ／Ｂにセンスアンプ活性に十分な差電位を確保できるタイミングに調整された遅延Ａを経て、ｔ４８でセンスアンプ活性信号ＳＥＳが立ち上がる。センスアンプ活性信号ＳＥＳの立ち上がりによって、センスアンプ＆ラッチＳＡは、リード信号ＲＴ／Ｂの微小差電位を増幅してラッチし、データ出力信号ＤＯをｔ４０で出力する。センスアンプ活性信号ＳＥＳの立ち上がりを受け、ｔ１３でタイミング信号ＩＣＬ、ｔ２９でワード信号ＷＬ、ｔ２１でフィードバック信号ＳＥＳ０がそれぞれ立下り、リード信号ＲＴ／Ｂのプリチャージを完了して動作が終了する。

一方、低電圧範囲モードでは、電源電圧低レベル検知回路ＬＳＥＮによって電源電圧が低レベルであることが検知され、ｔ９において低電圧検出信号ＦＬＧＢ＝「Ｌ」がタイミング調整回路ＴＧＥＮ１に入力される。これよって、マルチプレクサＭＵＸ１にて信号ＩＢＥのパスに切り替えられ、クロック信号ＣＬＫの立下りまではライト動作またはリード動作を継続する。また、低電圧検出信号ＦＬＧＢ＝「Ｌ」であるため、センスアンプ活性信号ＳＥＳは、常に「Ｌ」固定となる。

低電圧範囲モードのライト動作では、ｔ７でライトイネーブル信号ＷＥＢ＝「Ｌ」とし、ｔ３のクロック信号ＣＬＫの立ち上がりをうけ、ｔ１４において内部のタイミング信号ＩＣＬが立ち上がる。タイミング信号ＩＣＬの立ち上がりを受け、ｔ３０でワード信号ＷＬが立ち上がり、ｔ３５でライトバッファＷＢＵＦの活性化が行われる。そして、ライトバッファＷＢＵＦによってデータ入力端子ＤＩからの入力データがライト信号ＷＴ／ＢとしてカラムスイッチＹＳＷに伝達され、ｔ３７においてワード信号ＷＬ及びカラムスイッチＹＳＷにて選択されたセルノードの電位を書き換える。低電圧動作でセルデータへのライトスピードが遅い場合であっても、ｔ４２においてクロック信号ＣＬＫの立下りが来るまではライト動作を継続する。したがって、クロック信号ＣＬＫの「Ｈ」の時間幅を十分取ることで低電圧範囲でのライト動作を安定して行うことができる。ｔ４２においてクロック信号ＣＬＫの立下りが入力されると、ｔ４４において信号ＩＢＥが立下り、これを受けてｔ２２においてフィードバック信号ＳＥＳ０が立ち上がる。フィードバック信号ＳＥＳ０が立ち上がることで、ｔ１５においてタイミング信号ＩＣＬが立下る。これを受けて、ｔ３１でワード信号ＷＬ、ｔ２３でフィードバック信号ＳＥＳ０が立ち下がる。さらにフィードバック信号ＳＥＳ０の立下りを受け、ｔ４５で信号ＩＢＥが立ち上がることで、ライト動作が終了する。

また、低電圧範囲モードのリード動作では、ｔ８でライトイネーブル信号ＷＥＢ＝「Ｈ」とし、ｔ４のクロック信号ＣＬＫの立ち上がりを受けて、ｔ１６でタイミング信号ＩＣＬが立ち上がる。これを受けてｔ３２でワード信号ＷＬが立ち上がる。ワード信号ＷＬの立ち上がりによって、ｔ３９でワード信号ＷＬ及びカラムスイッチＹＳＷで選択されたセルデータがリード信号ＲＴ／Ｂに微小差電位として現れる。しかし、センスアンプ活性信号ＳＥＳは、「Ｌ」固定となっており、センスアンプＳＡは活性とならない。また、クロック信号ＣＬＫ＝「Ｈ」の期間は、ワード信号ＷＬ＝「Ｈ」のままであり、リード動作が継続される。したがって、リード信号ＲＴ／Ｂは、センスアンプが活性とならなくとも、ラッチ回路を判定可能な状態まで差電位が開き、ｔ４１において有効なデータ出力信号ＤＯが出力されることになる。

次に、ｔ４３においてクロック信号ＣＬＫの立下りを受け、ｔ４６において信号ＩＢＥが立下り、それを受けてｔ２４においてフィードバック信号ＳＥＳ０が立ち上がる。フィードバック信号ＳＥＳ０の立ち上がりを受け、ｔ１７においてタイミング信号ＩＣＬが立下り、ｔ３３においてワード信号ＷＬが立下る。さらに、タイミング信号ＩＣＬの立下りをうけ、ｔ２５においてフィードバック信号ＳＥＳ０が立下り、ｔ４７において信号ＩＢＥが立ち上がって、リード動作が終了する。

以上のように低電圧範囲モードでは、タイミング信号ＩＣＬのパルス幅は、外部のクロック信号ＣＬＫのパルス幅によって調整されるために、内部スキューがなくなる。すなわち、低電圧時のタイミングマージンを確保するために、遅延素子を追加することなく、タイミング信号ＩＣＬをリード・ライト動作に必要なパルス幅に伸長することができる。リード時には、センスアンプ活性信号ＳＥＳは、活性化されない。しかし、セルによる放電（Ｄｉｓｃｈａｒｇｅ）によってセンスアンプの接点のリード信号ＲＴ／Ｂがローレベルとなれば、それを受けてデータ出力信号ＤＯが変化する。したがって、クロック信号ＣＬＫのパルス幅を有効なデータ出力信号ＤＯが出力するまで伸長することで、セルデータの読み出しが可能となり、内部でのセンスタイミング生成は不要となる。また、ライト時には、セルデータへのライトが完了するまでクロック信号ＣＬＫのパルス幅を伸長することで正常なライトが可能となる。

図３は、本発明の第２の実施例に係る半導体記憶装置の構成を示すブロック図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。図３の半導体記憶装置は、図１のタイミング調整回路ＴＧＥＮ１の代わりにタイミング調整回路ＴＧＥＮ２を備える。タイミング調整回路ＴＧＥＮ２は、タイミング調整回路ＴＧＥＮ１における論理積回路ＡＮＤを廃してマルチプレクサＭＵＸ１の出力をそのままセンスアンプ活性信号ＳＥＳとする。すなわち、センスアンプ活性信号ＳＥＳは、フィードバック信号ＳＥＳ０と同一である。

このような半導体記憶装置は、低電圧範囲モード時に、リード信号ＲＴ／Ｂの差電位に限界があってセンスアンプ＆ラッチＳＡ内の次段回路であるラッチ回路を駆動できない場合、差電位の飽和レベルをクロック信号ＣＬＫの立下りに同期してセンスアンプを活性するように動作する。

図４は、本発明の第２の実施例に係る半導体記憶装置の動作を表すタイミング図である。図４における通常電圧範囲モードでは、図２に示した通常電圧範囲モードと同じように動作するので、その説明を省略する。一方、低電圧範囲モードでは、電源電圧低レベル検知回路ＬＳＥＮによって電源電圧が低レベルであることが検知され、ｔ９において低電圧検出信号ＦＬＧＢ＝「Ｌ」信号がタイミング調整回路ＴＧＥＮ２に入力される。マルチプレクサＭＵＸ１は、信号ＩＢＥをパスするように切り替えられ、クロック信号ＣＬＫの立下りまではライト動作またはリード動作を継続する。クロック信号ＣＬＫの立下りを受けて、センスアンプ活性信号ＳＥＳを活性する（ハイレベルにする）ことで、リード信号ＲＴ／Ｂの差電位のみではセンスアンプ＆ラッチＳＡ内のラッチ回路を駆動できない場合であっても、センスアンプを活性化することで正常にリード動作を行うことができる。

低電圧範囲モードのライト動作では、センスアンプ活性信号ＳＥＳが立ち上がる点が実施例１と異なるが、実施例１と実質同じように動作するので、その説明を省略する。

一方、低電圧範囲モードのリード動作では、ｔ８でライトイネーブル信号ＷＥＢ＝「Ｈ」となって、ｔ４のクロック信号ＣＬＫの立ち上がりを受けて、ｔ１６でタイミング信号ＩＣＬが立ち上がり、それを受けてｔ３２でワード信号ＷＬが立ち上がる。ワード信号ＷＬの立ち上がりによって、ｔ３９でワード信号ＷＬ及びカラムスイッチＹＳＷで選択されたセルデータがリード信号ＲＴ／Ｂに微小差電位として表れる。この際、センスアンプ＆ラッチＳＡ内のラッチ回路を駆動するまでには差電位がつかない場合であっても、ｔ４３でのクロック信号ＣＬＫの立下りによって、ｔ４６で信号ＩＢＥが立下り、ｔ２４でフィードバック信号ＳＥＳ０及びｔ５０でセンスアンプ活性信号ＳＥＳを立ち上げることで、センスアンプ＆ラッチＳＡを活性化する。センスアンプ＆ラッチＳＡの活性時に、リード信号ＲＴ／Ｂの差電位がセンス可能差電位を満足していれば、ｔ４１においてデータ出力信号ＤＯが出力されることになる。

ｔ２４でのフィードバック信号ＳＥＳ０の立ち上がりを受け、ｔ１７においてタイミング信号ＩＣＬが立下り、ｔ３３においてワード信号ＷＬが立下ることで、リード信号ＲＴ／Ｂはプリチャージを開始する。さらに、ｔ４７ａにおいて信号ＩＢＥが立ち上がることで、ｔ２５ａでフィードバック信号ＳＥＳ０が立下って（ｔ５１でセンスアンプ活性信号ＳＥＳが立ち下がって）リード動作が終了する。

上述のように、実施例２でも低電圧範囲モードでは、実施例１と同様に低電圧時のタイミングマージンの伸長が、遅延素子の追加ではなく、外部信号によってなされ、所望のパルス幅とすることができる。また、リード時に、セルによる放電のみでは、センスアンプ＆ラッチＳＡのラッチ回路を駆動できない場合であっても、クロック信号ＣＬＫの立下りによってセンスアンプを活性化することで差電位を増幅し、それを受けてデータ出力信号ＤＯが変化する。従って、センスアンプ＆ラッチＳＡで増幅可能なレベルまでクロック信号ＣＬＫのパルス幅を伸長することで、セルデータの読み出しが可能となり、内部でのセンスタイミングの生成が不要となる。すなわち、セルによる放電でのセンスアンプ接点のリード信号ＲＴ／Ｂの差電位では、センスアンプ部の次段回路を駆動できない場合に、活性タイミングを十分遅らせた状態でセンスアンプを活性し、次段回路を駆動することで正常なリードが可能となる。

一方、ライト時には、セルデータへのライトが完了するまでクロック信号ＣＬＫのパルス幅を伸長することで正常にライトが可能である点は、実施例１における説明と同様である。

図５は、本発明の第３の実施例に係る半導体記憶装置の構成を示すブロック図である。図５において、図３と同一の符号は、同一物を表し、その説明を省略する。図５の半導体記憶装置は、図３におけるセンスアンプ＆ラッチＳＡに対し、センスアンプ活性信号ＳＥＳで活性しないバッファ＆ラッチ回路ＢＵＦを併設する。さらに、データ出力信号ＤＯの出力前段にマルチプレクサＭＵＸ２を備える。低電圧検出信号ＦＬＧＢが「Ｌ」（電源電圧が低レベルである）を示す場合には、バッファ＆ラッチ回路ＢＵＦからデータ出力信号ＤＯを出力し、低電圧検出信号ＦＬＧＢが「Ｈ」（電源電圧が通常動作レベルである）を示す場合には、センスアンプ＆ラッチＳＡからデータ出力信号ＤＯを出力するようにマルチプレクサＭＵＸ２によって出力を切り替える。図５の半導体記憶装置は、このように構成されることで、実施例１、２と同様に低電圧動作範囲のリード動作における内部スキューレス化を実現している。

以上の各実施例において、低電圧動作時におけるタイミングの伸長について述べた。しかしながら、タイミングの伸長の適用は、低電圧動作時に限定されることなく、通常動作条件時においても内部タイミング不足などの不具合時に対しても可能である。

本発明の第１の実施例に係る半導体記憶装置の構成を示すブロック図である。 本発明の第１の実施例に係る半導体記憶装置の動作を表すタイミング図である。 本発明の第２の実施例に係る半導体記憶装置の構成を示すブロック図である。 本発明の第２の実施例に係る半導体記憶装置の動作を表すタイミング図である。 本発明の第３の実施例に係る半導体記憶装置の構成を示すブロック図である。 従来の半導体記憶装置の構成を示すブロック図である。

符号の説明

ＡＤＤＲＥＳＳ アドレス信号
ＡＮＤ 論理積回路
ＢＵＦ バッファ＆ラッチ回路
ＣＥＬＬ セル
ＣＬＫ クロック信号
Ｄｅｌａｙ 遅延回路
ＤＩ データ入力信号
ＤＯ データ出力信号
ＦＬＧＢ 低電圧検出信号
ＨＰＧＥＮ、ＬＰＧＥＮ パルス発生回路
ＩＢＥ 信号
ＩＣＬ タイミング信号
ＬＳＥＮ 電源電圧低レベル検知回路
ＭＡＲＹ メモリアレイ
ＭＵＸ１、ＭＵＸ２ マルチプレクサ
ＲＴ／Ｂ リード信号
ＳＡ センスアンプ＆ラッチ
ＳＥＳ センスアンプ活性信号
ＳＥＳ０ フィードバック信号
ＴＧＥＮ１、ＴＧＥＮ２ タイミング調整回路
ＷＢＵＦ ライトバッファ
ＷＥＢ ライトイネーブル信号
ＷＬ ワード信号
ＷＴ／Ｂ ライト信号
ＸＤＥＣ ロウデコーダ＆ワードドライバ
ＹＤＥＣ カラムデコーダ
ＹＳＷ カラムスイッチ

Claims (7)

1. メモリセルのデータのリード・ライト動作を内部クロック信号のタイミングに基づいて制御する半導体記憶装置であって、
   前記内部クロック信号のタイミングを設定するための選択信号を出力する設定回路と、
   外部から供給される外部クロック信号に同期する所定のパルス幅を有する第１の信号と、前記外部クロック信号に同期し、前記外部クロック信号と同じデューティ比を有する第２の信号とのいずれか一方を前記選択信号によって生成して前記内部クロック信号として出力するタイミング調整回路と、
   を備えることを特徴とする半導体記憶装置。
2. 前記第１の信号は、前記外部クロック信号の第１のエッジに対応して第１のレベルから第２のレベルに遷移し、前記第１のエッジから所定の時間後に前記第２のレベルから前記第１のレベルに遷移する信号であり、
   前記第２の信号は、前記第１のエッジに対応して前記第１のレベルから前記第２のレベルに遷移し、前記第１のエッジとは逆の遷移である前記外部クロック信号の第２のエッジに対応して前記第２のレベルから前記第１のレベルに遷移する信号であることを特徴とする半導体記憶装置。
3. 前記設定回路は、前記半導体記憶装置の電源電圧レベルが所定の値以上となる場合には前記第１の信号を選択し、前記電源電圧レベルが所定の値未満となる場合には前記第２の信号を選択するように前記選択信号を出力することを特徴とする請求項１または２記載の半導体記憶装置。
4. 前記設定回路は、前記半導体記憶装置の電源電圧レベルを検知する検知回路を備え、該電源電圧レベルが所定の値以上となる場合には前記第１の信号を選択し、前記電源電圧レベルが所定の値未満となる場合には前記第２の信号を選択するように前記選択信号を出力することを特徴とする請求項１または２記載の半導体記憶装置。
5. 前記メモリセルのリードデータを増幅するセンスアンプおよび該センスアンプの出力をラッチするラッチ回路を備え、
   前記ラッチ回路は、前記内部クロック信号が前記第２のレベルから前記第１のレベルに遷移するタイミングに対応して前記リードデータをラッチすることを特徴とする請求項２記載の半導体記憶装置。
6. 前記センスアンプは、前記内部クロック信号が前記第２のレベルから前記第１のレベルに遷移するタイミングに対応して活性化されることを特徴とする請求項５記載の半導体記憶装置。
7. 前記メモリセルのリードデータをバッファリングして出力するバッファ回路と、
   前記バッファ回路の出力および前記ラッチ回路の出力のいずれか一方を選択してデータ出力端子に出力する選択回路とをさらに備え、
   前記選択回路は、前記設定回路が前記第１の信号を選択するように前記選択信号を出力する場合に前記ラッチ回路を選択し、前記第２の信号を選択するように前記選択信号を出力する場合に前記バッファ回路を選択することを特徴とする請求項５または６記載の半導体記憶装置。
   

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