CN111066084A - 用于提供活动及非活动时钟信号的设备及方法 - Google Patents

用于提供活动及非活动时钟信号的设备及方法 Download PDF

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Abstract

揭示用于提供活动及非活动时钟信号的设备及方法。实例设备包括输入时钟缓冲器及时钟分频器电路。所述输入时钟缓冲器包含接收器电路，所述接收器电路经配置以接收第一时钟信号及第二时钟信号或第一恒定电压及第二恒定电压。所述接收器电路进一步经配置以基于所述互补时钟信号或所述第一恒定电压及第二恒定电压提供第一输出信号及第二输出信号。所述第一时钟信号与所述第二时钟信号互补，且所述第二恒定电压小于所述第一恒定电压。所述时钟分频器电路经配置以接收所述第一输出信号及所述第二输出信号并基于来自所述输入时钟缓冲器的所述第一输出信号及所述第二输出信号提供多相时钟信号。

Description

用于提供活动及非活动时钟信号的设备及方法
背景技术
半导体存储器在许多电子系统中用于存储稍后可检索的数据。随着越来越多地需要电子系统更快、具有更大计算能力且消耗更少功率，已不断地开发可更快地存取、存储更多数据并使用更少功率的半导体存储器以便满足变化的需求。开发的一部分包含创建用于控制及存取半导体存储器的新规范，从一代规范改变为下一代规范以便改进电子系统中的存储器的性能。
半导体存储器一般通过为存储器提供命令信号、地址信号、时钟信号来控制。各种信号可由例如存储器控制器提供。命令信号可控制半导体存储器执行各种存储器操作，例如用以从存储器检索数据的读取操作以及用以存储数据到存储器的写入操作。可按相对于存储器接收相关命令的已知定时在控制器与存储器之间提供数据。已知定时通常由时延信息定义。所述时延信息可由系统时钟信号CK及CKF的时钟循环的数目定义。所述存储器可设置有用于为例如命令信号及地址信号定时的系统时钟信号，并且进一步设置有用于为存储器提供的读取数据定时及为提供到存储器的写入数据定时的数据时钟信号。所述存储器还可提供时钟信号到控制器以用于为提供到控制器的数据提供定时。
由存储器产生内部信号，例如内部时钟信号会消耗功率。在低功耗为优先考虑事项的电子系统中，可能需要降低功耗(例如产生内部信号时消耗的功率)的存储器设计。
发明内容
在本发明的一方面中，一种设备包含输入时钟缓冲器及时钟分频器电路。所述输入时钟缓冲器包含接收器电路，所述接收器电路经配置以接收第一时钟信号及第二时钟信号或第一恒定电压及第二恒定电压并基于所述互补时钟信号或所述第一恒定电压及所述第二恒定电压提供第一输出信号及第二输出信号。所述第一时钟信号与所述第二时钟信号互补，且所述第二恒定电压小于所述第一恒定电压。所述时钟分频器电路耦合到所述输入时钟缓冲器且经配置以接收所述第一输出信号及所述第二输出信号。所述时钟分频器电路进一步经配置以基于来自所述输入时钟缓冲器的所述第一输出信号及所述第二输出信号提供多相时钟信号。
在本发明的一方面中，一种设备包含内部时钟电路、时钟信号输入电路及命令解码器。所述内部时钟电路经配置以基于经缓冲输入信号提供内部时钟信号。所述时钟信号输入电路经配置以接收数据时钟信号并将所述数据时钟信号或恒定电压作为所述经缓冲输入信号提供到所述内部时钟电路。所述命令解码器经配置以接收内部命令并提供控制信号，包含提供到所述时钟信号输入电路以控制所述经缓冲输入信号的所述提供的激活信号。
在本发明的一方面中，一种方法包含在输入缓冲器处接收活动第一时钟信号及活动第二时钟信号，以及基于所述活动第一时钟信号及所述活动第二时钟信号从所述输入缓冲器提供活动内部时钟信号。所述方法进一步包含根据所述活动内部时钟信号产生活动多相时钟信号，从所述输入缓冲器提供第一恒定电压及第二恒定电压以作为非活动内部时钟信号，以及根据所述非活动内部时钟信号产生非活动多相时钟信号。
附图说明
图1是根据本发明的实施例的设备的框图。
图2是根据本发明的实施例的时钟路径及数据时钟路径的框图。
图3是展示根据本发明的实施例的时钟信号之间的第一相位关系及第二相位关系的定时图。
图4是根据本发明的实施例的时钟输入缓冲器及时钟分频器电路的示意图。
图5是根据本发明的实施例的控制逻辑电路的示意图。
图6是根据本发明的实施例的各种信号在图4的输入缓冲器及时钟分频器电路的操作期间的定时图。
图7是根据本发明的实施例的各种信号在存取操作期间的定时图。
图8是根据本发明的实施例的各种信号在存取操作期间的定时图。
图9是根据本发明的实施例的组织成多列存储器的存储器的框图。
图10是根据本发明的实施例的各种信号在两列存储器之间的存取操作期间的定时图。
具体实施方式
下文阐述某些细节以提供对本发明的实例的充分理解。然而，所属领域的技术人员将明白，可以在没有这些具体细节的情况下实践本发明的实例。此外，本文中所描述的本发明的特定实例不应解释为将本发明的范围限于这些特定实例。在其它情况下，尚未详细展示众所周知的电路、控制信号、定时协议及软件操作，以避免不必要地混淆本发明。另外，例如“耦合(couples及coupled)”的术语意指两个组件可直接或间接电耦合。间接耦合可暗指两个组件通过一或多个中间组件耦合。
图1是根据本发明的实施例的设备的框图。所述设备可包含半导体装置100。在一些实施例中，举例来说，半导体装置100可包含(但不限于)DRAM装置，例如集成到单个半导体芯片中的低功率DDR(LPDDR)存储器。半导体装置100可安装在外部衬底上，例如存储器模块衬底、母板等等上。半导体装置100可进一步包含存储器阵列150。存储器阵列150包含多个存储体，每一存储体包含多个字线WL、多个位线BL，以及布置在多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器140执行，且位线BL的选择由列解码器145执行。感测放大器(SAMP)针对其对应位线BL定位且连接到至少一个相应本地I/O线对(LIOT/B)，所述本地I/O线对又可经由充当开关的传送栅极(TG)耦合到至少相应第一个主I/O线对(MIOT/B)。
半导体装置100可采用多个外部终端，其包含：命令终端及地址终端，其耦合到命令总线及地址总线以分别接收命令信号CMD及地址信号ADDRESS；时钟终端，其用以接收时钟信号CK及CKF；数据时钟终端，其用以接收数据时钟信号WCK及WCKF；数据终端DQ、RDQS、DBI及DMI、电源终端VDD、VSS、VDDQ及VSSQ。
可从外部向命令终端及地址终端供应地址信号及存储体地址信号。供应到地址终端的地址信号及存储体地址信号经由命令/地址输入电路105传送到地址解码器112。地址解码器112接收地址信号且将经解码行地址信号供应到行解码器140，且将经解码列地址信号供应到列解码器145。地址解码器112还接收存储体地址信号，且将存储体地址信号供应到行解码器140、列解码器145。
可进一步从例如存储器控制器向命令终端及地址终端供应命令信号CMD、地址信号ADDR及选择信号CS。命令信号可表示来自存储器控制器的各种存储器命令，例如存取命令。存取命令可包含例如读取命令及写入命令。选择信号CS用于选择半导体装置100以响应提供到命令终端及地址终端的命令及地址。当将活动CS信号提供到半导体装置100时，接收命令及地址并执行存储器操作。命令信号CMD可作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115包含用以解码内部命令信号ICMD以产生用于执行存储器操作的各种内部信号及命令(例如，用以选择字线的行命令信号及用以选择位线的列命令信号)的电路。
当发布读取命令并及时向行地址及列地址供应读取命令时，从存储器阵列150中的通过这些行地址及列地址指定的存储器单元读取读取数据。读取命令由命令解码器115接收，所述命令解码器115可将内部命令提供到输入/输出电路160，以使得根据RDQS时钟信号经由读取/写入放大器155及输入/输出电路160将读取数据从数据终端DQ、RDQS、DBI及DMI输出到外部。读取数据在由可在半导体装置，例如模式寄存器(图1中未展示)中经编程的读取时延信息RL定义的时间处提供。读取时延信息RL可在CK时钟信号的时钟循环方面进行定义。举例而言，读取时延信息RL可为半导体装置100在提供相关读取数据时接收读取命令之后CK信号的时钟循环数目。
当发布写入命令并及时向行地址及列地址供应所述命令时，则根据WCK及WCKF时钟信号将写入数据供应到数据终端DQ、DBI及DMI。写入命令由命令解码器115接收，所述命令解码器115将内部命令提供到输入/输出电路160，以使得写入数据由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。写入数据写入于由行地址及列地址指定的存储器单元中。写入数据在由写入时延WL信息定义的时间处提供到数据终端。写入时延WL信息可在半导体装置100，例如在模式寄存器(图1中未展示)中编程。写入时延WL信息可在CK时钟信号的时钟循环方面进行定义。举例来说，写入时延信息WL可为半导体装置100在接收相关写入数据时接收写入命令之后的CK信号的时钟循环数目。
转向半导体装置100中包含的外部终端的说明，时钟终端及数据时钟终端经供应有外部时钟信号及互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可供应到时钟输入电路120。CK信号与CKF信号互补，且WCK信号与WCKF信号互补。互补时钟信号同时具有相对的时钟电平以及相对的时钟电平之间的转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
时钟输入电路120中包含的输入缓冲器接收外部时钟信号。举例来说，一个输入缓冲器在通过来自命令解码器115的CKE信号启用时接收CK及CKF信号，且一个输入缓冲器接收WCK及WCKF信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICK以及IWCK和IWCKF。将内部时钟信号ICK以及IWCK和IWCKF供应到内部时钟电路130。
内部时钟电路130包含基于所接收的内部时钟信号提供各种相位和频率受控的内部时钟信号的电路。举例而言，内部时钟电路130可包含接收ICK时钟信号并将内部时钟信号ICK及ICKD提供到命令解码器115的时钟路径(图1中未展示)。内部时钟电路130可进一步包含接收IWCK及IWCKF时钟信号并基于内部时钟信号IWCK及IWCKF提供多相时钟信号IWCKn的数据时钟路径。如将在下文更详细地描述，多相时钟信号IWCKn彼此具有相反相位且与WCK及WCKF时钟信号具有相位关系。多相时钟信号IWCKn还可提供到用于控制读取数据的输出定时及写入数据的输入定时的输入/输出电路160。输入/输出电路160可包含用于产生及提供RDQS信号的时钟电路及驱动电路。
电源终端经供应有电源电势VDD及VSS。将这些电源电势VDD及VSS供应到内部电压产生器电路170。内部电压产生器电路170基于电源电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI等等以及参考电势ZQVREF。内部电势VPP主要用于行解码器140中，内部电势VOD及VARY主要用于包含在存储器阵列150中的感测放大器中，且内部电势VPERI用于许多其它电路块中。
电源终端还经供应有电源电势VDDQ。将电源电势VDDQ与电源电势VSS一起供应到输入/输出电路160。在本发明的实施例中，电源电势VDDQ可为与电源电势VDD相同的电势。在本发明的另一个实施例中，电源电势VDDQ可为与电源电势VDD不同的电势。然而，可针对输入/输出电路160使用专用电源电势VDDQ，以使得由输入/输出电路160产生的电源噪声不会传播到其它电路块。
图2是根据本发明的实施例的时钟路径210及数据时钟路径230的框图。在本发明的一些实施例中，时钟路径210及数据时钟路径230可包含在图1的半导体装置100中。举例来说，数据时钟路径230可包含在图1的半导体装置100的时钟输入电路120及内部时钟电路130中。在不脱离本发明的范围的情况下，时钟路径210及数据时钟路径230中的一者或两者可根据图2中所示的实施例修改。
时钟路径210可包含接收互补时钟信号CK及CKF并提供内部时钟信号ICK的输入缓冲器212。在本发明的一些实施例中，输入缓冲器212可包含在图1的时钟输入电路120中。内部时钟信号ICK基于CK及CKF时钟信号。中继器电路214接收ICK时钟信号并将ICK’时钟信号提供到延迟电路216。中继器电路214在从输入缓冲器212到延迟电路216的时钟线上驱动ICK’时钟信号。ICK’时钟信号由延迟电路216延迟以提供经延迟ICK时钟信号ICKD。ICK’及ICKD信号可由命令路径(未展示)用于为内部命令信号的解码及提供定时，以执行存储器操作(例如读取、写入等)。
数据时钟路径230包含输入缓冲器252。输入缓冲器252接收互补时钟信号WCK及WCKF并基于WCK及WCKF时钟信号提供互补内部时钟信号IWCK及IWCKF。在本发明的实施例中，IWCK及IWCK时钟信号具有与WCK及WCKF时钟信号的时钟频率相同的时钟频率，且IWCK时钟信号对应于WCK时钟信号，且IWCKF时钟信号对应于WCKF时钟信号。输入缓冲器252接收激活信号A1、A2、B1及B2。基于激活信号A1、A2、B1及B2，输入缓冲器可提供WCK及WCKF信号或恒定电压信号以作为IWCK及IWCKF信号。在本发明的一些实施例中，输入缓冲器252可包含在图1的时钟输入电路120中。
将IWCK及IWCKF时钟信号提供到经配置以提供多相时钟信号IWCK0、IWCK90、IWCK180、IWCK270(统称为多相时钟信号IWCKn)的时钟分频器电路254。多相时钟信号具有彼此相对的相位，且时钟频率小于WCK及WCKF时钟信号(以及IWCK及IWCKF信号)的时钟频率。在本发明的实施例中，IWCK0、IWCK90、IWCK180及IWCK270时钟信号的时钟频率为WCK及WCKF时钟信号的时钟频率的二分之一。
在本发明的实施例中，IWCK0、IWCK90、IWCK180及IWCK270时钟信号彼此具有90度的相对相位。举例来说，IWCK90时钟信号具有相对于IWCK0时钟信号90度的相位，IWCK180时钟信号具有相对于IWCK0时钟信号180度的相位(及相对于IWCK90时钟信号90度的相位)，且IWCK270时钟信号具有相对于IWCK0时钟信号270度的相位(及相对于IWCK180时钟信号90度的相位)。在这种情况下，多相时钟信号IWCK0、IWCK90、IWCK180、IWCK270可称作“正交”相位时钟信号。
多相时钟信号经提供到中继器电路256。中继器电路256包括用于多相时钟信号IWCKn中的每一者的中继器电路。中继器电路256在从时钟分频器电路254到时钟分布电路258的时钟线上驱动多相时钟信号IWCKn。时钟分布电路258将多相时钟信号IWCKn提供到各种电路，所述各种电路根据多相时钟信号操作。举例来说，多相时钟信号IWCKn可提供到时钟输入/输出电路(图2中未展示)以便提供及接收数据。
如先前描述，由时钟分频器电路254提供的IWCK0、IWCK90、IWCK180、IWCK270信号基于IWCK及IWCKF信号。IWCK0、IWCK90、IWCK180、IWCK270信号可具有相对于IWCK及IWCKF信号的相位关系，并且同样地与WCK及WCKF信号(IWCK及IWCKF信号基于所述WCK及WCKF信号)具有相位关系且具有相对于CK及CKF信号的相位关系。举例来说，由时钟分频器电路254提供的多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270可具有相对于WCK及WCKF时钟信号以及CK及CKF信号的两种相位关系中的一者。在图3中示出第一相位关系及第二相位关系。
在第一相位关系中，IWCK0时钟信号的上升沿320与IWCK时钟信号(及WCK信号，图3中未展示)的第一上升沿310以及CK信号的第一上升沿相关联，IWCK90时钟信号的上升沿322与IWCK时钟信号的第一下降沿312相关联，IWCK180时钟信号的上升沿324与IWCK时钟信号的第二上升沿314以及CK信号的第一下降沿相关联，且IWCK270时钟信号的上升沿326与IWCK时钟信号的第二下降沿316相关联。第一相位关系可称作“依序”相位关系。
在第二相位关系中，IWCK0时钟信号的下降沿330与IWCK时钟信号(及WCK信号)的第一上升沿310以及CK信号的第一上升沿相关联，IWCK90时钟信号的下降沿332与IWCK时钟信号的第一下降沿312相关联，IWCK180时钟信号的下降沿334与IWCK时钟信号的第二上升沿314以及CK信号的第一下降沿相关联，且IWCK270时钟信号的下降沿336与IWCK时钟信号的第二下降沿316相关联。第二相位关系可称作“无序”相位关系。
在进行确定之前，由时钟分频器电路254提供的多相时钟信号IWCKn的相位关系可能未知。可例如通过评估多相时钟信号中的至少一者来确定多相时钟信号IWCKn的相位关系。可在WCK-CK同步过程期间确定相位关系。
可能需要确定多相时钟信号IWCKn与WCK及WCKF信号的相位关系的原因在于半导体装置100的适当操作可基于具有所述相位关系中的一者的多相时钟信号。举例来说，当多相时钟信号具有“依序”相位关系时，读取数据可由半导体装置100适当地提供。在这个实例中，当确定多相时钟信号IWCKn具有“无序”相位关系时，可切换多相时钟信号中的各者以提供“依序”多相时钟信号。作为一实例，可切换无序多相时钟信号中的IWCK180时钟信号与IWCK0时钟信号，且可切换无序多相时钟信号中的IWCK270时钟信号与IWCK90时钟信号。因此，将“无序”多相时钟信号切换成“依序”多相时钟信号。
图4是根据本发明的实施例的时钟输入缓冲器400及时钟分频器电路420的示意图。在本发明的一些实施例中，时钟输入缓冲器400及时钟分频器电路420可分别包含在图2的时钟输入缓冲器252及时钟分频器电路254中。
时钟输入缓冲器400包含开关电路410、412、414及416，并且进一步包含接收器电路418。开关电路410接收WCK信号，并且在由活动激活信号A1(例如高有效逻辑电平)激活时将WCK信号提供到接收器电路418的输入INPUT1。开关电路412接收电压VNODE1并且在由活动激活信号B1(例如高有效逻辑电平)激活时将VNODE1电压提供到接收器电路418的输入INPUT1。开关电路416接收WCKF信号并且在由活动激活信号A2激活时将WCKF信号提供到接收器电路418的输入INPUT2。开关电路414接收电压VNODE2并且在由活动激活信号B2激活时将VNODE2电压提供到接收器电路418的输入INPUT2。接收器电路418基于输入INPUT1提供输出信号IWCK且基于输入INPUT2提供输出信号IWCKF。
VNODE1及VNODE2电压为恒定电压。VNODE1电压可为电源电压(例如VDD)或参考电压(例如接地)。VNODE2电压还可为电源电压或参考电压，但为并非VNODE1电压的电压。举例来说，当VNODE1电压为电源电压时，VNODE2电压为参考电压，且当VNODE1电压为参考电压时，VNODE2电压为电源电压。在本发明的其它实施例中，其它电压可用于VNODE1及VNODE2电压。
激活信号A1、A2、B1及B2可由控制逻辑电路(图4中未展示)提供。在本发明的一些实施例中，激活信号A1及A2为可具有不同逻辑电平的不同信号，且类似地，激活信号B1及B2为可具有不同逻辑电平的不同信号。也就是说，开关电路410、412、414及416中的每一者可根据相应激活信号激活。举例来说，开关电路410及414可响应于活动A1及B2选择信号而为活动的，且开关电路416及412可通过非活动A2及B1选择信号去激活。因此，将WCK信号提供到输入INPUT1，且将VNODE2电压提供到输入INPUT2。例如，当将WCK信号提供到半导体装置100但不提供或不使用WCKF信号时，可使用先前的条件。也就是说，将“单端”时钟信号WCK提供到半导体装置100。在另一实例中，开关电路416及412可响应于活动A2及B1选择信号而为活动的，且开关电路410及414可通过非活动A1及B2选择信号去激活。因此，将VNODE1电压提供到输入INPUT1，且将WCKF信号提供到输入INPUT2。例如，当将WCKF信号提供到半导体装置100但不提供或不使用WCK信号时，可使用先前的条件。也就是说，将单端时钟信号WCKF提供到半导体装置100。
在本发明的一些实施例中，同时激活及去激活A1信号和A2信号，且同时激活及去激活B1信号和B2信号。A1及A2选择信号可统称为A选择信号，且B1及B2选择信号可统称为B选择信号。所述控制逻辑电路可包含在例如命令解码器，例如图1的命令解码器115中。图5是根据本发明的实施例的控制逻辑电路500的示意图。控制逻辑电路500可用于为图4的时钟输入缓冲器400提供激活信号A及B。图5中所示的A激活信号可提供为图4的A1及A2激活信号，且B激活信号可提供为B1及B2激活信号。在本发明的一些实施例中，控制逻辑电路500可包含在图1的命令解码器115中。
控制逻辑电路500包含AND逻辑电路510及反相器520。AND逻辑电路510提供选择信号A，且CLK_KEEP信号可提供为选择信号B。AND逻辑电路510在第一输入处接收时钟启用信号CKE。当半导体装置100为活动的以接收CK及CKF时钟信号时，CKE信号为活动的(例如高有效逻辑电平)。反相器520接收控制信号CLK_KEEP且提供互补CLK_KEEPF信号。CLK_KEEP信号可由命令解码器基于例如存储器命令及存储器命令的定时来提供。AND逻辑电路510从反相器520接收CLK_KEEPF信号。在操作中，当半导体装置100为活动的(例如CKE信号为活动的)时且当CLK_KEEP信号为非活动的(例如B选择信号为非活动的)时，AND逻辑电路510提供活动A选择信号，且当半导体装置100为活动的(例如CKE信号为活动的)时且当CLK_KEEP信号为活动的(例如B选择信号为活动的)时，AND逻辑电路510提供非活动A选择信号。
参考图4，时钟分频器电路420包含触发器(FF)电路424及428。将来自输入缓冲器400的IWCK及IWCKF信号提供到FF电路424及428的时钟输入。当IWCK及IWCKF信号基于WCK及WCKF信号时，FF电路424及428通过IWCK及IWCKF信号进行计时。通过IWCK及IWCKF信号进行计时使得FF电路424及428在相应数据输入D及DF处接收互补输入信号并在数据输出Q及QF处提供互补输出信号。时钟分频器电路420提供多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270(统称为IWCKn信号)。
在FF电路424的数据输出Q处提供IWCK0时钟信号，在FF电路428的数据输出Q处提供IWCK90时钟信号，在FF电路424的数据输出QF处提供IWCK180时钟信号，且在FF电路428的数据输出QF处提供IWCK270时钟信号。将IWCK0时钟信号提供到FF电路428的数据输入D，将IWCK90时钟信号提供到FF电路424的数据输入DF，将IWCK180时钟信号提供到FF电路428的数据输入DF，且将IWCK270时钟信号提供到FF电路424的数据输入D。
参考图3、4及5，将针对使用控制逻辑电路500向输入缓冲器400提供控制信号A及B的实施例描述输入缓冲器400及时钟分频器电路420的操作。如将在下文更详细地描述，使用输入缓冲器400及时钟分频器电路420来基于WCK及WCKF信号为第一模式提供活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270并为第二模式提供非活动IWCKn信号(例如具有恒定时钟电平)。当时钟信号定期在低时钟电平与高时钟电平之间转变时，时钟信号为活动的。相反地，当时钟信号维持恒定时钟电平且不定期转变时，时钟信号为非活动的。
在第一模式中，CLK_KEEP信号处于低逻辑电平(且假设CKE信号为活动的)，从而产生低电平B控制信号及高电平A控制信号。启用开关电路410及416以将WCK及WCKF信号提供到接收器电路418的输入INPUT1及INPUT2。将活动WCK及WCKF信号作为活动IWCK及IWCKF信号提供到时钟分频器电路420。基于活动IWCK及IWCKF信号(其基于WCK及WCKF信号)，时钟分频器电路420提供彼此具有90度相对相位的多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。时钟分频器电路420提供多相IWCKn信号，所述多相IWCKn信号的时钟频率为WCK及WCKF信号的时钟频率的二分之一(且为IWCK及IWCKF信号的时钟频率的二分之一)。因此，IWCK及IWCKF信号的两个时钟循环花费与多相IWCKn信号的一个时钟循环相同的时间。
当IWCK及IWCKF(以及WCK及WCKF)信号在高时钟电平与低时钟电平之间计时时，FF电路424及428经计时以接收施加于相应数据输入D及DF的逻辑电平并在相应数据输出Q及QF处提供逻辑电平。当输出的逻辑电平响应于计时IWCK及IWCKF信号而改变时，相应时钟信号IWCK0、IWCK90、IWCK180及IWCK270所提供到的数据输入D及DF处的逻辑电平改变。因此，当IWCK及IWCKF信号再次在高时钟电平与低时钟电平之间计时时，接收相应数据输入D及DF处的新逻辑电平并提供在相应数据输出Q及QF处。IWCK及IWCKF时钟信号的不断计时使得FF电路424及428的数据输入及数据输出处的逻辑电平不断地且定期地改变。由于FF电路410及420串联耦合，如先前描述，所得多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270的时钟频率为IWCK及IWCKF(以及WCK及WCKF)信号的二分之一。
时钟分频器电路420可提供具有先前参考图3所描述的两种相位关系中的一者的多相时钟信号IWCK0、IWCK90、IWCK180、IWCK270。具体来说，时钟分频器电路420可提供具有第一相位关系(例如“依序”)或具有第二相位关系(例如“无序”)的多相时钟信号IWCK0、IWCK90、IWCK180、IWCK270；在第一相位关系中，多相时钟信号的上升沿与IWCK时钟信号的时钟沿相关联；在第二相位关系中，多相时钟信号的下降沿与IWCK时钟信号的时钟沿相关联。
在第二模式中，CLK_KEEP信号处于高逻辑电平(且假设CKE信号为活动的)，从而产生高逻辑电平B控制信号及低电平A控制信号。停用开关电路410及416并启用开关电路412及414以将VNODE1及VNODE2恒定电压分别提供到接收器电路418的输入INPUT1及INPUT2。在为FF电路424及428的时钟输入CLK及CLKF提供恒定电压的情况下，多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270也保持恒定，也就是说，多相时钟信号为非活动的。
通过在向时钟分频器电路420提供活动时钟信号(第一模式)与恒定电压(第二模式)之间切换，可控制活动及非活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270的提供。另外，时钟分频器电路420可用于在第二模式期间维持多相时钟信号IWCKn与WCK信号(及WCKF信号)的相位关系。因此，在从第二模式进入第一模式以将活动WCK及WCKF信号提供到时钟分频器电路420后，由时钟分频器电路420提供的多相时钟信号IWCKn与WCK信号(及WCKF信号)之间的相位关系与先前进入第二模式时的相位关系相同。
图6是根据本发明的实施例的各种信号在输入缓冲器400及时钟分频器电路420的操作期间的定时图。在时间T0处，非活动CLK_KEEPF信号(例如低逻辑电平)使得输入缓冲器400将恒定电压VNODE1及VNODE2作为IWCK及IWCKF信号(图6中未展示)提供到时钟分频器电路420。因此，时钟分频器电路420提供非活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。
在时间T1之前，CLK_KEEPF信号变成活动的(例如高逻辑电平)以使得输入缓冲器400将WCK及WCKF信号(图6中未展示WCKF信号)作为IWCK及IWCKF信号提供到时钟分频器电路420。如先前描述，CLK_KEEP信号(图6中未展示)及CLK_KEEPF信号可由包含在命令解码器(例如命令解码器115(图1))中的控制逻辑电路提供。在时间T1处，输入缓冲器400接收活动WCK及WCKF信号。活动WCK及WCKF信号由输入缓冲器400作为活动IWCK及IWCKF信号提供到时钟分频器电路420，所述时钟分频器电路420提供活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。
活动WCK信号(及WCKF信号)可初始地提供为具有第一时钟频率，且随后提供为具有大于第一时钟频率的第二时钟频率，如图6中所示。在时间T1处，活动WCK及WCKF信号由控制器提供为具有为CK信号的时钟频率的两倍的时钟频率。在时间T2处，在一个tCK之后，将活动WCK及WCKF信号提供为具有为CK信号的时钟频率的四倍(及为WCK及WCKF信号在时间T1与T2之间的时钟频率的两倍)的时钟频率。WCK及WCKF时钟频率在时间T2处的增加反映于在时间T2处具有较高频率的多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270中。可在时间T1与T2之间提供初始较低频率WCK及WCKF信号，且可在时间T2之后提供较高频率WCK及WCKF信号以改进信号完整性。
在时间T4处，为WCK信号提供较低时钟频率，其实的时钟分频器电路420提供较低时钟频率多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。较低时钟频率WCK信号可指示活动WCK信号的结束。在WCK信号变成非活动的之后的时间T5之后，CLK_KEEPF信号变成非活动的。非活动CLK_KEEPF信号产生由输入缓冲器400作为IWCK及IWCKF信号提供到时钟分频器电路420的恒定电压VNODE1及VNODE2。恒定电压是的时钟分频器电路420提供非活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270并且仍保持CLK_KEEPF信号变成非活动的之前的WCK-CK信号的相位关系(例如时间T5之前的WCK-CK相位关系)。
当CLK_KEEPF信号为非活动的且将恒定电压VNODE1及VNODE2提供到时钟分频器电路420时，可忽略提供到输入缓冲器400的WCK及WCKF信号。因此，无论WCK及WCKF信号在CLK_KEEPF信号为非活动的时间(例如时间T5之后到时间T7之前)期间的活动性如何，时钟分频器电路420都提供非活动IWCK0、IWCK90、IWCK180及IWCK270信号。当操作不需要活动IWCK0、IWCK90、IWCK180及IWCK270信号时，可忽略活动WCK及WCKF信号。举例来说，这可能是当存储器操作(例如读取操作)不需要IWCK0、IWCK90、IWCK180及IWCK270信号但控制器仍继续提供活动WCK及WCKF信号时的情况。相较于尽管存储器操作不需要IWCK0、IWCK90、IWCK180及IWCK270信号，但仍响应于活动WCK及WCKF信号继续产生活动IWCK0、IWCK90、IWCK180及IWCK270信号，忽略用以提供例如IWCK0、IWCK90、IWCK180及IWCK270信号的非活动内部时钟信号的WCK及WCKF信号(即使其为活动的)可降低功耗。举例来说，当存取存储器单元且经由输出电路与包含存储器单元的存储器阵列之间的数据路径将数据提供到输出电路时，可能不需要内部时钟信号。此外，当WCK及WCKF信号被输入缓冲器400忽略且时钟分频器420提供非活动IWCK0、IWCK90、IWCK180及IWCK270信号时，保持WCK-CK相位关系。保持所述WCK-CK相位关系可避免执行后续WCK-CK同步操作以在接收活动WCK信号之前再次确定相位关系的需求。
CLK_KEEPF信号在时间T6到时间T7之前保持为非活动的。如先前描述，当CLK_KEEPF信号为非活动的时，输入缓冲器400将恒定电压VNODE1及VNODE2作为IWCK及IWCKF信号提供到时钟分频器电路420。因此，时钟分频器电路420提供非活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。
CLK_KEEPF信号在时间T7之前再次变成活动的。如先前描述，活动CLK_KEEPF信号使得输入缓冲器400将WCK及WCKF信号作为IWCK及IWCKF信号提供到时钟分频器电路420。在时间T7处，输入缓冲器接收活动WCK信号(及活动WCKF信号)。活动WCK信号由输入缓冲器400提供到时钟分频器电路420以提供活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。
CLK_KEEPF信号在时间T7之前变得活动之后，WCK-CK信号维持相同相位关系。具体来说，活动WCK信号在时间T7处的第一时钟沿(例如上升时钟沿)产生与活动WCK信号在时间T1处的第一时钟沿(例如上升时钟沿)相同的WCK-CK相位关系。也就是说，如图6中所示，WCK信号在时间T1及T7处的上升时钟沿与CK信号的上升时钟沿及IWCK0信号的上升时钟沿相关联(即，与IWCK0信号具有“依序”相位关系)。因此，当在时间T7处提供活动WCK信号时，不需要WCK-CK同步操作以再次确定WCK-CK相位关系。
可通过使恒定电压VNODE1及VNODE2对应于WCK信号(及WCKF信号)的非活动(例如静态)时钟电平维持相同相位关系。举例来说，在图6的实施例中，例如在时间T0与T1之间及在时间T5与T7之间，WCK信号在为非活动时经提供为低时钟电平(且WCKF信号在为非活动时经提供为高时钟电平，未展示)。处于表示低时钟电平的电压下的恒定电压VNODE1(例如参考电压，例如接地)及处于表示高时钟电平的电压下的恒定电压VNODE2(例如大于用于低时钟电平的电压的电源电压)对应于相应WCK及WCKF信号的非活动时钟电平。因此，当CLK_KEEPF信号变成活动的且输入缓冲器从提供由恒定电压VNODE1及VNODE2表示的非活动时钟电平(分别例如高时钟电平及低时钟电平)切换到提供WCK及WCKF信号时，初始非活动WCK及WCKF信号的时钟电平与恒定电压VNODE1及VNODE2对应(例如时间T5与T7之间的低时钟电平下的WCK对应于由VNODE1表示的低时钟电平)。活动WCK及WCKF信号的第一时钟沿将从由与VNODE1及VNODE2电压相同的电压表示的时钟电平开始。
图7是根据本发明的实施例的各种信号在存取操作期间的定时图。图7提供将输入缓冲器的输入在接收WCK及WCKF信号与接收恒定电压(例如VNODE1及VNODE2)之间切换的实例。因此，可避免产生不必要的活动内部时钟信号，且相较于在由控制器提供活动WCK及WCKF信号时连续地产生活动内部时钟信号，可降低功耗。
将参考包含控制器及用于读取操作的存储器系统的系统描述图7。控制器将命令以及WCK及WCKF信号提供到存储器系统，且数据可根据命令在控制器与存储器系统之间传送。虽然图7中仅展示WCK信号，应理解，WCKF信号(与WCK信号互补)也由控制器提供到存储器系统。将参考图7描述关于在提供WCK及WCKF信号以产生内部时钟信号(例如多相时钟信号IWCKn)与提供恒定电压以提供非活动内部时钟信号之间切换的操作。
在时间T0处，在包含在存储器系统中的存储器(例如半导体装置100)处接收由控制器提供的CAS命令。所述存储器与选择信号CS0相关联。CAS命令包含可用于启用与存取操作相关的各种模式的操作码。举例来说，在图7中，“自动同步”模式可由具有适当操作码设置的CAS命令启用。自动同步模式启用存储器中的电路以尤其执行WCK-CK同步并确定两个信号之间的相位关系。在时间T1(其为时间T0处的CAS命令之后的CK信号的一个时钟循环(1tCK))处，2tCK的静态周期tASYNCL开始。在tASYNCL周期期间，由控制器提供到存储器的WCK信号保持于恒定时钟电平。在图7的实施例中，对于tASYNCL周期，WCK信号保持于低时钟电平。
在时间T2处的CAS命令之后2个tCK，CLK_KEEPF信号变成活动的(例如高逻辑电平)。可如先前描述由命令解码器(例如在本发明的一些实施例中的命令解码器115)提供的CLK_KEEPF信号产生WCK及WCKF信号，WCK及WCKF信号经接收以产生内部时钟信号。参考输入缓冲器400及时钟分频器电路420以及控制逻辑电路500，活动CLK_KEEPF信号使得输入缓冲器400将WCK及WCKF信号作为IWCK及IWCKF信号提供到时钟分频器电路420。
在时间T3处，活动WCK及WCKF信号由控制器提供以供存储器进行WCK-CK同步。在图7的实施例中，为同步操作提供CK信号的时钟频率的两倍频率下的WCK信号的四个时钟循环。在本发明的其它实施例中，可使用不同数目个时钟循环及/或不同时钟频率。
在WCK信号的四个时钟循环之后，CLK_KEEPF信号在时间T5处变成非活动的(例如低逻辑电平)。非活动CLK_KEEPF信号产生作为IWCK及IWCKF信号提供到时钟分频器电路420的恒定电压VNODE1及VNODE2。恒定电压使得时钟分频器电路420提供非活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270并且还保持根据在时间T3处提供的活动WCK信号确定的WCK-CK信号的相位关系。当CLK_KEEPF信号为非活动的且将恒定电压VNODE1及VNODE2提供到时钟分频器电路420时，可忽略提供到输入缓冲器400的WCK及WCKF信号。无论在CLK_KEEPF信号为非活动的时间(例如由从时间T5到时间T6所示的交叉影线表示)期间所提供的WCK及WCKF信号的活动性如何，时钟分频器电路420都提供非活动IWCK0、IWCK90、IWCK180及IWCK270信号，并且保持WCK-CK相位关系。保持所述WCK-CK相位关系可避免针对存储器执行后续WCK-CK同步操作以再次确定相位关系的需求。
在时间T4处，存取命令由与选择信号CS0相关联的存储器接收。在本实例中，在时间T4处的存取命令为读取命令。提供读取命令作为一实例，且不应将其解释为将本发明的范围仅限于读取命令及读取操作。举例来说，还可包含写入命令及写入操作。
响应于在时间T4处的读取命令，存储器将执行读取操作并在读取命令之后的读取时延(RL)时间处提供读取数据。读取时延时间可由CK信号的时钟循环数目(例如RL tCK)表示。因此，在图7的实施例中，在读取命令之后的RL tCK(即，在时间T4+RL＝T9处)提供读取数据。读取时延时间可由包含在存储器中的模式寄存器中的控制器编程。
在时间T6处，CLK_KEEPF信号再次变成活动的。当CLK_KEEPF信号针对存取命令(即，在时间T4处的读取命令)变得活动时的定时可基于由存储器提供对应数据的时间。举例来说，如先前描述，读取数据在时间T9处由存储器提供，所述时间T9为在时间T4处的存取命令之后RL tCK。控制器在预测时间T9处由存储器提供的读取数据时在时间T7处提供活动WCK信号。了解来自控制器的活动WCK信号的定时的情况下，CLK_KEEPF信号在时间T7之前于时间T6处变成活动的。活动CLK_KEEPF信号使得WCK及WCKF信号由输入缓冲器提供到时钟分频器电路。
在时间T7处，控制器将活动WCK及WCKF信号提供到存储器。活动WCK及WCKF信号通过输入缓冲器作为IWCK及IWCKF信号提供到时钟分频器电路。因此，时钟分频器电路响应于活动WCK及WCKF信号提供活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。尽管图7中未展示，但多相时钟信号可供存储器用于产生存取数据时钟信号，所述存取数据时钟信号提供到控制器并由控制器用于为数据接收定时。WCK及WCKF信号可初始地提供为具有第一时钟频率，且随后提供为具有大于第一时钟频率的第二时钟频率，如图7中所示。在时间T7处，活动WCK及WCKF信号由控制器提供为具有为CK信号的时钟频率的两倍的时钟频率。在时间T8处，在一个tCK之后，将活动WCK及WCKF信号提供为具有为CK信号的时钟频率的四倍及为WCK及WCKF信号在时间T7与T8之间的时钟频率的两倍的时钟频率。通过改进信号完整性，初始较低频率WCK及WCKF信号可为有益的。
在CLK_KEEPF信号变成活动的之后，WCK-CK信号维持相同相位关系。具体来说，活动WCK信号的第一时钟沿(例如在时间T7处的上升时钟沿)产生与依赖于WCK信号的四个活动循环在时间T3与T4之间确定的相同的相位关系。因此，当在时间T7处提供活动WCK及WCKS信号时，不需要WCK-CK同步操作来确定WCK-CK相位关系。
如先前描述，可通过使恒定电压VNODE1及VNODE2对应于WCK信号(及WCKF信号)的非活动(例如静态)时钟电平维持相同相位关系。举例来说，在图7的实施例中，WCK信号在为非活动时提供为低时钟电平(且WCKF信号在为非活动时提供为高时钟电平，未展示)。处于表示低时钟电平的电压下的恒定电压VNODE1(例如参考电压，例如接地)及处于表示高时钟电平的电压下的恒定电压VNODE2(例如大于用于低时钟电平的电压的电源电压)对应于相应WCK及WCKF信号的非活动时钟电平。因此，当CLK_KEEPF信号变成活动的且输入缓冲器从提供恒定电压VNODE1及VNODE2(分别例如高时钟电平及低时钟电平)切换到提供WCK及WCKF信号时，初始非活动WCK及WCKF信号的时钟电平与恒定电压VNODE1及VNODE2对应(例如时间T6与T7之间的低时钟电平下的WCK对应于由VNODE1表示的低时钟电平)。
在时间T9处，或在时间T9的时间周期tWCK2DQO内，由存储器提供读取数据。如先前描述，读取数据在时间T9处的定时满足读取时延时间RL。在时间T10处，CLK_KEEPF信号变成非活动的，使得提供恒定电压以防止产生内部时钟信号，而无关于WCK及WCKF信号的活动性。控制器可在完成存取操作之后提供非活动WCK及WCKFS信号。
在前一实例中，在时间T5与T6之间忽略WCK及WCKF信号。在这个时间期间，无论WCK及WCKF信号的活动性如何，分频器电路都提供非活动内部时钟信号，例如多相时钟信号IWCK0 IWCK90、IWCK180及IWCK270。在时间T4处的存取命令之后不需要活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270，因此，可将恒定电压信号提供到输入缓冲器及分频器电路以便提供非活动内部时钟信号。可节省原本用于响应于WCK及WCKF信号提供活动内部时钟信号的功率。
图8是根据本发明的实施例的各种信号在存取操作期间的定时图。图8类似于图7的定时图，但展示额外存取操作。具体来说，图8展示额外(即，第二)读取操作，其中输入缓冲器的输入在第一存取操作之后在接收WCK及WCKF信号与接收恒定电压之间切换。如先前描述，输入缓冲器在接收WCK及WCKF信号与接收恒定电压之间切换可通过避免产生不必要的活动内部时钟信号来降低功耗，而无关于由控制器提供的WCK及WCKF信号的活动性。
图8中在时间T0到T10之间的定时与参考图7所描述的类似，并且出于简洁起见关于图8的描述将不再重复。然而，将描述图7及8的时序图之间的差异。举例来说，在图8中，由存储器提供的数据为8位，而在图7中，提供16位的数据。输入缓冲器的输入的切换不受数据的突发长度影响。此外，在时间T9处，由与选择信号CS0相关联的存储器接收第二存取命令。在时间T9处的读取命令作为一实例提供，且不应将其解释为将本发明的范围仅限于读取命令及读取操作。举例来说，还可包含写入命令及写入操作。响应于在时间T9处的读取命令，存储器将执行读取操作并在读取命令之后的读取时延(RL)时间处提供读取数据。在图8的实施例中，在时间T9+RL＝时间T13处提供读取数据。
参考图8，在时间T10处，如先前参考图7所描述，CLK_KEEPF信号变成非活动的，使得提供恒定电压以防止产生内部时钟信号，无论在CLK_KEEPF信号为非活动的时间(例如由从时间T10到时间T11展示的交叉影线表示)期间提供的WCK及WCKF信号的活动性如何，时钟分频器电路420都提供非活动IWCK0 IWCK90、IWCK180及IWCK270信号，并且保持WCK-CK相位关系。保持所述WCK-CK相位关系可避免针对用于后续存取操作的存储器执行后续WCK-CK同步操作的需求。
在时间T11处，CLK_KEEPF信号再次变成活动的，且控制器在预测时间T13处由存储器提供的读取数据时在时间T12处提供活动WCK信号。活动CLK_KEEPF信号使得WCK及WCKF信号由输入缓冲器提供到时钟分频器电路。活动WCK及WCKF信号通过输入缓冲器作为IWCK及IWCKF信号提供到时钟分频器电路。因此，时钟分频器电路响应于活动WCK及WCKF信号提供活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。CLK_KEEPF信号在时间T12处变成活动之后，WCK-CK信号维持与之前相同的相位关系。通过维持与之前相同的相位关系，在时间T9处，第二存取操作不需要WCK-CK同步操作。在时间T13处，或在时间T13的时间周期tWCK2DQO内，由存储器提供读取数据。如先前描述，读取数据在时间T13处的定时满足读取时延时间RL。
在前一实例中，在时间T5与T6之间以及在时间T10与T11之间忽略WCK及WCKF信号。在这些时间期间，无论WCK及WCKF信号的活动性如何，分频器电路都提供非活动内部时钟信号，例如多相时钟信号IWCK0 IWCK90、IWCK180及IWCK270。在时间T4及时间T9处的存取命令之后不需要活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270，因此，可将恒定电压信号提供到输入缓冲器及分频器电路以便提供非活动内部时钟信号。可节省原本用于响应于WCK及WCKF信号提供活动内部时钟信号的功率。
图9是根据本发明的实施例的组织成多列存储器的存储器900的框图。存储器900包含两列存储器910及920。在图9的实施例中，各列存储器910及920由相应存储器装置Device0及Device1表示。在本发明的一些实施例中，存储器装置Device0及Device1可各自包含图1的半导体装置100。
两列存储器910及920都耦合到各种总线及信号线。举例来说，各列存储器910及920耦合到命令与地址总线930以及数据总线932。在命令与地址总线930上将命令及地址CA提供到各列存储器910及920。经由可为双向的数据总线932从各列存储器910及920提供数据以及由各列存储器910及920接收数据。在本发明的一些实施例中，命令与地址总线930的宽度可为8位，且数据总线932的宽度可为16位。在不脱离本发明的范围的情况下，其它实施例可具有不同的用于命令与地址总线930及数据总线932的位宽度。两列存储器910及920还耦合到时钟总线934及936。各列存储器910及920在时钟总线934上接收系统时钟信号CK及CKF并且在时钟总线936上接收数据时钟信号WCK及WCKF。各列存储器910及920中的每一者接收相应选择信号。活动选择信号使得对应存储器列接收在命令与地址总线910上提供的命令及地址。将选择信号CS0提供到存储器列910，且将选择信号CS1提供到存储器列920。
存储器控制器(图9中未展示)可通过命令与地址总线930、数据总线932以及时钟总线934及936耦合到存储器900。命令及地址、系统时钟信号CK及CKF、数据时钟信号WCK及WCKF以及选择信号CS0及CS1可由存储器控制器提供到存储器900。数据(例如读取数据)可由存储器900提供到存储器控制器，且由存储器控制器提供到存储器900(例如写入数据)。
图10是根据本发明的实施例的各种信号在两列存储器之间的存取操作期间的定时图。将参考包含控制器及用于读取操作的存储器系统的系统描述图10。在本发明的一些实施例中，存储器系统可包含图9的存储器900，且将出于提供实例的目的参考存储器900来描述。将参考输入缓冲器400及时钟分频器电路420以及控制逻辑电路500进一步描述图10。出于提供实例的目的，存储器900的装置中的每一者包括输入缓冲器400、时钟分频器电路420及控制逻辑电路500。
控制器将命令及地址、系统时钟信号CK及CKF、数据时钟信号WCK及WCKF以及选择信号CS0及CS1提供到存储器900。虽然图10中仅展示WCK信号，应理解，WCKF信号(与WCK信号互补)也由控制器提供到存储器系统。数据可根据命令在控制器与存储器900之间传送。在图10的实例中，通过相应选择信号CS0及CS1选择各列存储器。通过活动CS0信号选择存储器列910，且通过活动CS1信号选择存储器列920。
图10提供将输入缓冲器的输入在接收WCK及WCKF信号与接收恒定电压(例如VNODE1及VNODE2)之间切换的实例。因此，可避免产生不必要的活动内部时钟信号，且相较于在由控制器提供活动WCK及WCKF信号时连续地产生活动内部时钟信号，可降低功耗。将参考图10描述关于在提供WCK及WCKF信号以产生内部时钟信号(例如多相时钟信号IWCKn)与提供恒定电压以提供非活动内部时钟信号之间切换的操作。
在时间T0处，由存储器列910接收由控制器提供的CAS命令，通过活动选择信号CS0选择所述存储器列910。CAS命令包含可用于启用与存取操作相关的各种模式的操作码。举例来说，在图10中，“自动同步”模式可由具有适当操作码设置的CAS命令启用。自动同步模式启用存储器中的电路以尤其执行WCK-CK同步并确定时钟信号之间的相位关系。在时间T1处，由存储器列920接收由控制器提供的CAS命令，通过活动选择信号CS1选择所述存储器列920。在时间T1处的CAS命令包含用于“自动同步”模式的操作码。
在时间T2处，用于存储器列910的CLK_KEEPF0信号变成活动的(例如高逻辑电平)。如先前描述，CLK_KEEPF信号可由如先前描述的命令解码器(例如在本发明的一些实施例中，命令解码器115)提供。活动CLK_KEEPF0信号产生由存储器列910接收以产生内部时钟信号的WCK及WCKF信号。参考输入缓冲器400及时钟分频器电路420以及控制逻辑电路500，活动CLK_KEEPF0信号使得输入缓冲器400将WCK及WCKF信号作为IWCK及IWCKF信号提供到时钟分频器电路420。
在时间T3处，活动WCK及WCKF信号由控制器提供以供存储器列910进行WCK-CK同步。在图10的实施例中，提供CK信号的时钟频率的两倍频率下的WCK信号的四个时钟循环以供存储器列910进行同步操作。在本发明的其它实施例中，可使用不同数目个时钟循环及/或不同时钟频率。在WCK信号的四个时钟循环之后，存储器列910的CLK_KEEPF0信号在时间T4处变成非活动的(例如低逻辑电平)。非活动CLK_KEEPF0信号产生作为IWCK及IWCKF信号提供到时钟分频器电路420的恒定电压VNODE1及VNODE2。恒定电压使得存储器列910的时钟分频器电路420提供非活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270并且还保持根据在时间T3处提供的活动WCK信号确定的WCK-CK信号的相位关系。当CLK_KEEPF0信号为非活动的且将恒定电压VNODE1及VNODE2提供到时钟分频器电路420时，可忽略提供到输入缓冲器400的WCK及WCKF信号。因此，无论在CLK_KEEPF0信号为非活动的时间期间提供到存储器列910的WCK及WCKF信号的活动性如何，时钟分频器电路420都提供非活动IWCK0、IWCK90、IWCK180及IWCK270信号，并且保持WCK-CK相位关系。保持所述WCK-CK相位关系可避免存储器列910执行后续WCK-CK同步操作以供存储器针对后续存取操作再次确定相位关系的需求。
在时间T5处，由于活动选择信号CS0，存取命令由存储器列910接收。在本实例中，在时间T5处的存取命令为读取命令。提供读取命令作为一实例，且不应将其解释为将本发明的范围仅限于读取命令及读取操作。举例来说，还可包含写入命令及写入操作。响应于在时间T5处的读取命令，存储器列910将执行读取操作并在读取命令之后的读取时延(RL)时间处提供读取数据。读取时延时间可由CK信号的时钟循环数目(例如RL tCK)表示。因此，在图10的实施例中，在读取命令之后RL tCK(即，在时间T5+RL＝T7处)，由存储器列910提供读取数据。读取时延时间可由包含在存储器中的模式寄存器中的控制器编程。
在时间T6处，存储器列910的CLK_KEEPF0信号再次变成活动的。当CLK_KEEPF0信号针对存取命令(即，在时间T5处的存储器列910的读取命令)变得活动时的定时可基于由存储器提供对应数据的时间。举例来说，如先前描述，读取数据在时间T8处由存储器列910提供，所述时间T8为在时间T5处的存取命令之后RL tCK。控制器在预测时间T8处由存储器提供的读取数据时在时间T7处提供活动WCK信号。了解来自控制器的活动WCK信号的定时的情况下，由命令解码器为存储器列910提供的CLK_KEEPF0信号在时间T7之前于时间T6处变成活动的。活动CLK_KEEPF0信号使得WCK及WCKF信号由输入缓冲器提供到存储器列910的时钟分频器电路。
在时间T7处，控制器提供活动WCK及WCKF信号。活动WCK及WCKF信号通过存储器列910的输入缓冲器提供到时钟分频器电路以作为IWCK及IWCKF信号。因此，时钟分频器电路响应于活动WCK及WCKF信号提供活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。尽管图10中未展示，但多相时钟信号可供存储器列910用于产生存取数据时钟信号，所述存取数据时钟信号提供到控制器并由控制器用于为数据接收定时。
存储器列910的CLK_KEEPF0信号变成活动的之后，WCK-CK信号维持相同相位关系。具体来说，活动WCK信号的第一时钟沿(例如在时间T7处的上升时钟沿)产生与依赖于WCK信号的四个活动循环在时间T3与T4之间确定的相同的相位关系。因此，当在时间T7处提供活动WCK及WCKS信号时，存储器列910不需要WCK-CK同步操作来确定WCK-CK相位关系。
在时间T8处，或在时间T8的时间周期tWCK2DQO内，由存储器列910提供读取数据。如先前描述，读取数据在时间T8处的定时满足读取时延时间RL。在时间T9处，在WCK及WCKF信号变成非活动的之后，存储器列910的CLK_KEEPF0信号变成非活动的。控制器可在完成存取操作之后提供非活动WCK及WCKF信号。
在存储器列910的WCK-CK同步及存取操作期间，可同时发生存储器列920的WCK-CK同步及存取操作，如图10中所示。
在时间T4处，存储器列920的CLK_KEEPF1信号变成活动的。活动CLK_KEEPF1信号产生由存储器列920接收以产生内部时钟信号的WCK及WCKF信号。参考输入缓冲器400及时钟分频器电路420以及控制逻辑电路500，活动CLK_KEEPF1信号使得存储器列920的输入缓冲器400将WCK及WCKF信号作为IWCK及IWCKF信号提供到时钟分频器电路420。
在时间T5处，活动WCK及WCKF信号由控制器提供以供存储器列920进行WCK-CK同步。如同存储器列910，为同步操作提供CK信号的时钟频率的两倍频率下的WCK信号的四个时钟循环。在WCK信号的四个时钟循环之后，存储器列920的CLK_KEEPF1信号在时间T6处变成非活动的。非活动CLK_KEEPF1信号产生作为IWCK及IWCKF信号提供到时钟分频器电路420的恒定电压VNODE1及VNODE2。恒定电压使得存储器列920的时钟分频器电路420提供非活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270并且还保持根据在时间T5处提供的活动WCK信号确定的WCK-CK信号的相位关系。当CLK_KEEPF1信号为非活动的且将恒定电压VNODE1及VNODE2提供到时钟分频器电路420时，可忽略提供到输入缓冲器400的WCK及WCKF信号。因此，无论在CLK_KEEPF信号为非活动的时间期间提供的WCK及WCKF信号的活动性如何，时钟分频器电路420都提供非活动IWCK0、IWCK90、IWCK180及IWCK270信号，并且保持WCK-CK相位关系。保持所述WCK-CK相位关系可避免存储器列920执行后续WCK-CK同步操作以供存储器针对后续存取操作再次确定相位关系的需求。
在时间T7处，由于活动选择信号CS1，存取命令由存储器列920接收。在本实例中，在时间T7处的存取命令为读取命令。提供读取命令作为一实例，且不应将其解释为将本发明的范围仅限于读取命令及读取操作。举例来说，还可包含写入命令及写入操作。响应于在时间T7处的读取命令，存储器列920将执行读取操作并在读取命令之后的读取时延(RL)时间处提供读取数据。读取时延时间可由CK信号的时钟循环数目(例如RL tCK)表示。在图10的实例中，在时间T7+RL＝时间T13处由存储器列920提供读取数据。
在时间T11处，存储器列920的CLK_KEEPF1信号再次变成活动的。控制器在预测时间T13处由存储器提供的读取数据时在时间T12处提供活动WCK信号。了解来自控制器的活动WCK信号的定时的情况下，由存储器列920的命令解码器提供的CLK_KEEPF1信号在时间T12之前于时间T11处变成活动的。活动CLK_KEEPF1信号使得WCK及WCKF信号由输入缓冲器提供到存储器列920的时钟分频器电路。
在时间T12处，控制器提供活动WCK及WCKF信号。活动WCK及WCKF信号通过存储器列920的输入缓冲器提供到时钟分频器电路以作为IWCK及IWCKF信号。因此，时钟分频器电路响应于活动WCK及WCKF信号提供活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。尽管图10中未展示，但多相时钟信号可供存储器列920用于产生存取数据时钟信号，所述存取数据时钟信号提供到控制器并由控制器用于为数据接收定时。
存储器列920的CLK_KEEPF1信号变成活动的之后，WCK-CK信号维持相同相位关系。具体来说，活动WCK信号的第一时钟沿(例如在时间T12处的上升时钟沿)产生与依赖于WCK信号的四个活动循环在时间T5与T6之间确定的相同的相位关系。因此，当在时间T12处提供活动WCK及WCKS信号时，存储器列920不需要WCK-CK同步操作来确定WCK-CK相位关系。
在时间T13处，或在时间T13的时间周期tWCK2DQO内，由存储器列920提供读取数据。如先前描述，读取数据在时间T13处的定时满足读取时延时间RL。在时间T14处，在WCK及WCKF信号变成非活动的之后，存储器列920的CLK_KEEPF1信号变成非活动的。控制器可在完成存取操作之后提供非活动WCK及WCKF信号。
在存储器列920的存取操作期间，可同时发生存储器列910的另一存取操作，如图10中同样展示。
在时间T10处，由于活动选择信号CS0，存取命令由存储器列910接收。在本实例中，在时间T10处的存取命令为读取命令。响应于在时间T10处的读取命令，存储器列910将执行读取操作并在读取命令之后的读取时延(RL)时间处提供读取数据。在图10的实例中，在时间T10+RL＝时间T16处由存储器列910提供读取数据。
在时间T14处，存储器列910的CLK_KEEPF0信号再次变成活动的。控制器在预测时间T16处由存储器提供的读取数据时在时间T15处提供活动WCK信号。活动CLK_KEEPF0信号使得WCK及WCKF信号由输入缓冲器提供到存储器列920的时钟分频器电路。
在时间T15处，控制器提供活动WCK及WCKF信号。活动WCK及WCKF信号通过存储器列910的输入缓冲器提供到时钟分频器电路以作为IWCK及IWCKF信号。因此，时钟分频器电路响应于活动WCK及WCKF信号提供活动多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。如先前描述，多相时钟信号可供存储器列910用于产生存取数据时钟信号，所述存取数据时钟信号提供到控制器并由控制器用于为数据接收定时。
存储器列910的CLK_KEEPF0信号变成活动的之后，WCK-CK信号维持相同相位关系。具体来说，活动WCK信号的第一时钟沿(例如在时间T15处的上升时钟沿)产生与早先由存储器列910确定并用于时间T5处的较早存取命令的相同的相位关系。维持相位关系避免任何由存储器列910针对时间T10处的后续存取操作执行另一WCK-CK同步操作的需求。
在时间T16处，或在时间T16的时间周期tWCK2DQO内，由存储器列920提供读取数据。如先前描述，读取数据在时间T16处的定时满足读取时延时间RL。
在图10的前一实例，WCK及WCKF信号在时间T4与T6之间被存储器列910忽略且在时间T9与T14之间再次被忽略，并且在时间T6与时间T11之间被存储器列920忽略。在相应时间期间，无论WCK及WCKF信号的活动性如何，存储器列910及920的分频器电路都提供非活动内部时钟信号，例如多相时钟信号IWCK0 IWCK90、IWCK180及IWCK270。在时间T4处且在T6之前的存取命令之后，且同样在时间T10处及时间T14之前的存取命令之后，存储器列910不需要活动多相时钟信号，并且在时间T7处及T11之前的存取命令之后，存储器列920不需要活动多相时钟信号。在不需要存储器操作时，不产生活动内部时钟信号可降低存储器列910及920的功耗。
根据前述内容应了解，尽管本文中已出于说明的目的描述了本发明的特定实施例，但可以在不脱离本发明的精神及范围的情况下进行各种修改。因此，范围揭示不应受到本文中描述的特定实施例中的任一者限制。

Claims (21)

1.一种设备，其包括：
输入时钟缓冲器，所述输入时钟缓冲器包含接收器电路，所述接收器电路经配置以接收第一时钟信号及第二时钟信号或第一恒定电压及第二恒定电压并基于所述互补时钟信号或所述第一恒定电压及所述第二恒定电压提供第一输出信号及第二输出信号，所述第一时钟信号与所述第二时钟信号互补，且所述第二恒定电压小于所述第一恒定电压；以及
时钟分频器电路，其耦合到所述输入时钟缓冲器且经配置以接收所述第一输出信号及所述第二输出信号，所述时钟分频器电路进一步经配置以基于来自所述输入时钟缓冲器的所述第一输出信号及所述第二输出信号提供多相时钟信号。
2.根据权利要求1所述的设备，其中所述输入时钟缓冲器进一步包括：
第一开关电路，其经配置以接收所述第一时钟信号并在激活时将所述第一时钟信号提供到所述接收器电路的第一输入；
第二开关电路，其经配置以接收所述第一恒定电压并在激活时将所述第一恒定电压提供到所述接收器电路的所述第一输入；
第三开关电路，其经配置以接收所述第二时钟信号并在激活时将所述第二时钟信号提供到所述接收器电路的第二输入；
第四开关电路，其经配置以接收所述第二恒定电压并在激活时将所述第二恒定电压提供到所述接收器电路的所述第一输入。
3.根据权利要求2所述的设备，其中所述第一开关电路及所述第三开关电路同时经激活，且所述第二开关电路及所述第四开关电路同时经激活，且其中所述第一开关电路及所述第三开关电路不与所述第二开关电路及所述第四开关电路同时经激活。
4.根据权利要求1所述的设备，其中所述时钟分频器电路包括：
第一触发器电路；以及
第二触发器电路，其中所述第一触发器电路及所述第二触发器电路均响应于来自所述输入时钟缓冲器的所述第一输出信号及所述第二输出信号而经计时。
5.根据权利要求1所述的设备，其中所述时钟分频器电路经配置以响应于接收到所述第一恒定电压及所述第二恒定电压作为来自所述输入时钟缓冲器的所述第一输出信号及所述第二输出信号而提供非活动多相时钟信号。
6.根据权利要求1所述的设备，其中所述时钟分频器电路经配置以响应于接收到活动第一时钟信号及活动第二时钟信号作为来自所述输入时钟信号的所述第一输出信号及所述第二输出信号而提供活动多相时钟信号。
7.根据权利要求1所述的设备，其中所述第一恒定电压包括对应于所述第一时钟信号的静态时钟电平的电压，且所述第二恒定电压包括对应于所述第二时钟信号的静态时钟电平的电压。
8.一种设备，其包括：
内部时钟电路，其经配置以基于经缓冲输入信号提供内部时钟信号；
时钟信号输入电路，其经配置以接收数据时钟信号并将所述数据时钟信号或恒定电压作为所述经缓冲输入信号提供到所述内部时钟电路；以及
命令解码器，其经配置以接收内部命令并提供控制信号，包含提供到所述时钟信号输入电路以控制所述经缓冲输入信号的所述提供的激活信号。
9.根据权利要求8所述的设备，其中所述内部时钟电路包括时钟分频器电路，所述时钟分频器电路经配置以基于所述经缓冲输入信号提供多相时钟信号。
10.根据权利要求8所述的设备，其中所述内部时钟电路包括时钟分频器电路，所述时钟分频器电路经配置以基于所述经缓冲输入信号提供正交相位时钟信号。
11.根据权利要求8所述的设备，其中作为所述经缓冲输入信号提供的所述恒定电压对应于所述数据时钟信号的静态时钟电平。
12.根据权利要求8所述的设备，其中所述时钟信号输入电路包括多个开关电路及一接收器电路，所述多个开关电路经配置以基于所述激活信号将所述数据时钟信号或所述恒定电压提供到所述接收器电路的输入。
13.根据权利要求8所述的设备，其中所述命令解码器经配置以提供所述激活信号，以使得所述时钟信号输入电路在准备将从输入/输出电路输出的数据时提供所述数据时钟信号以作为所述经缓冲输入信号。
14.根据权利要求8所述的设备，其中所述数据时钟信号为第一数据时钟信号，且其中所述时钟信号输入电路经配置以接收与所述第一数据时钟信号互补的第二数据时钟信号，所述时钟信号输入电路进一步经配置以提供所述第一数据时钟信号及所述第二数据时钟信号或所述恒定电压以作为所述经缓冲输入信号。
15.一种方法，其包括：
在输入缓冲器处接收活动第一时钟信号及活动第二时钟信号；
基于所述活动第一时钟信号及所述活动第二时钟信号从所述输入缓冲器提供活动内部时钟信号；
根据所述活动内部时钟信号产生活动多相时钟信号；
从所述输入缓冲器提供第一恒定电压及第二恒定电压以作为非活动内部时钟信号；以及
根据所述非活动内部时钟信号产生非活动多相时钟信号。
16.根据权利要求15所述的方法，其中从所述输入缓冲器提供恒定电压以作为非活动时钟信号包括：
去激活经配置以接收所述第一时钟信号及所述第二时钟信号并在激活时将其提供到所述输入缓冲器的开关电路；以及
激活经配置以接收所述第一恒定电压及所述第二恒定电压并在激活时将其提供到所述输入缓冲器的开关电路。
17.根据权利要求15所述的方法，其中当所述第一时钟信号及所述第二时钟信号为活动的时，所述第一恒定电压及所述第二恒定电压由所述输入缓冲器提供以作为非活动内部时钟信号。
18.根据权利要求15所述的方法，其进一步包括基于所述活动第一时钟信号及所述活动第二时钟信号，从自所述输入缓冲器提供第一恒定电压及第二恒定电压以作为非活动内部时钟信号切换到从所述输入缓冲器提供活动内部时钟信号。
19.根据权利要求15所述的方法，其进一步包括在从所述输入缓冲器提供所述第一恒定电压及所述第二恒定电压以作为非活动内部时钟信号期间，维持所述多相时钟信号与所述第一时钟信号及所述第二时钟信号之间的相位关系。
20.根据权利要求15所述的方法，其进一步包括确定所述第一时钟信号及所述第二时钟信号与所述多相时钟信号之间的相位关系。
21.根据权利要求20所述的方法，其进一步包括：
在根据所述非活动内部时钟信号产生非活动多相时钟信号之后，基于所述活动第一时钟信号及所述活动第二时钟信号从所述输入缓冲器提供活动内部时钟信号；以及
根据所述活动内部时钟信号产生活动多相时钟信号，
其中所述活动多相时钟信号与所述第一时钟信号及所述第二时钟信号具有与根据所述非活动内部时钟信号产生非活动多相时钟信号之前相同的相位关系。
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