KR101004664B1 - 반도체 메모리 장치 및 그 동작방법 - Google Patents

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Abstract

본 발명은 내부에서 스스로 클록 정렬 트레이닝을 수행할 수 있는 고속으로 동작하는 반도체 메모리 장치에 관한 것으로서, 시스템 클록과 데이터 클록을 각각 입력받기 위한 클록입력부와, 상기 데이터 클록의 주파수를 조절하고, 트레이닝 정보신호에 대응하여 변동하는 지연량만큼 상기 데이터 클록을 지연시키기 위한 데이터 클록 위상조절부, 및 상기 데이터 클록 위상조절부의 출력클록과 상기 시스템 클록의 위상을 비교하고, 그 결과에 대응하여 상기 트레이닝 정보신호를 생성하기 위한 클록 위상비교부를 구비하는 반도체 메모리 장치를 제공한다.
클록 정렬 트레이닝, 데이터 클록, 시스템 클록

Description

반도체 메모리 장치 및 그 동작방법{SEMICONDUCTOR MEMORY APPARATUS AND METHOD FOR OPERATING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 고속으로 동작하는 반도체 메모리 장치에 관한 것이며, 더 자세히는, 내부에서 스스로 클록 정렬 트레이닝을 수행할 수 있는 고속으로 동작하는 반도체 메모리 장치에 관한 것이다.
복수의 반도체 메모리 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 메모리 컨트롤러(Memory Controll Unit : MCU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
이를 위해서, 최근에 개발되는 고속으로 동작하는 메모리 장치에서는 외부에서 인가되는 시스템 클록의 상승 에지와 하강 에지 사이에 두 개의 데이터를 입/출 력하고 하강 에지와 다음 상승 에지 사이에 두 개의 데이터를 입/출력하도록 설계된다. 즉, 시스템 클록의 한 주기에 4 개의 데이터를 입/출력하도록 설계된다.
하지만, 시스템 클록은 두 개의 상태 - 로직'하이'(High) 또는 로직'로우'(Low) - 밖에 표현할 수 없으므로 한 주기에 4 개의 데이터가 입/출력되기 되기 위해서는 시스템 클록보다 두 배 빠른 주파수를 갖는 데이터 클록이 필요하다. 즉, 데이터 입/출력을 위한 전용 클록이 있어야 한다.
따라서, 고속으로 동작하는 반도체 메모리 장치는 어드레스 및 커맨드를 송수신할 때에는 시스템 클록을 기준 클록으로 사용하고, 데이터를 입/출력할 때에는 데이터 클록을 기준 클록으로 사용하여 데이터 클록이 시스템 클록보다 두 배의 주파수를 가지도록 제어한다.
즉, 시스템 클록의 한 주기에서 데이터 클록이 두 주기 반복되도록 하고, 데이터 입/출력은 데이터 클록의 상승 에지 및 하강 에지에서 각각 발생하도록 함으로써 시스템 클록의 한 주기에서 4개의 데이터가 입/출력될 수 있도록 한다.
이렇게, 읽기 혹은 쓰기 동작을 수행하기 위해 하나의 시스템 클록을 기준으로 사용했던 종래의 DDR 동기식 메모리 장치와 달리 고속으로 동작하는 반도체 메모리 장치는 읽기 혹은 쓰기 동작을 수행하기 위해 서로 다른 주파수를 가지는 두 개의 클록을 사용하여 데이터를 주고받는다.
그러나, 만약 시스템 클록과 데이터 클록의 위상이 정렬되어 있지 않다면, 동작 커맨드와 어드레스가 전달되는 기준과 데이터가 전달되는 기준이 정렬되어 있지 않음을 의미하고 이는 곧 고속으로 동작하는 반도체 메모리 장치가 정상적으로 동작할 수 없다는 것을 의미한다.
따라서, 고속으로 동작하는 반도체 메모리 장치가 정상적으로 동작하기 위해서는 동작 초기에 반드시 반도체 메모리 장치와 데이터 처리 장치 간 인터페이스 트레이닝(Interface Training)이라는 동작이 수행되어야 한다.
여기서, 인터페이스 트레이닝(Interface Training)은 반도체 메모리 장치와 데이터 처리 장치 간 정상 동작이 수행되기 전 명령, 주소, 데이터를 전달하기 위한 인터페이스가 최적화된 시점에 동작하도록 훈련하는 것을 의미한다.
이러한 인터페이스 트레이닝은 어드레스 트레이닝(Address Training), 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training), 읽기 트레이닝(Read Training), 및 쓰기 트레이닝(Write Training) 등으로 나누어진다. 이 중 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training)에서 데이터 클록과 시스템 클록을 정렬하는 동작을 수행한다.
도 1은 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로를 도시한 블록 다이어그램이다.
먼저, 클록 정렬 트레이닝의 기본적인 원리를 설명하면, 고속으로 동작하는 반도체 메모리 장치는 전술한 바와 같이 시스템 클록(HCK)을 기준으로 어드레스 신호와 커맨드 신호를 외부의 메모리 컨트롤러로부터 입력받고, 데이터 클록(WCK)을 기준으로 반도체 메모리 장치 내부에 저장되어 있던 데이터를 외부의 메모리 컨트롤러로 출력한다.
따라서, 시스템 클록(HCK)과 데이터 클록(WCK) 간에 위상차이가 있었다면, 그에 대응하는 시간만큼 반도체 메모리 장치 내부에 저장되어 있던 데이터가 더 늦거나 더 빠르게 외부 컨트롤러에 도착할 것이다.
때문에, 고속으로 동작하는 반도체 메모리 장치의 동작 초기에 외부의 메모리 컨트롤러에서 인가되는 시스템 클록(HCK)과 데이터 클록(WCK)의 위상차이를 검출하고, 검출결과를 외부의 메모리 컨트롤러에 전송함으로써 시스템 클록(HCK)과 데이터 클록(WCK)의 위상차이를 줄여주기 위한 동작이 클록 정렬 트레이닝이다.
즉, 도 1에 도시된 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로는, 외부의 메모리 컨트롤러로부터 시스템 클록(HCK)과 데이터 클록(WCK)을 입력받아 그 위상차이를 검출하고, 검출결과를 외부의 메모리 컨트롤러로 전송하는 동작을 수행하기 위한 회로이다.
도 1을 참조하면, 어드레스 신호와 커맨드 신호의 입력시점을 동기시키기 위한 시스템 클록(HCK) 및 데이터 신호의 입력시점을 동기시키기 위한 데이터 클록(WCK) - 시스템 클록(HCK)보다 높은 주파수를 가짐 - 을 외부의 메모리 컨트롤러로부터 입력받기 위한 클록입력부(100)와, 데이터 분주클록(DIV_WCK)이 시스템 클록(HCK)과 동일한 주파수를 갖도록 데이터 클록(WCK)의 주파수를 분주하여 데이터 분주클록(DIV_WCK)을 생성하기 위한 클록분주부(120)와, 시스템 클록(HCK)과 데이터 분주클록(DIV_WCK)의 위상차이를 검출하고, 그 결과에 대응하는 검출신호(DET_SIG)를 생성하기 위한 위상검출부(140), 및 검출신호(DET_SIG)를 트레이닝 정보신호(TRAINING_INFO_SIG)로서 외부의 메모리 컨트롤러에 전송하기 위한 신호전 송부(160)를 구비한다.
도 2는 도 1에 도시된 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 동작파형을 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 외부의 메모리 컨트롤러에서 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로로 입력되는 데이터 클록(WCK)의 주파수가 시스템 클록(HCK)의 주파수보다 높은 상태이지만, 주파수 변환부(120)에서 데이터 클록(WCK)의 주파수를 변환하여 시스템 클록(HCK)의 주파수와 동일해지도록 하기 때문에 주파수 변환부(120)에서 출력되는 데이터 클록(DIV_WCK)의 주파수는 시스템 클록(HCK)의 주파수와 동일한 상태인 것을 알 수 있다.
또한, 클록 정렬 트레이닝 동작이 시작되기 전(①)에는 그 클록에지가 서로 동기화되어 있지 않은 상태인 것을 알 수 있다. 즉, 클록 정렬 트레이닝 동작이 시작되기 전(①)에는 데이터 클록(WCK, DIV_WCK)과 시스템 클록(HCK)의 위상이 동기화되어 있지 않은 상태인 것을 알 수 있다.
그리고, 클록 정렬 트레이닝 동작이 시작된 이후(②, ③, ④, ⑤, ⑥)에 데이터 클록(WCK, DIV_WCK)과 시스템 클록(HCK)의 위상을 동기화시키기 위한 방법으로 시스템 클록(HCK)의 위상을 고정한 상태에서 데이터 클록(WCK, DIV_WCK)의 위상을 변화시키는 것을 알 수 있다.
이때, 데이터 클록(WCK, DIV_WCK)은 신호전송부(160)에 의해 외부의 메모리 컨트롤러로 전송되는 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨 에 대응하여 그 위상이 변화된다. 즉, 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨이 계속 로직'로우'(Low) 상태이기 때문에 외부의 메모리 컨트롤러에서는 데이터 클록(WCK, DIV_WCK)의 위상을 조금씩 변경시켜 클록 정렬 트레이닝을 수행하기 위한 회로로 인가시킨다.
그러다가, 데이터 클록(WCK, DIV_WCK)과 시스템 클록(HCK)의 위상이 동기화되는 순간(⑥) 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨이 로직 '로우'(Low) 상태에서 로직'하이'(High) 상태로 변화하게 되고, 이러한 상태가 계속 유지되는 구간(⑦)에서는 데이터 클록(WCK, DIV_WCK)의 위상이 더 이상 변화하지 않게 된다. 즉, 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))의 논리레벨이 로직'하이'(High)로 변화된 상태이기 때문에 외부의 메모리 컨트롤러에서는 데이터 클록(WCK, DIV_WCK)의 위상을 고정하여 클록 정렬 트레이닝을 수행하기 위한 회로로 인가시킨다.
결론적으로, 클록 정렬 트레이닝을 수행하기 위한 회로는, 클록 정렬 트레이닝 동작을 통해 외부의 메모리 컨트롤러로부터 입력되는 데이터 클록(WCK)과 시스템 클록(HCK)의 위상이 동기화 될 때까지 지속적으로 위상검출부(140)에서 데이터 클록(WCK)과 시스템 클록(HCK)의 위상을 비교한 후 비교결과, 즉, 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))를 외부의 메모리 컨트롤러로 전달해주는 역할을 수행한다는 것을 알 수 있다.
그런데, 이렇게 클록 정렬 트레이닝 동작을 수행하기 위해 반도체 메모리 장치 내부에서 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))를 생성하여 외부의 메모리 컨트롤러로 전송해주고, 그에 대응하여 데이터 클록(WCK)의 위상이 변동되어 입력되기를 기다리는 동작은, 그 시간이 오래 걸린다는 단점이 있다.
즉, 반도체 메모리 장치에서 트레이닝 정보신호(DET_SIG(TRAINING_INFO_SIG))를 생성하여 메모리 컨트롤러로 전송한다고 해서 메모리 컨트롤러에서 반도체 메모리 장치로 전송되는 데이터 클록(WCK)의 위상이 바로 변동되어 입력되는 것이 아니라 일정 시간이 흐른 후에 데이터 클록(WCK)의 위상이 변동되어 입력된다.
이로 인해, 클록 정렬 트레이닝 동작을 완료하기까지 오랜 시간이 소모되는 문제점이 발생한다.
또한, 듀얼 뱅크 메모리처럼 메모리를 공유하여 사용하는 시스템에서는 메모리 컨트롤러에서 각 메모리까지의 전송경로 딜레이 스큐 차이 등을 고려할 때 정확한 클록 정렬 트레이닝 동작을 수행하는 것이 불가능할 수 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 내부에서 스스로 클록 정렬 트레이닝을 수행할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 시스템 클록과 데이터 클록을 각각 입력받기 위한 클록입력부; 상기 데이터 클록의 주파수를 조절하고, 트레이닝 정보신호에 대응하여 변동하는 지연량만큼 상기 데이터 클록을 지연시키기 위한 데이터 클록 위상조절부; 및 상기 데이터 클록 위상조절부의 출력클록과 상기 시스템 클록의 위상을 비교하고, 그 결과에 대응하여 상기 트레이닝 정보신호를 생성하기 위한 클록 위상비교부를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 커맨드 및 어드레스 신호의 입력시점을 동기시키기 위한 시스템 클록을 메모리 컨트롤러로부터 입력받는 단계; 데이터 신호의 입/출력시점을 동기시키기 위한 데이터 클록 - 상기 시스템 클록보다 높은 주파수를 가짐 - 을 상기 메모리 컨트롤러로부터 입력받는 단계; 상기 시스템 클록과 동일한 주파수가 되도록 상기 데이터 클록의 주파수를 분주하는 단계; 트레이닝 동작모드에서 트레이닝 정보신호에 대응 하여 변동하는 지연량만큼 상기 데이터 클록을 지연시키는 단계; 트레이닝 동작모드에서 상기 시스템 클록의 위상과 상기 데이터 클록의 위상을 비교하고, 비교결과에 대응하여 상기 트레이닝 정보신호를 생성하는 단계; 노말 동작모드에서 상기 데이터 클록에 응답하여 각각 예정된 크기의 위상차이를 갖는 다수의 멀티 시스템 클록을 생성하는 단계; 및 노말 동작모드에서 상기 다수의 멀티 시스템 클록을 기준으로 상기 데이터 신호를 정렬하여 상기 메모리 컨트롤러와 입/출력하는 단계를 포함하는 반도체 메모리 장치의 동작방법을 제공한다.
전술한 본 발명은 반도체 메모리 장치 내부에서 클록 정렬 트레이닝이 수행되도록 함으로써 클록 정렬 트레이닝 동작수행에 필요한 시간을 최소한으로 유지하는 효과가 있다.
이로 인해, 반도체 메모리 장치와 메모리 컨트롤러 사이에서 클록 정렬 트레이닝 동작제어신호가 전송됨으로써 발생할 수 있는 오류를 최소한으로 유지하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도 록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로를 도시한 블록 다이어그램이다.
먼저, 본 발명의 실시예에 따른 클록 정렬 트레이닝의 기본적인 원리를 설명하면 다음과 같다.
본 발명의 실시예에 따른 고속으로 동작하는 반도체 메모리 장치는 시스템 클록(HCK)을 기준으로 어드레스 신호와 커맨드 신호를 외부의 메모리 컨트롤러로부터 입력받고, 데이터 클록(WCK)을 기준으로 반도체 메모리 장치 내부에 데이터를 저장하기 위한 코어영역과 외부의 메모리 컨트롤러 사이에 데이터를 입/출력하는 동작을 수행한다.
따라서, 시스템 클록(HCK)과 데이터 클록(WCK) 간에 위상차이가 있었다면, 그에 대응하는 시간만큼 반도체 메모리 장치 내부에 데이터를 저장하기 위한 코어영역과 외부의 메모리 컨트롤러 사이에 데이터를 입/출력하는 동작이 더 늦거나 더 빠르게 될 것이다.
때문에, 본 발명의 실시예에 따른 반도체 메모리 장치는 동작 초기에 외부의 메모리 컨트롤러에서 인가되는 시스템 클록(HCK)과 데이터 클록(WCK)의 위상차이를 검출하고, 검출결과에 따라 외부의 메모리 컨트롤러에서 인가되는 데이터 클록(WCK)의 위상을 조절함으로써 시스템 클록(HCK)과 데이터 클록(WCK)의 위상차이 를 줄여주기 위한 동작을 수행하게 된다.
즉, 도 3에 도시된 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로는, 도 1에 도시된 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로와 다르게 시스템 클록(HCK)과 데이터 클록(WCK)의 위상차이를 검출한 결과를 외부의 메모리 컨트롤러로 전송하지 않는다.
도 3을 참조하면, 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로는, 어드레스 신호와 커맨드 신호의 입력시점을 동기시키기 위한 시스템 클록(HCK) 및 데이터 신호의 입력시점을 동기시키기 위한 데이터 클록(WCK) - 시스템 클록(HCK)보다 높은 주파수를 가짐 - 을 외부의 메모리 컨트롤러로부터 입력받기 위한 클록입력부(300)와, 데이터 클록(WCK)의 주파수를 조절하고, 트레이닝 정보신호(TRAINING_INFO_SIG)에 대응하여 변동하는 지연량만큼 데이터 클록(WCK)을 지연시키기 위한 데이터 클록 위상조절부(330), 및 데이터 클록 위상조절부(330)의 출력클록(DLY_DIV_WCK)과 시스템 클록(HCK)의 위상을 비교하고, 그 결과에 대응하여 트레이닝 정보신호(TRAINING_INFO_SIG)를 생성하기 위한 클록 위상비교부(350)를 구비한다.
또한, 데이터 클록 위상조절부(330)의 출력클록(DLY_DIV_WCK)을 입력받아 그 위상을 분할하여 각각 예정된 크기의 위상차이를 갖는 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 생성하기 위한 위상분할부(390)와, 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 기준으로 데이터 신호(DATA)를 정렬하기 위한 데이터 신호 정렬부(370), 및 데이터 신호 정렬부(370)에서 출력되는 데이터 신호(DATA)를 외부 의 메모리 컨트롤러로 전송하거나 외부의 메모리 컨트롤러에서 인가되는 데이터 신호(DATA)를 데이터 신호 정렬부(370)로 전송하기 위한 데이터 신호 전송부(310)를 더 구비한다.
여기서, 클록입력부(300)는, 어드레스 신호 및 커맨드 신호의 입력시점을 동기화시키기 위한 클록(OUT_HCK)을 외부에서 입력받아 시스템 클록(HCK)으로서 출력하기 위한 시스템 클록 입력부(300H), 및 데이터 신호의 입력시점을 동기화시키기 위한 클록(OUT_WCK)을 외부에서 입력받아 데이터 클록(WCK)으로서 출력하기 위한 데이터 클록 입력부(300W)를 구비한다.
또한, 시스템 클록 입력부(300H)는, 외부의 컨트롤러로부터 인가되는 시스템 클록(OUT_HCK)을 입력받기 위한 시스템 클록 입력패드(HCK INPUT PAD, 302)와, 시스템 클록 입력패드(HCK INPUT PAD, 302)를 통해 전달된 시스템 클록(OUT_HCK)을 버퍼링하여 출력(HCK)하기 위한 시스템 클록 입력버퍼(304)를 구비한다.
또한, 데이터 클록 입력부(300W)는, 외부의 컨트롤러로부터 인가되는 데이터 클록(OUT_WCK) - 외부의 컨트롤러로부터 인가되는 시스템 클록(OUT_HCK)보다 높은 주파수를 가짐 - 을 입력받기 위한 데이터 클록 입력패드(WCK INPUT PAD, 306), 및 데이터 클록 입력패드(WCK INPUT PAD, 306)를 통해 전달된 데이터 클록(OUT_WCK)를 버퍼링하여 출력(WCK)하기 위한 데이터 클록 입력버퍼(308)를 구비한다.
그리고, 데이터 클록 위상조절부(330)는, 데이터 클록(WCK)의 주파수를 분주하기 위한 데이터 클록 분주부(332), 및 트레이닝 정보신호(TRAINING_INFO_SIG)에 대응하여 변동하는 지연량만큼 데이터 클록 분주부(332)의 출력클록(DIV_WCK)을 지 연시켜 출력(DLY_DIV_WCK)하기 위한 데이터 클록 지연부(334)를 구비한다.
참고로, 데이터 클록 위상조절부(330)는, 도 3에 도시된 것과 다르게 트레이닝 정보신호(TRAINING_INFO_SIG)에 대응하여 변동하는 지연량만큼 데이터 클록(WCK)을 지연시켜 출력(DLY_WCK)하기 위한 데이터 클록 지연부(334), 및 데이터 클록 지연부(334)에서 출력되는 클록(DLY_WCK)의 주파수를 분주하여 출력(DIV_DLY_WCK)하기 위한 데이터 클록 분주부(332)를 구비하더라도 상관없다.
즉, 데이터 클록 위상조절부(330)에 포함된 두 구성요소 - 데이터 클록 분주부(332)와 데이터 클록 지연부(334) - 의 위치가 서로 반대로 바뀌더라도 그 동작은 변함이 없다.
그리고, 위상비교부(350)는, 시스템 클록(HCK)의 위상을 기준으로 데이터 클록 위상조절부(330)에서 출력되는 클록(DLY_DIV_WCK)의 위상을 검출하기 위한 위상검출부(352), 및 예정된 주기마다 위상검출부(352)의 출력신호(DET_SIG)에 응답하여 트레이닝 정보신호(TRAINING_INFO_SIG)의 값을 조절하기 위한 트레이닝 정보신호 출력부(354)를 구비한다.
그리고, 데이터 신호 정렬부(370)는, 외부의 메모리 컨트롤러로부터 인가되어 데이터 신호 전송부(310)를 통해 전달되는 데이터 신호(DATA)를 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 기준으로 정렬하여 내부의 코어영역(380)으로 출력하기 위한 데이터 신호 입력정렬부(372), 및 내부의 코어영역(380)에서 출력되는 데이터 신호(DATA)를 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 기준으로 정렬하여 데이터 신호 전송부(310)로 전달함으로써 데이터 신호(DATA)가 외부의 메모리 컨트 롤러로 출력되도록 하기 위한 데이터 신호 출력정렬부(374)를 구비한다.
참고로, 데이터 신호(DATA)를 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)에 정렬하여 전송하는 동작은 이미 공지된 동작으로써 도 5를 참조하여 쉽게 알 수 있으며, 여기에서는 더 이상 자세히 설명하지 않도록 하겠다.
그리고, 데이터 신호 전송부(310)는, 외부의 컨트롤러와 반도체 메모리 소자 사이에서 데이터 신호(DATA)를 입/출력 받기 위한 데이터 신호 입/출력 패드(DATA IN/OUT PAD, 312), 및 데이터 신호 입/출력 패드(312)를 통해 입/출력되는 데이터 신호(DATA)를 버퍼링하기 위한 데이터 신호 입/출력 버퍼(314)를 구비한다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 구성요소 중 데이터 클록 위상조절부에 구비된 데이터 클록 지연부를 상세히 도시한 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 구성요소 중 데이터 클록 위상조절부(330)에 구비된 데이터 클록 지연부(334)는, 체인 연결된 다수의 단위지연단(3342<0>, 3342<1>, 3342<2>, 3342<3>, …, 3342<2N-1>, 3342<2N>)을 구비하고, 트레이닝 정보신호(TRAINING_INFO_SIG)에 응답하여 다수의 단위지연단(3342<0>, 3342<1>, 3342<2>, 3342<3>, …, 3342<2N-1>, 3342<2N>) 중 입력되는 클록 - 클록 분주부(332)에서 출력되는 클록(DIV_WCK) 또는 클록입력부(300)에서 전달되는 데이터 클록(WCK) - 을 지연시키기 위해 사용되는 단위지연단의 개수가 변동하는 방식으로 입력되는 클록을 지연시킨다.
구체적으로, 데이터 클록 지연부(334)는, 입력되는 클록(DIV_WCK)과 입력되는 클록의 위상을 반전한 클록(/DIV_WCK)를 입력받아 설정된 지연량만큼씩 지연시켜 출력하기 위한 다수의 단위지연단(3342<0>, 3342<1>, 3342<2>, 3342<3>, …, 3342<2N-1>, 3342<2N>), 및 트레이닝 정보신호(TRAINING_INFO_SIG)에 응답하여 다수의 단위지연단(3342<0>, 3342<1>, 3342<2>, 3342<3>, …, 3342<2N-1>, 3342<2N>)에서 각각 출력되는 클록(DIV_WCK<0>, /DIV_WCK<0>, DIV_WCK<1>, /DIV_WCK<1>, DIV_WCK<2>, /DIV_WCK<2>, DIV_WCK<3>, /DIV_WCK<3>, …, DIV_WCK<2N-1>, /DIV_WCK<2N-1>, DIV_WCK<2N>, /DIV_WCK<2N>) 중 어느 하나의 클록을 출력클록(DLY_DIV_WCK)로서 출력하기 위한 멀티플랙서(3344)를 구비한다.
참고로, 전술한 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 구성요소에는 직접적으로 포함되지 않았지만, 실제로는 반도체 메모리 장치 내부에 클록 정렬 트레이닝 동작과 노말 동작을 구분하기 위한 제어신호가 존재하며, 일반적으로는 MRS(Memory Register Set)에서 클록 정렬 트레이닝 동작과 노말 동작을 구분하기 위한 제어신호의 값을 미리 설정하게 된다.
예를 들면, 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 구성요소 중 클록 정렬 트레이닝 동작에 직접적으로 관계되는 구성요소들 - 데이터 클록 위상 조절부(330)에 구비된 데이터 클록 지연부(334) 및 클록 위상 비교부(350) - 에는 클록 정렬 트레이닝 동작을 온/오프 제어하기 위한 신호가 직접적으로 입력되어 그 동작을 온/오프 제어하게 된다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 동작을 살펴보면 다음과 같다.
먼저, 데이터 클록 위상조절부(330)에 구비된 데이터 클록 지연부(334)에서 입력되는 클록(DIV_WCK, /DIV_WCK)을 지연시키기 위한 지연량을 결정할 때는, 트레이닝 정보신호(TRAINING_INFO_SIG)에 따라 달라지게 된다.
구체적으로, 트레이닝 정보신호(TRAINING_INFO_SIG)가 다수의 비트로 이루어진 코드신호라고 가정하면, 트레이닝 정보신호(TRAINING_INFO_SIG)의 값이 커지면 커질수록 다수의 단위지연단(3342<0>, 3342<1>, 3342<2>, 3342<3>, …, 3342<2N-1>, 3342<2N>) 중 더 많은 개수의 단위지연단을 사용하여 더 큰 지연량으로 입력되는 클록(DIV_WCK, /DIV_WCK)을 지연시켜 출력하고, 트레이닝 정보신호(TRAINING_INFO_SIG)의 값이 작아지면 작아질수록 다수의 단위지연단(3342<0>, 3342<1>, 3342<2>, 3342<3>, …, 3342<2N-1>, 3342<2N>) 중 더 적은 개수의 단위지연단을 사용하여 더 작은 지연량으로 입력되는 클록(DIV_WCK, /DIV_WCK)을 지연시켜 출력한다.
그리고, 트레이닝 정보신호(TRAINING_INFO_SIG)가 한 개의 비트로 이루어진 논리신호라고 가정하면, 예정된 주기로 인가되는 트레이닝 정보신호(TRAINING_INFO_SIG)가 로직'하이'(High)로 활성화상태인 것에 응답하여 다수의 단위지연단(3342<0>, 3342<1>, 3342<2>, 3342<3>, …, 3342<2N-1>, 3342<2N>) 중 클록이 입력되는 단위지연단(3342<0>)으로부터 클록이 출력되는 단위지연단 사이에 존재하는 단위지연단의 개수를 예정된 단위로 증가시키고, 예정된 주기로 인가되는 트레이닝 정보신호(TRAINING_INFO_SIG)가 로직'로우'(Low)로 비활성화상태인 것에 응답하여 다수의 단위지연단(3342<0>, 3342<1>, 3342<2>, 3342<3>, …, 3342<2N-1>, 3342<2N>) 중 클록이 입력되는 단위지연단(3342<0>)으로부터 클록이 출력되는 단위지연단 사이에 존재하는 단위지연단의 개수를 예정된 단위로 감소시킨다.
참고로, 트레이닝 정보신호(TRAINING_INFO_SIG)가 한 개의 비트로 이루어진 논리신호일 때, 예정된 주기로 트레이닝 정보신호(TRAINING_INFO_SIG)가 인가된다는 것은 클록 위상비교부(350)에서 데이터 클록 위상조절부(330)의 출력클록(DLY_DIV_WCK)과 시스템 클록(HCK)의 위상을 비교하는 주기가 된다. 예를 들면, 위상조절부(330)의 출력클록(DLY_DIV_WCK)과 시스템 클록(HCK)의 주파수가 동일하다고 볼 수 있으므로 위상조절부(330)의 출력클록(DLY_DIV_WCK) 및 시스템 클록(HCK)의 주기마다 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨이 결정될 것이다.
그리고, 다수의 단위지연단(3342<0>, 3342<1>, 3342<2>, 3342<3>, …, 3342<2N-1>, 3342<2N>) 중 클록이 입력되는 단위지연단(3342<0>)으로부터 클록이 출력되는 단위지연단 사이에 존재하는 단위지연단의 개수를 예정된 단위로 증가 또는 감소시키는 동작이 의미하는 바는, 트레이닝 정보신호(TRAINING_INFO_SIG)의 논리레벨에 따라 다수의 단위지연단(3342<0>, 3342<1>, 3342<2>, 3342<3>, …, 3342<2N-1>, 3342<2N>) 중 클록이 출력되는 단위지연단이 변화한다는 것을 뜻한다.
또한, 데이터 클록 위상조절부(330)에 구비된 데이터 클록 지연부(334)는 트레이닝 동작모드에서만 트레이닝 정보신호(TRAINING_INFO_SIG)에 응답하여 내부의 지연량을 변동하는 동작을 수행한다. 따라서, 트레이닝 동작모드가 아닌 노말 모드에서는 트레이닝 정보신호(TRAINING_INFO_SIG)의 값과 상관없이 내부의 지연량이 고정된 상태가 된다.
그리고, 도 4에 도시된 데이터 클록 지연부(334)의 회로도는 하나의 실시예로써 입력되는 클록(DIV_WCK, /DIV_WCK)을 지연시키기 위한 시간을 트레이닝 정보신호(TRAINING_INFO_SIG)에 따라 적절히 조절할 수 있다면 어떠한 회로가 사용되더라도 상관없다.
그리고, 클록 위상비교부(350)의 구성요소 중 위상검출부(352)는, 데이터 클록 위상조절부(330)에서 출력되는 클록(DLY_DIV_WCK)의 기준에지보다 시스템 클록(HCK)의 기준에지가 뒤쪽에 위치하는 것에 응답하여 로직'하이'(High)로 활성화된 상태의 위상검출신호(DET_SIG)를 출력하고, 데이터 클록 위상조절부(330)에서 출력되는 클록(DLY_DIV_WCK)의 기준에지보다 시스템 클록(HCK)의 기준에지가 앞쪽에 위치하는 것에 응답하여 로직'로우'(Low)로 비활성화된 상태의 위상검출신호(DET_SIG)를 출력한다.
이때, 데이터 클록 위상조절부(330)에서 출력되는 클록(DLY_DIV_WCK)의 기준에지는 데이터 클록 위상조절부(330)에서 출력되는 클록(DLY_DIV_WCK)의 상승에지(rising edge)가 될 수도 있고, 하강에지(falling edge)가 될 수 있다. 마찬가지로 시스템 클록(HCK)의 기준에지는 상승에지(rising edge)가 될 수도 있고, 하강에지(falling edge)가 될 수 있다.
그리고, 클록 위상비교부(350)의 구성요소 중 트레이닝 정보신호 출력 부(354)에서 트레이닝 정보신호(TRAINING_INFO_SIG)가 다수의 비트로 이루어진 코드신호라고 가정한 상태에서는, 예정된 주기마다 입력되는 위상검출신호(DET_SIG)가 로직'하이'(High)로 활성화된 상태인 것에 응답하여 트레이닝 정보신호(TRAINING_INFO_SIG)의 값을 증가시키는 동작을 수행하고, 예정된 주가마다 입력되는 위상검출신호(DET_SIG)가 로직'로우'(Low)로 비활성화된 상태인 것에 응답하여 트레이닝 정보신호(TRAINING_INFO_SIG)의 값을 감소시키는 동작을 수행한다.
그리고, 클록 위상비교부(350)의 구성요소 중 트레이닝 정보신호 출력부(354)에서 트레이닝 정보신호(TRAINING_INFO_SIG)가 한 개의 비트로 이루어진 논리신호라고 가정한 상태에서는, 예정된 주기마다 입력되는 위상검출신호(DET_SIG)가 로직'하이'(High)로 활성화된 상태인 것에 응답하여 로직'하이'(High)로 활성화된 트레이닝 정보신호(TRAINING_INFO_SIG)를 출력하는 동작을 수행하고, 예정된 주기마다 입력되는 위상검출신호(DET_SIG)가 로직'로우'(Low)로 비활성화된 상태인 것에 응답하여 로직'로우'(Low)로 비활성화된 트레이닝 정보신호(TRAINING_INFO_SIG)를 출력하는 동작을 수행한다.
이렇게, 외부의 메모리 컨트롤러로부터 인가된 데이터 클록(WCK) 및 시스템 클록(HCK)의 위상이 서로 완전히 일치하지 않는 상태라고 하더라도 반도체 메모리 장치 내부에 구비된 데이터 클록 위상 조절부(330) 및 클록 위상 비교부(350)를 동작시킴으로써 서로 그 위상이 완전히 일치하게 할 수 있다.
이와 같이, 시스템 클록(HCK)과 그 위상이 완전히 일치하는 데이터 클록(WCK) - 실제로는 데이터 클록 위상 조절부(330)에서 출력되는 클 록(DLY_DIV_WCK) 임 - 은, 위상분할부(390)를 통해 그 위상이 분할되어 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)으로써 내부의 코어영역(380)과 외부의 메모리 컨트롤러 사이에서 데이터 신호(DATA)가 입/출력 될 때 기준클록의 역할을 수행하게 된다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 외부의 메모리 컨트롤러에서 인가된 데이터 클록(WCK)의 위상이 시스템 클록(HCK)의 위상과 동기될 때까지 데이터 클록(WCK)을 적절히 지연시키는 방식을 통해 반도체 장치 내부에서 클록 정렬 트레이닝을 동작이 직접적으로 수행되도록 할 수 있다.
이렇게, 클록 정렬 트레이닝 동작을 수행함에 있어서 외부의 메모리 컨트롤러의 동작에 아무런 영향을 받지 않을 수 있으므로, 클록 정렬 트레이닝 동작수행에 필요한 시간을 최소한으로 유지할 수 있다.
또한, 클록 정렬 트레이닝 동작으로 인해 반도체 메모리 장치와 메모리 컨트롤러 사이에서 클록 정렬 트레이닝 동작제어신호가 전송될 필요가 없으므로 잘못된 클록 정렬 트레이닝 동작제어신호가 전송되어 발생할 수 있는 오류가 발생하는 것을 방지 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로를 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 종래기술에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 동작파형을 도시한 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로를 도시한 블록 다이어그램이다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 클록 정렬 트레이닝을 수행하기 위한 회로의 구성요소 중 데이터 클록 위상조절부에 구비된 데이터 클록 지연부를 상세히 도시한 회로도이다.
도 5는 데이터 클록에 대응하여 생성되는 다수의 멀티 시스템 클록을 기준으로 데이터 신호가 정렬되는 것을 도시한 타이밍 다이어그램이다.
*도면의 주요부분에 대한 부호의 설명
100, 300 : 클록입력부 310 : 데이터 신호 전송부
120 : 클록분주부 140 : 위상검출부
330 : 데이터 클록 위상 조절부 350 : 클록 위상 비교부
370 : 데이터 신호 정렬부 380 : 코어영역
390 : 위상분할부 300H : 시스템 클록 입력부
300W : 데이터 클록 입력부 302 : 시스템 클록 입력패드
304 : 시스템 클록 입력버퍼 306 : 데이터 클록 입력패드
308 : 데이터 클록 입력버퍼
312 : 데이터 신호 입/출력 패드
314 : 데이터 신호 입/출력 버퍼 332 : 클록분주부
334 : 데이터 클록 지연부 352 : 위상검출부
354 : 트레이닝 정보신호 출력부 372 : 데이터 신호 입력정렬부
374 : 데이터 신호 출력정렬부

Claims (21)

  1. 시스템 클록과 데이터 클록을 각각 입력받기 위한 클록입력부;
    상기 데이터 클록의 주파수를 조절하고, 트레이닝 정보신호에 대응하여 변동하는 지연량만큼 상기 데이터 클록을 지연시키기 위한 데이터 클록 위상조절부; 및
    상기 데이터 클록 위상조절부의 출력클록과 상기 시스템 클록의 위상을 비교하고, 그 결과에 대응하여 상기 트레이닝 정보신호를 생성하기 위한 클록 위상비교부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 클록입력부는,
    어드레스 신호 및 커맨드 신호의 입력시점을 동기화시키기 위한 클록을 외부에서 입력받아 상기 시스템 클록으로서 출력하기 위한 시스템 클록 입력부; 및
    데이터 신호의 입력시점을 동기화시키기 위한 클록을 외부에서 입력받아 상기 데이터 클록으로서 출력하기 위한 데이터 클록 입력부를 구비하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 데이터 클록의 주파수는 상기 시스템 클록의 주파수보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 데이터 클록 위상조절부는,
    상기 트레이닝 정보신호에 대응하여 변동하는 지연량만큼 상기 데이터 클록을 지연시키기 위한 데이터 클록 지연부를 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 데이터 클록 위상조절부는,
    상기 데이터 클록 지연부에서 출력되는 클록의 주파수를 분주하기 위한 데이터 클록 분주부를 더 구비하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 데이터 클록 위상조절부는,
    상기 데이터 클록을 입력받아 그 주파수를 분주한 후 상기 데이터 클록 지연 부로 전달하기 위한 데이터 클록 분주부를 더 구비하는 반도체 메모리 장치.
  7. 제4항에 있어서,
    상기 데이터 클록 지연부는,
    체인 연결된 다수의 단위지연단을 구비하고, 상기 트레이닝 정보신호에 응답하여 상기 다수의 단위지연단 중 입력되는 클록을 지연시키기 위해 사용되는 단위지연단의 개수가 변동하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 데이터 클록 지연부는,
    상기 트레이닝 정보신호의 값이 커지면 커질수록 더 많은 개수의 단위지연단을 사용하여 더 큰 지연량으로 입력되는 클록을 지연시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 데이터 클록 지연부는,
    상기 트레이닝 정보신호의 값이 작아지면 작아질수록 더 적은 개수의 단위지 연단을 사용하여 더 작은 지연량으로 입력되는 클록을 지연시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 데이터 클록 지연부는,
    예정된 주기로 인가되는 상기 트레이닝 정보신호가 활성화상태인 것에 응답하여 상기 다수의 단위지연단 중 클록이 입력되는 단위지연단으로부터 클록이 출력되는 단위지연단 사이에 존재하는 단위지연단의 개수를 예정된 단위로 증가시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 데이터 클록 지연부는,
    예정된 주기로 인가되는 상기 트레이닝 정보신호가 비활성화상태인 것에 응답하여 상기 다수의 단위지연단 중 클록이 입력되는 단위지연단으로부터 클록이 출력되는 단위지연단 사이에 존재하는 단위지연단의 개수를 예정된 단위로 감소시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1항에 있어서,
    상기 클록 위상비교부는,
    상기 시스템 클록의 위상을 기준으로 상기 데이터 클록 위상조절부에서 출력되는 클록의 위상을 검출하기 위한 위상검출부; 및
    예정된 주기마다 상기 위상검출부의 출력신호에 응답하여 상기 트레이닝 정보신호의 값을 조절하기 위한 트레이닝 정보신호 출력부를 구비하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 위상검출부는,
    상기 데이터 클록 위상조절부에서 출력되는 클록의 기준에지보다 상기 시스템 클록의 기준에지가 뒤쪽에 위치하는 것에 응답하여 활성화상태의 위상검출신호를 출력하고,
    상기 데이터 클록 위상조절부에서 출력되는 클록의 기준에지보다 상기 시스템 클록의 기준에지가 앞쪽에 위치하는 것에 응답하여 비활성화상태의 위상검출신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 트레이닝 정보신호 출력부는,
    예정된 주기마다 입력되는 상기 위상검출신호가 활성화상태인 것에 응답하여 상기 트레이닝 정보신호의 값을 증가시키고,
    예정된 주가마다 입력되는 상기 위상검출신호가 비활성화상태인 것에 응답하여 상기 트레이닝 정보신호의 값을 감소시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 커맨드 및 어드레스 신호의 입력시점을 동기시키기 위한 시스템 클록을 입력받는 단계;
    데이터 신호의 입/출력시점을 동기시키기 위한 데이터 클록 - 상기 시스템 클록보다 높은 주파수를 가짐 - 을 입력받는 단계;
    상기 시스템 클록과 동일한 주파수가 되도록 상기 데이터 클록의 주파수를 분주하는 단계;
    트레이닝 정보신호에 대응하여 변동하는 지연량만큼 상기 데이터 클록을 지연시키는 단계; 및
    상기 시스템 클록의 위상과 상기 데이터 클록의 위상을 비교하고, 비교결과에 대응하여 상기 트레이닝 정보신호를 생성하는 단계
    를 포함하는 반도체 메모리 장치의 동작방법.
  16. 제15항에 있어서,
    상기 트레이닝 정보신호를 생성하는 단계는,
    상기 시스템 클록의 기준에지에서 상기 데이터 클록의 논리레벨을 검출하여 상기 트레이닝 정보신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  17. 제16항에 있어서,
    상기 데이터 클록을 지연시키는 단계는,
    예정된 주기로 입력되는 상기 트레이닝 정보신호가 활성화 상태인 것에 응답하여 그 지연량을 예정된 단위로 증가시켜 상기 데이터 클록을 지연시키는 단계; 및
    예정된 주기로 입력되는 상기 트레이닝 정보신호가 비활성화 상태인 것에 응답하여 그 지연량을 예정된 단위로 감소시켜 상기 데이터 클록을 지연시키는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  18. 제15항에 있어서,
    상기 트레이닝 정보신호를 생성하는 단계는,
    상기 시스템 클록의 기준에지와 상기 데이터 클록의 기준에지의 위상차이를 비교하여 상기 트레이닝 정보신호의 값을 증감시키는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  19. 제18항에 있어서,
    상기 트레이닝 정보신호를 생성하는 단계는,
    상기 시스템 클록의 기준에지보다 상기 데이터 클록의 기준에지가 뒤쪽에 위치하는 경우 상기 트레이닝 정보신호의 값을 감소시키는 단계; 및
    상기 시스템 클록의 기준에지보다 상기 데이터 클록의 기준에지가 앞쪽에 위치하는 경우 상기 트레이닝 정보신호의 값을 증가시키는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  20. 제19항에 있어서,
    상기 데이터 클록을 지연시키는 단계는,
    상기 트레이닝 정보신호의 값이 증가하는 것에 응답하여 그 지연량을 증가시켜 상기 데이터 클록을 지연시키는 단계; 및
    상기 트레이닝 정보신호의 값이 감소하는 것에 응답하여 그 지연량을 감소시켜 상기 데이터 클록을 지연시키는 단계를 포함하는 반도체 메모리 장치의 동작방 법.
  21. 제15항에 있어서,
    상기 데이터 클록에 응답하여 각각 예정된 크기의 위상차이를 갖는 다수의 멀티 시스템 클록을 생성하는 단계; 및
    상기 다수의 멀티 시스템 클록을 기준으로 상기 데이터 신호를 정렬하여 상기 메모리 컨트롤러와 입/출력하는 단계를 더 포함하는 반도체 메모리 장치의 동작방법.
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