KR20070018477A - 메인 소자와 서브 소자 사이의 데이터 클록 동기 장치 및방법 - Google Patents

메인 소자와 서브 소자 사이의 데이터 클록 동기 장치 및방법 Download PDF

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메인소자와 서브 소자 사이의 데이터 클록 동기방법은 상기 메인 소자의 데이터 요청에 응답하여 상기 서브 소자로부터 상기 데이터 신호가 출력되는 시점까지의 상기 기준 클록신호에 대한 상기 데이터 신호의 출력 지연 특성을 산출하는 단계, 상기 메인 소자에서 상기 산출된 데이터 신호의 지연특성 만큼 상기 기준클록신호보다 위상이 앞서는 상기 진상 클록 신호를 상기 서브 소자에 제공하는 단계 및 상기 서브 소자에서 상기 진상 클록 신호에 응답하여 상기 기준 클록 신호에 동기화된 데이터 신호를 상기 메인 소자로 출력하는 단계를 포함한다. 기준 클록의 지연입력 보상을 위한 진상 클록을 메인 소자에서 서브 소자로 제공함으로 지연 동기 루프(DLL)가 없는 서브 소자를 사용할 수 있어서 전력 소모를 줄일 수 있다.

Description

메인 소자와 서브 소자 사이의 데이터 클록 동기 장치 및 방법{An apparatus and method for data clock synchronization between a main device and a sub device}
도 1은 종래 기술의 지연 동기 루프(DLL)의 블록도이다.
도 2는 도1의 지연 동기 루프(DLL)에 의한 타이밍도이다.
도 3은 본 발명의 일실시예를 나타낸 메인 소자와 서브 소자 사이의 데이터 클록 동기 시스템의 블록도이다.
도 4는 서브 소자 내부의 시간 지연요소를 나타낸 블록도이다.
도 5는 도 3의 타이밍도이다.
도 6은 본 발명에 의한 입력 클록에 동기화된 데이터를 출력하는 방법의 흐름도(flow chart)이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 입력 버퍼 20 : 주 지연회로
30 : 위상 비교기 40 : 보상 지연기
50 : 출력 버퍼 100 : 지연 동기 루프(DLL)
200 : 서브 소자 300 : 메인 소자
본 발명은 반도체 메모리 장치에 관한 것으로서 특히, 내부 지연 동기 루프(DLL)가 없이 외부에서 입력되는 기준 클록 신호에 동기화된 데이터를 출력하는 반도체 메모리 장치에 대한 것이다.
일반적으로, SDRAM(Synchronous DRAM), DDR(Double Data Rate) SDRAM, 및 Rambus DRAM등 클록에 동기 되어 고속으로 동작하는 메모리 반도체 회로의 각 기능 블록들은 클록에 동기화시켜 데이터를 입출력할 경우 그 클록의 지연 입력에 따른 스큐(skew)가 발생하게 되는데, 이를 보상하기 위하여 별도의 내부 클록을 사용하고 있다.
도 1은 종래 기술의 지연 동기 루프(DLL)의 블록도이다.
도 1을 참조하면, 입력되는 외부 클록(EXT_CLK)에 동기화된 내부 클록(INT_CLK)을 발생하는 회로인 지연 동기 루프(Delay Locked Loop, DLL:100)는 입력버퍼(10), 주 지연회로(20), 위상비교기(30), 보상 지연기(40) 및 출력버퍼(50)를 포함한다.
상기 입력버퍼(10)는 입력된 외부 클록(EXT_CLK)을 버퍼링하여 상기 주 지연회로(20) 및 상기 위상 비교기(30)에 전달한다.
상기 주 지연회로(20)는 상기 외부 클록(EXT_CLK)을 소정시간 지연시켜 내부 클록 (INT_CLK)을 출력한다.
상기 보상 지연기(40)는 내부 클록(INT_CLK)을 출력버퍼(50)의 지연시간만큼 지연시킨다.
상기 위상비교기(30)는 상기 보상 지연기(40)의 출력 클록의 위상과 상기 외부 클록(EXT_CLK)의 위상을 비교하여, 상기 보상 지연기(40)의 출력 클록의 위상과 상기 외부 클록(EXT_CLK)의 위상이 일치하도록 상기 주 지연회로(20)의 지연시간을 제어한다. 따라서 상기 외부 클록 (EXT_CLK)의 위상과 상기 내부 클록(INT_CLK)의 위상이 일치하는 록(lock)상태에서, 상기 출력버퍼(50)는 상기 내부 클록(INT_CLK)에 응답하여 입력 데이터(DIN)를 수신하여 상기 외부 클록 (EXT_CLK)에 동기화된 데이터(DOUT)를 출력한다.
도 2는 도1의 지연 동기 루프(DLL)에 의한 타이밍도이다.
도 2를 참조하면, 외부 클록(EXT_CLK)에 동기화된 데이터(DOUT_1)를 출력하면 td1 만큼의 스큐(skew)가 발생하게 된다. 이를 보상하기 위해서는 상기 외부 클록(EXT_CLK)보다 td1 만큼 클록에 앞서는 내부 클록(INT_CLK)을 사용하여야 하는데, 이것이 지연 동기 루프(DLL) 클록(DLL_CLK)이다. 상기 지연 동기 루프(DLL) 클록 (DLL_CLK)에 동기화된 데이터(DOUT_2)를 출력하면 외부 클록에 일치되는 결과를 얻을 수 있다. 이처럼 상기 지연 동기 루프(DLL) 클록(DLL_CLK)은 외부 클록에 td1 만큼 앞서는 클록이지만, 실제로는 외부 클록을 td2 만큼 지연시켜서 만든다.
상기 지연 동기 루프(DLL)는 소정의 신호에 대해 시간상으로 스큐가 발생하는 경우에 이를 보정하는 것으로서, 상기 지연 동기 루프(DLL)의 성능은 데이터를 얼마나 정확하게 기준 클록에 동기화시킬 수 있느냐로 결정된다. 이러한 지연 동기 루프(DLL)의 성능을 만족시키기 위해서는 지연 동기 루프(DLL) 클록 생성과정에서 외부 클록신호를 기준 클록과 비교하면서 단위지연 및 다단지연을 거쳐 초기 록(lock)이 잡히는 경우 다시 단위지연 및 다단지연을 거쳐 지연 동기 루프(DLL) 클록을 생성한다.
그러나, 상기와 같이 지연 동기 루프(DLL) 클록을 초기 록하고 지연 동기 루프(DLL) 클록을 생성하기 위해서는 상당히 많은 소자를 거쳐서 동작이 진행되고 이로 인해서 많은 전류를 소모한다. 상기 지연 동기 루프(DLL)를 적용한 메모리 반도체에서 액티브(active) 모드(mode)의 전류 소모는 약 7~8㎃이고, 스탠바이(standby) 모드시 전류 소모는 2.5㎃내외이다.
이러한 과도한 액티브 및 스탠바이 모드에서의 전류 소모는 저전력 동작이 필수인 노트북(notebook)과 같은 포터블(portable) 장비에 채용되기 어려운 문제점이 있다.
따라서, 본 발명의 제1 목적은 반도체 메모리 장치의 전력 소모 및 사이즈를 줄이기 위해서 내부 지연 동기 루프(DLL) 없이 기준 클록에 동기화된 데이터를 출력 하는 메인 소자와 서브 소자 사이의 데이터 클록 동기 방법을 제공하는 것이다.
본 발명의 제2 목적은 반도체 메모리 장치의 전력 소모 및 사이즈를 줄이기 위해서 내부 지연 동기 루프(DLL) 없이 기준 클록에 동기화된 데이터를 출력 하는 메인 소자와 서브 소자 사이의 데이터 클록 동기 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 메모리 장치의 전력 소모 및 사이즈를 줄 이기 위해서 내부 지연 동기 루프(DLL) 없이 기준 클록에 동기화된 데이터를 출력 하는 동기식 반도체 메모리 장치를 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 메인소자와 서브 소자 사이의 데이터 클록 동기방법은 메인 소자에서 서브 소자로 기준 클록 신호보다 위상이 앞선 진상 클록 신호를 제공하는 단계 및 상기 서브 소자에서 상기 진상 클록 신호에 응답하여 상기 기준 클록 신호에 동기화된 데이터 신호를 상기 메인 소자로 출력하는 단계를 포함한다.
본 발명의 제2 목적을 달성하기 위한 메인 소자와 서브 소자 사이의 데이터 클록 동기 시스템은 기준 클록 신호보다 위상이 앞선 진상 클록 신호를 제공하는 메인 소자 및 상기 진상 클록 신호에 응답하여 상기 기준 클록 신호에 동기화된 데이터 신호를 상기 메인 소자로 출력하는 서브 소자를 포함한다.
또한, 본 발명의 제3 목적을 달성하기 위한 동기식 반도체 메모리 장치는 기준 클록에 응답한 데이터 신호의 출력 특성이 소정 시간 지연되는 동기식 반도체 메모리 장치에 있어서, 위상이 앞선 진상 클록이 입력되는 입력버퍼 및 상기 진상 클록에 응답하여 상기 기준 클록에 동기화된 데이터 신호를 출력하는 데이터 출력 버퍼를 포함한다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 일실시예를 나타낸 메인 소자와 서브 소자 사이의 데이터 클록 동기 시스템의 블록도이다.
도 3을 참조하면, 내부 지연 동기 루프(DLL)없이 기준 클록(CLK)에 동기화된 데이터를 출력하는 메인 소자와 서브 소자 사이의 데이터 클록 동기 시스템은 서브 소자(200) 및 메인 소자(300)를 포함한다.
상기 서브 소자(200)는 입력 클록 동기화를 위한 내부 지연 동기 루프(DLL) 없이 외부에서 제공되는 기준 클록(CLK)에 동기화된 데이터(DQ)를 출력한다. 상기 반도체 장치(200)는 초기화 시에 상기 메인 소자(300)에서 전송한 기준 클록(CLK)에 응답하여 제1 데이터를 출력한다. 또한 상기 서브 소자는(200) 상기 기준 클록(CLK)과 상기 제1 데이터간의 위상 지연을 보상하는 진상 클록에 응답하여 제2 데이터를 출력한다. 일예로 상기 서브 소자(200)는 동기식 반도체 메모리 장치일 수 있다.
상기 메인 소자(300)는 초기화시에 상기 서브 소자(200)의 동작 및 위상 지연 특성 계산의 기준이 되는 기준 클록(CLK)을 상기 서브 소자(200)로 전송한다. 상기 메인 소자는(300) 상기 전송된 기준 클록(CLK)에 응답하여 상기 서브 소자(200)에서 출력한 제1 데이터를 수신하고 상기 기준 클록과 상기 서브 소자(200)로부터 출력된 제1 데이터 간의 위상 지연 특성을 계산하여 상기 서브 소자 내부의 위상 지연특성 만큼 앞선 진상 클록(CLK_DQ)을 상기 서브 소자(200)로 재 전송한다. 즉, 상기 메인 소자의 데이터 요청에 응답하여 상기 서브 소자로부터 데이터가 출력되는 시점까지의 기준 클록 신호에 대한 데이터의 출력 지연 특성을 보상한 진상을 클록을 제공한다. 또한, 상기 메인 소자(300)는 상기 반도체 장치가 외부 클 록에 동기화된 데이터 출력을 유지할 수 있도록 상기 진상 클록(CLK_DQ)에 응답하여 상기 서브 소자에서 출력된 제2 데이터의 위상과 상기 진상 클록(CLK_DQ)의 위상을 비교하여 상기 제2 데이터의 위상과 상기 진상 클록간의 위상 지연 특성을 계속적으로 보정할 수 있다. 따라서, 본 발명에 의한 반도체 메모리 시스템을 사용할 경우, 내부 지연 동기 루프(DLL)가 없는 서브 소자(200)를 이용하여 기준 클록에 동기화된 데이터를 출력할 수 있어 전력 소모를 줄일 수 있다. 일예로 상기 메인 소자(300)는 메모리 컨트롤러일 수 있다.
도 4는 서브 소자 내부의 시간 지연요소를 나타낸 블록도 이다.
도 4를 참조하면, 일반적인 서브 소자의 데이터 출력부는 입력 버퍼(210), 내부 클록(CLKDQ: 220), 및 데이터 출력 버퍼(230)를 포함한다.
상기 입력 버퍼(210)는 상기 메인 소자에서 전송된 진상 클록(CLK_DQ)을 버퍼링하고 상기 진상 클록의 크기를 변환한다. 예를 들어 외부의 클록 입력은 TTL 레벨이고 상기 반도체 메모리 내부는 CMOS 레벨인 경우 5V에서 3.3V로 변환한다. 상기 입력 버퍼(210)와 상기 내부 클록(CLKDQ:220) 사이에는 소정의 지연 요소(td3)가 존재한다.
상기 내부 클록(CLKDQ: 220)은 상기 메인 소자(300)에서 출력된 진상 클록(CLK_DQ)에서 소정(td3)시간 위상 지연된 신호이다.
상기 데이터 출력 버퍼(230)는 일반적으로 데이터 리드(read)시 제어신호에 의해 활성화되어 메모리 셀에서 리드된 데이터를 큰 부하 커패시터를 갖는 외부 데이터 버스로 고속으로 출력하며, 데이터 라이트(write)시 제어신호에 의해 하이임 피던스(Hi-Z) 상태로 비활성화 되어 외부 데이터버스에서의 데이터 충돌이 방지되도록 동작한다. 상기 내부 클록(CLKDQ:220)과 상기 데이터 출력 버퍼(230)간의 지연요소에 의해 상기 내부 클록(CLKDQ)보다 소정 시간(td4) 지연된 데이터를 출력할 수 있다.
도 5는 도 3의 타이밍도이다.
도 5를 참조하면, 상기 메인 소자(300)로부터 상기 서브 소자(200)로 전송되는 상기 기준 클록(CLK), 상기 메인소자의 데이터 요청에 응답하여 상기 서브 소자로부터 데이터가 출력되는 시점까지의 기준 클록 신호에 대한 데이터의 출력 지연 특성만큼 앞선 위상을 갖고 상기 메인 소자(300)로부터 상기 서브 소자(200)로 전송된 상기 진상 클록(CLK_DQ), 상기 입력 버퍼(210)와 상기 내부 클록(CLKDQ:220)간의 지연요소에 의해 상기 진상 클록(CLK_DQ)보다 소정 시간(td3) 지연된 내부 클록(CLKDQ:220), 및 상기 내부 클록(CLKDQ:220)와 상기 데이터 출력 버퍼(230)간의 지연요소에 의해 상기 내부 클록(CLKDQ)보다 소정 시간(td4) 지연된 데이터 출력(DQ)의 타이밍이 나타난다.
결과적으로, 상기 서브 소자(200)내부의 상기 입력 버퍼(210)와 상기 내부 클록(220) 및 상기 내부 클록(220)과 상기 데이터 출력 버퍼(230)간의 위상 지연 특성(td3, td4)에 의한 기준 클록(CLK)의 위상 지연을 보상하기 위해 상기 메인 소자에서 상기 서브 소자로 상기 기준 클록(CLK)보다 위상이 앞선 진상 클록(CLK_DQ)을 제공하면 상기 진상 클록에 응답하여 상기 기준 클록(CLK)에 동기화된 데이터 출력(DQ)을 얻을 수 있다.
도 6은 본 발명에 의한 입력 클록에 동기화된 데이터를 출력하는 방법의 흐름도(flow chart)이다.
도 6을 참고하면, 내부 지연 동기 루프(DLL)가 없는 서브 소자에서 입력 클록에 동기화된 데이터를 출력하는 방법은 초기화 단계(S10), 상기 메인 소자(300)에서, 지연 동기 루프(DLL)가 없는 서브 소자(200)로 상기 기준 클록(CLK)을 전송하는 단계(S20), 상기 서브 소자(200)에서 상기 메인 소자(300)로 상기 수신된 기준 클록(CLK)에 응답하여 제1 데이터를 출력하는 단계(S30), 상기 메인 소자(300)에 의해 상기 기준 클록(CLK)과 상기 입력된 제1 데이터의 위상을 비교하는 단계(S40), 상기 서브 소자 내부의 위상 지연 특성을 계산하는 단계(S500), 상기 메인 소자(300)에 의해 상기 기준 클록(CLK)보다 상기 계산된 위상 지연 특성(td=td3+td4)만큼 앞선 상기 진상 클록(CLK_DQ)을 생성하는 단계(S60), 상기 생성된 진상 클록(CLK_DQ)을 상기 서브 소자(200)로 재 전송하는 단계(S70), 및 서브 소자에서 메인 소자로 상기 전송된 진상 클록(CLK_DQ)에 응답하여 기준 클록에 동기화된 제2 데이터를 출력하는 단계(S80)로 구성된다.
또한 상기 기준 클록(CLK)과 상기 출력된 제2 데이터의 위상을 비교(S90)하여 상기 기준 클록의 위상과 제2 데이터의 위상이 같은 지를 판단(S100)하여 위상지연이 발생하지 않은 경우에는 현재의 상기 진상 클록의 위상을 유지(S110)하고, 위상지연이 발생할 경우에는 상기 위상지연의 보정량을 계산(S120)하여 위상 지연의 보정량에 대응하여 상기 진상 클록(CLK_DQ)의 위상을 보정한다(S130). 따라서 상기 메인 소자(300)에서 전송한 기준 클록(CLK)에 동기화된 데이터를 출력할 수 있다.
상기와 같은 입력 클록 동기화를 위한 내부 지연 동기 루프(DLL) 없이 메인소자와 서브 소자 사이의 데이터 클록 동기 방법은 메인 소자에서 서브 소자로 기준 클록 신호보다 위상이 앞선 진상 클록 신호를 제공하는 단계 및 상기 서브 소자에서 상기 진상 클록 신호에 응답하여 상기 기준 클록 신호에 동기화된 데이터 신호를 상기 메인 소자로 출력하는 단계를 포함한다.
또한 메인 소자와 서브 소자 사이의 데이터 클록 동기 시스템은 기준 클록 신호보다 위상이 앞선 진상 클록 신호를 제공하는 메인 소자, 및 상기 진상 클록 신호에 응답하여 상기 기준 클록 신호에 동기화된 데이터 신호를 상기 메인 소자로 출력하는 서브 소자를 포함한다.
따라서, 기준 클록의 지연입력 보상을 위한 진상 클록을 메인 소자에서 서브 소자로 제공함으로 지연 동기 루프(DLL)가 없는 서브 소자를 사용할 수 있어서 전력 소모를 줄일 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 메인 소자에서 서브 소자로 기준 클록 신호보다 위상이 앞선 진상 클록 신호를 제공하는 단계; 및
    상기 서브 소자에서 상기 진상 클록 신호에 응답하여 상기 기준 클록 신호에 동기화된 데이터 신호를 상기 메인 소자로 출력하는 단계를 포함하는 것을 특징으로 하는 메인 소자와 서브 소자 사이의 데이터 클록 동기방법.
  2. 제 1항에 있어서, 기준 클록신호보다 위상이 앞선 진상 클록신호를 제공하는 단계는
    상기 메인 소자의 데이터 요청에 응답하여 상기 서브 소자로부터 상기 데이터 신호가 출력되는 시점까지의 상기 기준 클록신호에 대한 상기 데이터 신호의 출력 지연 특성을 산출하는 단계; 및
    상기 메인 소자에서 상기 산출된 데이터 신호의 지연특성 만큼 상기 기준클록신호보다 위상이 앞서는 상기 진상 클록 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 메인소자와 서브 소자 사이의 데이터 클록 동기방법.
  3. 기준 클록 신호보다 위상이 앞선 진상 클록 신호를 제공하는 메인 소자; 및
    상기 진상 클록 신호에 응답하여 상기 기준 클록 신호에 동기화된 데이터 신호를 상기 메인 소자로 출력하는 서브 소자를 포함 하는 것을 특징으로 하는 메인 소자와 서브 소자 사이의 데이터 클록 동기 시스템.
  4. 제 3항에 있어서, 상기 메인 소자는 메모리 컨트롤러이고 상기 서브 소자는 반도체 메모리 장치인 것을 특징으로 하는 메인 소자와 서브 소자 사이의 데이터 클록 동기 시스템.
  5. 기준 클록에 응답한 데이터 신호의 출력 특성이 소정 시간 지연되는 동기식 반도체 메모리 장치에 있어서,
    위상이 앞선 진상 클록이 입력되는 입력버퍼; 및
    상기 진상 클록에 응답하여 상기 기준 클록에 동기화된 데이터 신호를 출력하는 데이터 출력 버퍼를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
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