JP2008305349A - メモリコントローラ - Google Patents
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Abstract
【解決手段】高速動作が要求されない場合においては、DLL回路に供給するリファレンスクロック信号を固定したまま、メモリモジュールに供給するクロック信号の周波数を低くすることによって、システム全体の低消費電力化を達成する。高速動作が要求される場合においては、DLL回路に供給するリファレンスクロック信号と同じ周波数のクロック信号をメモリモジュールに供給することで、高いパフォーマンスを達成する。
【選択図】図1
Description
データ信号と、当該データ信号のタイミングを示すデータストローブ信号を出力するメモリモジュールを制御するメモリコントローラであって、
前記データストローブ信号をリファレンスクロック信号に基づいて遅延する遅延回路と、
前記遅延回路へ供給する前記リファレンスクロック信号と前記メモリモジュールへ供給するクロック信号を生成するクロック発生回路と、
前記メモリモジュールが出力する前記データ信号を前記遅延回路で遅延した前記データストローブ信号に同期して取り込むラッチ回路と、を備え、
前記クロック発生回路は、前記遅延回路へ供給する前記リファレンスクロック信号の周波数と、前記メモリモジュールへ供給する前記クロック信号の周波数と、を独立して制御することを特徴とする。
前記データストローブ信号をリファレンスクロック信号に基づいて遅延する遅延回路と、
前記データストローブ信号と前記データ信号を生成する出力データ生成回路と、
前記遅延回路へ供給する前記リファレンスクロック信号と前記メモリモジュール及び前記出力データ生成回路へ供給するクロック信号を生成するクロック発生回路と、を備え、
前記クロック発生回路は、前記遅延回路へ供給する前記リファレンスクロック信号の周波数と、前記メモリモジュール及び前記出力データ生成回路へ供給する前記クロック信号の周波数と、を独立して制御することを特徴とする。
図1は、本発明の一実施形態に係るリード側のメモリコントローラの概略構成を示すブロック図である。図1において、メモリコントローラ110は、クロック制御回路111、クロック発生回路112、DLL回路113、フリップフロップ(以下、FFと略す)114、115を備える。メモリコントローラ110はまた、インバータバッファ116、出力インタフェースバッファ151、152、入力インタフェースバッファ153、154を備える。
クロック発生回路112は、遅延回路であるDLL回路113へのリファレンスクロック信号DLL_CLKを信号線122に出力し、またクロック信号MEMCLKを信号線120に出力する。リファレンスクロック信号DLL_CLKは固定周波数のクロックであり、クロック信号MEMCLKは、制御信号CLK_CTLに従って、可変制御可能な周波数のクロックである。
DLL回路113は、Delay−Locked−Loop回路と一般的に呼ばれる遅延回路である。
また、本実施形態では、リファレンスクロック信号DLL_CLKとクロック信号MEMCLKが同期しているものとして説明するが、非同期であっても構わない。
tDS<Tsa1 (1)
tDH<Tha1 (2)
を満たすことで、メモリモジュール130から出力されたデータ信号DQの奇数番目のデータを取り込むことが可能となる。なお、期間Tsa1とTha1は、データ信号DQの出力期間と位相tDLL90aだけ遅延した信号DLL_OUT90で定まる期間である。
tDS<Tsa2 (3)
tDH<Tha2 (4)
を満たすことで、メモリモジュール130から出力されたデータ信号DQの偶数番目のデータを取り込むことが可能となる。なお、期間Tsa2とTha2は、データ信号DQの出力期間と位相tDLL270aだけ遅延した信号DLL_OUT270で定まる期間である。
tDS<Tsb1 (5)
tDH<Thb1 (6)
を満たすことで、メモリモジュール130から出力されたデータ信号DQの奇数番目のデータを取り込むことが可能となる。なお、期間Tsb1とThb1は、データ信号DQの出力期間と位相tDLL90bだけ遅延した信号DLL_OUT90で定まる期間である。
tDS<Tsb2 (7)
tDH<Thb2 (8)
を満すことで、メモリモジュール130から出力されたデータ信号DQの偶数番目のデータを取り込むことが可能となる。なお、期間Tsb2とThb2は、データ信号DQの出力期間と位相tDLL90Rbだけ遅延した信号DLL_OUT270で定まる期間である。
Tsa1=Tsb1 (9)
Tsa2=Tsb2 (10)
Tha1<Thb1 (11)
Tha2<Thb2 (12)
を満たしている。
tDS<Tsc1 (13)
tDH<Thc1 (14)
を満たすことで、メモリモジュール130から出力されたデータ信号DQの奇数番目のデータを取り込むことが可能となる。なお、期間Tsc1とThc1は、データ信号DQの出力期間と位相tDLL90cだけ遅延した信号DLL_OUT90で定まる期間である。
tDS<Tsc2 (15)
tDH<Thc2 (16)
を満たすことで、メモリモジュール130から出力されたデータ信号DQの偶数番目のデータを取り込むことが可能となる。なお、期間Tsc2とThc2は、データ信号DQの出力期間と位相tDLL90Rcだけ遅延した信号DLL_OUT270で定まる期間である。
Tsa1=Tsc1 (17)
Tsa2=Tsc2 (18)
Tha1=Thc1 (19)
Tha2<Thc2 (20)
を満たしている。
制御信号CLK_CTLがスルーモード時には、リファレンスクロック信号DLL_CLKと同じ周波数のクロック信号を信号線220にクロック信号MEMCLKとして出力するものとする。またハーフモード時には、リファレンスクロック信号DLL_CLKの1/2の周波数になるように分周したクロック信号を信号線220にクロック信号MEMCLKとして出力するものとする。さらにゲーテッドモード時は、リファレンスクロック信号DLL_CLKの1/3の周波数になるようにロウレベルにゲートしたクロック信号を信号線220にクロック信号MEMCLKとして出力するものとする。
FF260は、ラッチ回路として動作し、CLK_MKを入力信号とし、クロック信号MEMCLKに同期して、ゲーテッド制御信号WDQSMKを信号線225に出力する。
FF261は、ラッチ回路として動作し、ODD_DATAを入力信号とし、反転したクロック信号MEMCLKに同期して、メモリモジュール230へライトする奇数番目のデータWDATA_Hを信号線228に出力する。
FF262は、ラッチ回路として動作し、EVEN_DATA入力信号とし、クロック信号MEMCLKに同期して、メモリモジュール230へライトする偶数番目のデータWDATA_Lを信号線229に出力する。
2入力1出力セレクタ264は、クロック信号MEMCLKが‘1’のときは、偶数番目のデータWDATA_Lを信号線224に出力し、クロック信号MEMCLKが‘0’のときは、奇数番目のデータWDATA_Hを信号線224に出力する。
そしてデータストローブ信号WDQSの位相を、リファレンスクロック信号DLL_CLKを90度程度遅延した信号WDQS90を信号線223に出力する。
tDDS<Tsd1 (21)
tDDH<Thd1 (22)
tDDS<Tsd2 (23)
tDDH<Thd2 (24)
を満たすことで、メモリモジュール230は、あらかじめコマンドにて指定されたアドレスにデータ信号を格納する。なお、期間Tsd1とThd1及びTsd2とThd2は、データ信号WDQの出力期間と位相tDLL90dだけ遅延した信号WDQS90で定まる期間である。
tDDS<Tse1 (25)
tDDH<The1 (26)
tDDS<Tse2 (27)
tDDH<The2 (28)
を満たすことで、メモリモジュール230は、あらかじめコマンドにて指定されたアドレスにデータ信号を格納する。なお、期間Tse1とThe1及びTse2とThe2は、データ信号WDQの出力期間と位相tDLL90eだけ遅延した信号WDQS90で定まる期間である。
Tsd1=Tse1 (29)
Tsd2=Tse2 (30)
Thd1<The1 (31)
Thd2<The2 (32)
となる。
tDDS<Tsf1 (33)
tDDH<Thf1 (34)
tDDS<Tsf2 (35)
tDDH<Thf2 (36)
を満たすことで、メモリモジュール230は、あらかじめコマンドにて指定されたアドレスにデータ信号を格納する。なお、期間Tsf1とThf1及びTsf2とThf2は、データ信号WDQの出力期間と位相tDLL90fだけ遅延した信号WDQS90で定まる期間である。
Tsd1=Tsf1 (37)
Tsd2=Tsf2 (38)
Thd1=Thf1 (39)
Thd2<Thf2 (40)
となる。
111 クロック制御回路
112 クロック発生回路
113 DLL(Delay-Locked-Loop)回路
114 フリップフロップ
115 フリップフロップ
116 インバータ
130 メモリモジュール
210 ライト側のメモリコントローラ
211 クロック制御回路
212 クロック発生回路
213 DLL(Delay-Locked-Loop)回路
216 インバータ
230 メモリモジュール
251 出力インタフェースバッファ
252 出力インタフェースバッファ
253 出力3−STATEインタフェースバッファ
254 出力3−STATEインタフェースバッファ
260 フリップフロップ
261 フリップフロップ
262 フリップフロップ
263 AND回路
264 2入力1出力セレクタ
Claims (10)
- データ信号と、当該データ信号のタイミングを示すデータストローブ信号を出力するメモリモジュールを制御するメモリコントローラであって、
前記データストローブ信号をリファレンスクロック信号に基づいて遅延する遅延回路と、
前記遅延回路へ供給する前記リファレンスクロック信号と前記メモリモジュールへ供給するクロック信号を生成するクロック発生回路と、
前記メモリモジュールが出力する前記データ信号を前記遅延回路で遅延した前記データストローブ信号に同期して取り込むラッチ回路と、を備え、
前記クロック発生回路は、前記遅延回路へ供給する前記リファレンスクロック信号の周波数と、前記メモリモジュールへ供給する前記クロック信号の周波数と、を独立して制御することを特徴とするメモリコントローラ。 - 前記クロック発生回路は、前記遅延回路へ供給する前記リファレンスクロック信号と、前記リファレンスクロック信号の周波数の1/N(Nは自然数)の周波数を有する前記クロック信号と、を生成し、前記メモリモジュールへ供給することを特徴とする請求項1に記載のメモリコントローラ。
- 前記遅延回路へ供給する前記リファレンスクロック信号と、前記メモリモジュールへ供給するクロック信号は、同期していることを特徴とする請求項1に記載のメモリコントローラ。
- 前記遅延回路へ供給する前記リファレンスクロック信号と、前記メモリモジュールへ供給するクロック信号は、非同期であることを特徴とする請求項1に記載のメモリコントローラ。
- 前記遅延回路は、DLL回路であることを特徴とする請求項1に記載のメモリコントローラ。
- データ信号と、当該データ信号のタイミングを示すデータストローブ信号を受信し、当該データ信号を記憶するメモリモジュールを制御するメモリコントローラであって、
前記データストローブ信号をリファレンスクロック信号に基づいて遅延する遅延回路と、
前記データストローブ信号と前記データ信号を生成する出力データ生成回路と、
前記遅延回路へ供給する前記リファレンスクロック信号と前記メモリモジュール及び前記出力データ生成回路へ供給するクロック信号を生成するクロック発生回路と、を備え、
前記クロック発生回路は、前記遅延回路へ供給する前記リファレンスクロック信号の周波数と、前記メモリモジュール及び前記出力データ生成回路へ供給する前記クロック信号の周波数と、を独立して制御することを特徴とするメモリコントローラ。 - 前記クロック発生回路は、前記遅延回路へ供給する前記リファレンスクロック信号と、前記リファレンスクロック信号の周波数の1/N(Nは自然数)の周波数を有する前記クロック信号と、を生成し、前記メモリモジュール及び前記出力データ生成回路へ供給することを特徴とする請求項6に記載のメモリコントローラ。
- 前記遅延回路へ供給する前記リファレンスクロック信号と、前記メモリモジュールへ供給するクロック信号は、同期していることを特徴とする請求項6に記載のメモリコントローラ。
- 前記遅延回路へ供給する前記リファレンスクロック信号と、前記メモリモジュールへ供給するクロック信号は、非同期であることを特徴とする請求項6に記載のメモリコントローラ。
- 前記遅延回路は、DLL回路であることを特徴とする請求項6に記載のメモリコントローラ。
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