JP2008305349A5 - - Google Patents
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- メモリモジュールが記憶するデータ信号の読み出しを制御するメモリコントローラであって、
前記メモリモジュールから出力された前記データ信号を取得するタイミングを示す信号を生成に用いられるリファレンスクロック信号と、前記メモリモジュールに与える読み出しクロック信号とを発生するクロック発生回路と、
前記クロック発生回路が発生する前記リファレンスクロック信号と前記読み出しクロック信号のうち、前記読み出しクロック信号の周波数を制御するクロック制御回路と、を備え、
前記クロック制御回路は、前記メモリモジュールを読み出す速度が予め定められた速度である場合には前記読み出しクロック信号の周波数を前記リファレンスクロック信号の周波数と等しくなるように制御し、前記メモリモジュールを読み出す速度が予め定められた速度よりも低い場合には前記読み出しクロック信号の周波数を低下させるように制御することを特徴とするメモリコントローラ。 - 前記クロック制御回路は、前記読み出しクロック信号の周波数を低下させる場合、前記読み出しクロック信号が前記リファレンスクロック信号の周波数の１／Ｎ（Ｎは自然数）の周波数を有するように低下させることを特徴とする請求項１に記載のメモリコントローラ。
- メモリモジュールへのデータ信号の書き込みを制御するメモリコントローラであって、
前記メモリモジュールに前記データ信号を出力するタイミングを示すリファレンスクロック信号と、前記メモリモジュールに与える書き込みクロック信号とを発生するクロック発生回路と、
前記データ信号を出力するデータ出力回路と、
前記クロック発生回路が発生する前記リファレンスクロック信号と前記書き込みクロック信号のうち、前記書き込みクロック信号の周波数を制御するクロック制御回路と、を備え、
前記クロック制御回路は、前記メモリモジュールに書き込む速度が予め定められた速度である場合には前記書き込みクロック信号の周波数を前記リファレンスクロック信号の周波数と等しくなるように制御し、前記メモリモジュールに書き込む速度が予め定められた速度よりも低い場合には前記書き込みクロック信号の周波数を低下させるように制御することを特徴とするメモリコントローラ。 - 前記クロック制御回路は、前記書き込みクロック信号の周波数を低下させる場合、前記書き込みクロック信号が前記リファレンスクロック信号の周波数の１／Ｎ（Ｎは自然数）の周波数を有するように低下させることを特徴とする請求項３に記載のメモリコントローラ。
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| JP2007154438A JP5113433B2 (ja) | 2007-06-11 | 2007-06-11 | メモリコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007154438A JP5113433B2 (ja) | 2007-06-11 | 2007-06-11 | メモリコントローラ |
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ID=40233981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007154438A Active JP5113433B2 (ja) | 2007-06-11 | 2007-06-11 | メモリコントローラ |
Country Status (1)
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| JP (1) | JP5113433B2 (ja) |
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2007
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