JP4710300B2

JP4710300B2 - 同期型メモリのクロック信号制御方法および装置、同期型メモリ制御装置並びに同期型メモリ

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Publication number: JP4710300B2
Application number: JP2004313614A
Authority: JP
Inventors: 健下山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-10-28
Filing date: 2004-10-28
Publication date: 2011-06-29
Anticipated expiration: 2024-10-28
Also published as: JP2006127092A

Description

本発明は、ＳＤＲＡＭ（Synchronous DRAM）に代表される同期型メモリに供給されるクロック信号を制御することで同期型メモリの消費電力を削減できるようにした同期型メモリのクロック信号制御方法および装置、同期型メモリ制御装置、並びに、同期型メモリに関する。

図８は、従来の同期型メモリのクロック信号制御方法が適用されるＳＤＲＡＭ１００と、ＳＤＲＡＭ１００を制御するＳＤＲＡＭコントローラ２００との概要を示すブロック図である。図７は、従来の同期型メモリのクロック信号制御方法における問題点を説明するためのタイミングチャートである。
ＳＤＲＡＭコントローラ２００は、ＳＤＲＡＭ１００の制御信号、例えば、ＲＡＳ，ＣＡＳ，ＷＥ，ＣＳ，ＣＫＥ，Ａ，Ｄ信号などを、ＳＤＲＡＭ制御回路３００により制御する。
従来のＳＤＲＡＭは、例えばクロックイネーブル信号に基づいてクロック信号をマスクするマスク回路を有し、マスク回路によりＳＤＲＡＭに供給されるＣＫ信号を適切に制御してＳＤＲＡＭの消費電力を削減するようにしていた。
このようにクロック信号の供給を制御することで消費電力を削減できるようにしたものとしては、ＳＤＲＡＭに対するリード／ライト、リフレッシュ、プリチャージなどのアクセス要求の発行に応答してクロックイネーブル信号を制御することで、消費電力を削減できるようにしたものがある（例えば、特許文献１参照）。
特開平９−１８０４３８号公報

しかしながら、従来の同期型メモリのクロック信号制御方法および装置では、図７に示すように、コマンドを発行する１クロック信号前に制御信号を制御しなければならなかったため、単純に適用すると、ＣＫＥ端子を“Ｈｉｇｈ”レベルにしてから従来の操作を行う必要があり、１クロック信号分、性能が悪くなってしまう。
また、その制御方法も、スタンバイモードなどアクセスが発生しない状況や、しばらくアクセスがないのを見て制御するなどの方式がとられており、ＳＤＲＡＭが動作しないときにもクロック信号が供給される期間が存在しており、このクロック信号の供給期間については削減する余地がある。また、クロック信号は常に供給しなくてはいけないので、クロック信号ドライバの消費電力が削減できなかったり、ＤＲＡＭコントローラ側にＣＫＥを制御するロジックが必要となるなどの問題があった。
また、クロックイネーブル信号を使用しないでクロック信号をマスクする場合には、ＳＤＲＡＭまたはＳＤＲＡＭコントローラにＤＬＬ（Delayed Locked Loop）やＰＬＬ（Phase Locked Loop）があると、その動作上、周波数を可変にしたり、歯抜けのクロック信号を供給することができないといった問題があった。

本発明は、このような事情に鑑みなされたものであり、その目的は、同期型メモリに供給されるクロック信号を必要最低限に制御することで、同期型メモリの消費電力を大幅に削減できる同期型メモリのクロック信号制御方法および装置、同期型メモリ制御装置、並びに、同期型メモリを提供することにある。

上記目的を達成するため、本発明の同期型メモリのクロック信号制御方法は、同期型メモリに供給されるクロック信号を制御する同期型メモリのクロック信号制御方法であって、前記同期型メモリに対し発行されるコマンドと前記コマンドに基づいて動作する前記同期型メモリの動作期間を規定する動作期間規定情報とを対応付けた対応表を記憶する対応表記憶ステップと、前記同期型メモリに対して発行されたコマンドを入力し、入力されたコマンドを解釈するコマンド解釈ステップと、前記コマンド解釈ステップで解釈されたコマンドに対応する前記動作期間規定情報を前記対応表から読み出し、読み出された前記動作期間規定情報に基づいて前記同期型メモリに供給されるクロック信号を制御する制御ステップとを含むことを特徴とする。
また、本発明の同期型メモリのクロック信号制御装置は、同期型メモリに供給されるクロック信号を制御する同期型メモリのクロック信号制御装置であって、前記同期型メモリに対し発行されるコマンドと前記コマンドに基づいて動作する前記同期型メモリの動作期間を規定する動作期間規定情報とを対応付けた対応表を記憶する対応表記憶手段と、前記同期型メモリに対して発行されたコマンドを入力し、入力されたコマンドを解釈するコマンド解釈手段と、前記コマンド解釈手段により解釈されたコマンドに対応する前記動作期間規定情報を前記対応表記憶手段に記憶された前記対応表から読み出し、読み出された前記動作期間規定情報に基づいて前記同期型メモリに供給されるクロック信号を制御する制御手段とを備えたことを特徴とする。

また、本発明の同期型メモリ制御装置は、同期型メモリに供給されるクロック信号を制御して前記同期型メモリの動作を制御する同期型メモリ制御装置であって、前記同期型メモリに対し発行されるコマンドと前記コマンドに基づいて動作する前記同期型メモリの動作期間を規定する動作期間規定情報とを対応付けた対応表を記憶する対応表記憶手段と、前記同期型メモリに対して発行されたコマンドを入力し、入力されたコマンドを解釈するコマンド解釈手段と、前記コマンド解釈手段により解釈されたコマンドに対応する前記動作期間規定情報を前記対応表記憶手段に記憶された前記対応表から読み出し、読み出された前記動作期間規定情報に基づいて前記同期型メモリに供給されるクロック信号を制御する制御手段とを備えたことを特徴とする。
また、本発明の同期型メモリは、入力されたクロック信号に基づいて動作する同期型メモリであって、前記同期型メモリに対し発行されるコマンドと前記コマンドに基づいて動作する動作期間を規定する動作期間規定情報とを対応付けた対応表を記憶する対応表記憶手段と、入力された前記コマンドを解釈するコマンド解釈手段と、前記コマンド解釈手段により解釈されたコマンドに対応する前記動作期間規定情報を前記対応表記憶手段に記憶された前記対応表から読み出し、読み出された前記動作期間規定情報に基づいて入力された前記クロック信号を制御する制御手段とを備えたことを特徴とする。

本発明の同期型メモリのクロック信号制御方法および装置、同期型メモリ制御装置、並びに、同期型メモリによれば、前記同期型メモリに対し発行されるコマンドと前記コマンドに基づいて動作する前記同期型メモリの動作期間を規定する動作期間規定情報とを対応付けた対応表を記憶する。そして、前記同期型メモリに対してコマンドが発行されると、発行されたコマンドを解釈し、解釈されたコマンドに対応する前記動作期間規定情報を前記対応表から読み出し、読み出された前記動作期間規定情報に基づいて前記同期型メモリに供給されるクロック信号を制御する。
したがって、前記動作期間規定情報に基づいて発行されたコマンドを実行するのに必要最低限なクロック信号を正確に制御することが可能になり、同期型メモリの消費電力を大幅に削減できる効果がある。

上記目的を達成するため、前記同期型メモリに対し発行されるコマンドと前記コマンドに基づいて動作する前記同期型メモリのクロック信号数とを対応付けた対応表を記憶する。前記同期型メモリに対してコマンドが発行されると、発行されたコマンドを解釈し、解釈されたコマンドに対応するクロック信号数を前記対応表から読み出し、読み出されたクロック信号数のクロック信号を同期型メモリに供給して同期型メモリを動作させる。クロック信号の供給が終了すると、クロック信号をマスクしてクロック信号の供給を停止する。

以下、本発明の実施例１の同期型メモリのクロック信号制御方法および装置について図面を参照して説明する。
図１は、この実施例１の同期型メモリのクロック信号制御方法が適用されるＳＤＲＡＭ（同期型メモリ）１と、ＳＤＲＡＭコントローラ（同期型メモリコントローラ）２の構成を示すブロック図である。
ＳＤＲＡＭコントローラ２は、クロックマスク回路２Ａ、コマンドマスク時間対応表記憶回路２Ｂ、クロックマスク判断回路２ＣおよびＳＤＲＡＭ制御回路３を備えている。
ＳＤＲＡＭコントローラ２内部に構成されたクロックマスク判断回路２Ｃは、ＳＤＲＡＭ１への制御信号を監視し、ＳＤＲＡＭ制御回路３から供給される制御信号あるいはＳＤＲＡＭ制御の内部情報をもとにＳＤＲＡＭ１へのコマンドを解釈する。また、クロックマスク判断回路２Ｃは、前記コマンドに対応したクロック信号数を、コマンドマスク時間対応表２Ｂから表引きして読み出す。そして、この値にもとづいてクロックマスク信号を生成しクロックマスク回路２Ａに伝える。
クロックマスク回路２Ａは、前記クロックマスク信号が有効な間はクロック信号をマスクしＳＤＲＡＭ１にクロック信号を供給しないが、コマンドが発行された後、コマンドマスク時間対応表２Ｂから表引きした前記クロック信号数分、前記クロックマスク信号を無効にする。この結果、前記クロック信号数分のクロック信号が生成され、ＳＤＲＡＭ１に出力される。
このような構成の回路を付加することにより、発行されたコマンドに必要なクロック信号のみをＳＤＲＡＭ１に供給する動作を実現することが出来る。

図２は、クロックマスク判断回路２Ｃの動作を示すフローチャートである。図３は、図２のクロックマスク判断回路２Ｃの動作の一例を示すタイミングチャートである。図４は、コマンドとそのクロック信号数（カウンタ値）についてのコマンドマスク時間対応表２Ｂの一例を示す説明図である。
クロックマスク判断回路２Ｃは、図２に示すフローチャートに従ってクロック信号をマスクするか否かを判断する。すなわち、ステップＳ１においてコマンドが発生したか否かを判定しており、コマンドが発生するとステップＳ２へ進む。
ステップＳ２では、発生したコマンド、例えばＡＣＴコマンドに対応した値（クロック信号数）を図４に示すコマンドマスク時間対応表２Ｂから表引きする。このコマンドマスク時間対応表２Ｂから表引きした値は、ＡＣＴコマンドに対応した“３”である。
続くステップＳ３においては、前記コマンドマスク時間対応表２Ｂから表引きしたＡＣＴコマンドに対応した値“３”と、前記クロックマスク判断回路２Ｃがもっているカウンタ値ＣＭＣと比較する。最初、カウンタ値ＣＭＣは“０”であり、前記コマンドマスク時間対応表２Ｂから引いた値“３”の値の方が大きいため、ステップＳ４へ進み、前記カウンタ値ＣＭＣを前記コマンドマスク時間対応表２Ｂから引いた値“３”で上書きする。
次に、ステップＳ５へ進んでカウンタ値ＣＭＣが“０”か否かを調べる。このときカウンタ値ＣＭＣは“０”ではなく“３”であるためクロックマスク信号を無効にすることで、クロックマスク回路２Ａによるクロック信号のマスク処理を解除させ、ステップＳ６においてクロック信号を１クロック信号分だけ生成し、ＳＤＲＡＭ１へ出力する。このクロック信号の生成では、クロックマスク回路２Ａにおいてクロック信号のマスク処理が解除されることで、ＳＤＲＡＭコントローラ２へ供給されているクロック信号ＣＬＫが出力される。続くステップＳ７においては、前記カウンタ値ＣＭＣを“１”減らす。これで１回の処理は終了し、前記カウンタ値ＣＭＣを保持する。

次のクロック信号では、ステップＳ１においてＲＤ（読み出されるデータの長さが４クロック信号分）のコマンドが検出される。このときクロックマスク判断回路２Ｃ内部のカウンタ値ＣＭＣは“２”である。このカウンタ値ＣＭＣに対し前記コマンドＲＤ（長さ４）で表引きした値“７”の方が大きいので、ステップＳ３からステップＳ４へ進み、前記カウンタ値ＣＭＣを“７”で上書きし、続くステップＳ５、ステップＳ６により、前記同様にクロック信号を生成し、続くステップＳ７において前記カウンタ値ＣＭＣを“１”減算する。そして、ステップＳ１、ステップＳ５、ステップＳ６、ステップＳ７、ステップＳ９の処理を、前記ステップＳ５において前記カウンタ値ＣＭＣが“０”になるまで繰り返し、ステップＳ６において前記コマンドＲＤに対応するクロック信号を７個生成する。
そして、次のサイクルのステップＳ５において前記カウンタ値ＣＭＣが“０”になっているのを判定し、ステップＳ５からステップＳ８へ進み、クロック信号のマスク処理を実行する。
この結果、前記コマンドＲＤに対しては、前記カウンタ値ＣＭＣが“０”でない間、つまり７個分のクロック信号が生成されることになる。
コマンドが発行されず、前記カウンタ値ＣＭＣが“０”である間は、ステップＳ１からステップＳ５へ、さらにステップＳ８へ進み、クロック信号に対するマスク処理が継続される。

最後に、ステップＳ１においてＰＲＥコマンドが検出されると、ステップＳ１からステップＳ２へ、さらにステップＳ３へ進み、コマンドマスク時間対応表２Ｂから表引きしたクロック信号数“３”を前記カウンタ値ＣＭＣへ上書きし、ステップＳ５からステップＳ６へ進み、ステップＳ１、ステップＳ５、ステップＳ６、ステップＳ７、ステップＳ９の処理を、前記ステップＳ５において前記カウンタ値ＣＭＣが“０”になるまで繰り返し、ステップＳ６において３クロック信号分だけクロック信号を生成する。次のサイクルでは、前記カウンタ値ＣＭＣは“０”であるので、ステップＳ５からステップＳ８へ進み、クロック信号のマスク処理を実行する。

以上のように、実施例１によれば、発行されたコマンドに対応したクロック信号数をコマンドマスク時間対応表２Ｂから読み出し、読み出したクロック信号数に応じた数のクロック信号を生成する。このクロック信号の生成が終了すると、次のコマンドが発行されない限り、ＳＤＲＡＭ１に対するクロック信号の供給をマスク処理により遮断する。この結果、ＳＤＲＡＭ１へ供給されるクロック信号を、発行されたコマンドを実行するのに必要最低限な数に正確に制御することが可能になり、高い精度で消費電力を削減できる効果がある。

実施例１では、コマンドマスク時間対応表２Ｂから表引きする値をクロック信号数とした場合を示したが、実時間とクロック信号数にすることも可能である。たとえば、コマンドに対応した値が、クロック信号数かつ指定時間という方法も考えられる。この場合、クロックマスク判断回路は、実時間とクロック信号数の２つの値を管理し、両方の条件が整ったときにクロック信号をマスクすることになる。

また、コマンドマスク時間対応表の内容を外部からＣＰＵなどが読み書きでき、コマンドや、そのコマンドに対応する前記クロック信号数、指定時間を設定できるように構成すれば、さまざまなＤＲＡＭに好適に対応できる。

図５は、実施例４の同期型メモリのクロック信号制御方法が適用されるＳＤＲＡＭコントローラ（同期型メモリコントローラ）１０２とＳＤＲＡＭ（同期型メモリ）１１の構成を示すブロック図である。
ＳＤＲＡＭコントローラ１０２とＳＤＲＡＭ１１へはクロック信号がそれぞれ供給され、またＳＤＲＡＭ１１はクロックイネーブル信号端子ＣＫＥを備えている。
ＳＤＲＡＭコントローラ１０２内部にＳＤＲＡＭ１１への制御信号を監視するクロックマスク判断回路（識別手段、判定手段、制御手段）１０２Ａがあり、ＳＤＲＡＭ制御回路３から供給される制御信号あるいはＳＤＲＡＭ制御の内部情報をもとにＳＤＲＡＭ１１へのコマンドを解釈する。コマンドマスク時間対応表（対応表）１０２Ｂには、コマンドと、そのコマンドに対応した時間情報、クロック信号数情報が格納されている。クロックマスク判断回路１０２Ａは前記コマンドに対応した時間、クロック信号数を、コマンドマスク時間対応表１０２Ｂから表引きする。そして、この値にもとづいてクロックイネーブル信号を生成しＳＤＲＡＭ１１のＣＫＥ端子へ供給する。ＳＤＲＡＭ１１では、前記供給されているクロック信号が前記クロックイネーブル信号をもとに制御される。
このような構成の回路を付加することにより、ＳＤＲＡＭ１１に対しコマンドを発行してから一定時間クロック信号を供給しないような動作を実現することが出来る。
この場合、タイミングチャートや、クロックマスク判断回路のアルゴリズムも変化する。実施例４の同期型メモリのクロック信号制御方法および装置は、厳密なタイミングが要求されるクロック信号ＣＬＫをマスク処理したくないケースに用いて好適である。

この実施例４のクロックマスク判断回路１０２Ａの動作は、実施例１で用いた図２に示すフローチャートと略同一であるが、図２のフローチャートにおけるステップＳ６が、ＳＤＲＡＭ１１に供給されるクロック信号を有効にするクロックイネーブル信号の生成処理となり、また、ステップＳ８は、前記クロックイネーブル信号の不生成処理となり、ＳＤＲＡＭ１１に供給されるクロック信号を無効にする。

以上のように、実施例４によれば、発行されたコマンドに対応したクロック信号数をコマンドマスク時間対応表２Ｂから読み出し、読み出したクロック信号数に応じてクロックイネーブル信号を生成し、ＳＤＲＡＭ１１に供給されるクロック信号を前記クロックイネーブル信号をもとに制御する。そして、次のコマンドが発行されない限り、ＳＤＲＡＭ１１に対するクロック信号の供給をクロックイネーブル信号端子ＣＫＥに供給するクロックイネーブル信号により制御する。この結果、内蔵型を含むＳＤＲＡＭへのクロック信号の供給を、発行されたコマンドに対応するクロック信号数情報をもとに、発行されたコマンドに必要最低限な数に正確に制御することが可能になり、消費電力を大幅に削減できる効果がある。

図６は、実施例５の同期型メモリのクロック信号制御方法が適用されるＳＤＲＡＭ２１とＳＤＲＡＭコントローラ２００との構成を示すブロック図である。
実施例５では、ＤＲＡＭコントローラ２００は図８に示す従来のＤＲＡＭコントローラと同一のものであり、ＳＤＲＡＭ（同期型メモリ）２１の内部にクロックマスクなどの回路を内蔵する構成である。すなわち、ＳＤＲＡＭ２１は、クロックマスク回路２１Ａ、コマンドマスク時間対応表２１Ｂ、コマンド解釈回路・クロックマスク判断回路２１ＣおよびＳＤＲＡＭコア（同期型メモリコア）２１Ｄを備えている。
ＳＤＲＡＭコントローラ２内部に構成されたコマンド解釈回路・クロックマスク判断回路２１Ｃは、ＳＤＲＡＭ２１への制御信号を監視し、ＳＤＲＡＭコントローラ２００のＳＤＲＡＭ制御回路３００から供給される制御信号あるいはＳＤＲＡＭ制御の内部情報をもとにＳＤＲＡＭ２１へのコマンドを解釈する。また、この解釈したコマンドに対応したクロック信号数を、コマンドマスク時間対応表２１Ｂから表引きする。そして、この値にもとづいてクロックマスク信号を生成しクロックマスク回路２１Ａに伝える。クロックマスク回路２１Ａは前記クロックマスク信号が有効な間は前記ＳＤＲＡＭコア２１Ｄへ供給されるクロック信号をマスクし、ＳＤＲＡＭコア２１Ｄにクロック信号を供給しないが、コマンドを発行した後、前記クロック信号数分のクロック信号をＳＤＲＡＭコア２１Ｄに供給する。
このような構成の回路を付加することにより、ＳＤＲＡＭ２１に対しコマンドを発行してから一定時間クロック信号を供給しないような動作を実現することが出来る。

実施例５では、コマンド解釈回路・クロックマスク判断回路２１Ｃを特定のＳＤＲＡＭコアにチューニングできるため、回路を最適化できるうえに、ＳＤＲＡＭコントローラ２００側では特にクロック信号のマスクなどを考慮しない通常のコントローラを使用することが可能であり、ＳＤＲＡＭ２１の内部でクロック信号を適切にマスクするため、消費電力の低減を簡単に実現できる。

また、ＳＤＲＡＭ２１内部のコマンド解釈回路・クロックマスク判断回路２１Ｃには通常のＣＬＫを供給し、ＣＬＫのマスクを判断し、マスクしたクロック信号をＳＤＲＡＭコア２１Ｄ内部に供給することになる。この場合、このマスクしたクロック信号は図８の従来のＳＤＲＡＭ１００に対しタイミングが変わるので、それに応じた回路となる。
また、ＳＤＲＡＭにＤＬＬ（Delayed Locked Loop）やＰＬＬ（Phase Locked Loop）がある場合でも、周波数を可変にしたり、歯抜けのクロック信号を供給することが可能となる。

以上、説明した各実施例では、メモリとしてＳＤＲＡＭを挙げたが、ＤＤＲ−ＳＤＲＡＭ、ＲＤＲＡＭなど同期型のＤＲＡＭや内蔵型ＤＲＡＭ（ｅＤＲＡＭ）にも適用できる。

本発明の実施例１の同期型メモリのクロック信号制御方法が適用されるＳＤＲＡＭとＳＤＲＡＭコントローラの構成を示すブロック図である。本発明の実施例１の同期型メモリのクロック信号制御方法が適用されるＳＤＲＡＭコントローラのクロックマスク判断回路の動作を示すフローチャートである。本発明の実施例１の同期型メモリのクロック信号制御方法が適用されるＳＤＲＡＭコントローラの動作の一例を示すタイミングチャートである。本発明の実施例１の同期型メモリのクロック信号制御方法が適用されるＳＤＲＡＭコントローラのコマンドマスク時間対応表の一例を示す説明図である。本発明の実施例４の同期型メモリのクロック信号制御方法が適用されるＳＤＲＡＭコントローラとＳＤＲＡＭの構成を示すブロック図である。本発明の実施例５の同期型メモリのクロック信号制御方法が適用されるＳＤＲＡＭコントローラとＳＤＲＡＭの構成を示すブロック図である。従来の同期型メモリのクロック信号制御方法における問題点を説明するためのタイミングチャートである。従来の同期型メモリのクロック信号制御方法が適用されるＳＤＲＡＭと、その制御信号を制御するＳＤＲＡＭコントローラとの概要を示すブロック図である。

符号の説明

１，１１，２１……ＳＤＲＡＭ（同期型メモリ）、２，１０２，２００……ＳＤＲＡＭコントローラ（同期型メモリコントローラ）、２Ａ，２１Ａ……クロックマスク回路、２Ｂ，２１Ｂ，１０２Ｂ……マンドマスク時間対応表記憶回路、２Ｃ，１０２Ａ……クロックマスク判断回路、２１Ｃ……コマンド解釈回路・クロックマスク判断回路、２１Ｄ……ＳＤＲＡＭコア（同期型メモリコア）。

Claims

同期型メモリに供給されるクロック信号を制御する同期型メモリのクロック信号制御方法であって、
前記同期型メモリに対し発行されるコマンドと前記コマンドに基づいて動作する前記同期型メモリの動作期間を規定する動作期間規定情報とを対応付けた対応表を記憶する対応表記憶ステップと、
前記同期型メモリに対して発行されたコマンドを入力し、入力されたコマンドを解釈するコマンド解釈ステップと、
前記コマンド解釈ステップで解釈されたコマンドに対応する前記動作期間規定情報を前記対応表から読み出し、読み出された前記動作期間規定情報に基づいて前記同期型メモリに供給されるクロック信号を制御する制御ステップと、
を含み、
前記動作期間規定情報は、前記コマンドを実行するのに必要なクロック信号数であり、
前記コマンド解釈ステップで解釈された次のコマンドに対応する前記次のコマンドを実行するのに必要なクロック信号数を前記対応表から読み出し、前記次のコマンドを実行するのに必要なクロック信号数と、前記コマンドを実行するのに必要な残りのクロック信号数とに基づいて、前記動作期間規定情報を上書きする上書きステップをさらに含む、
同期型メモリのクロック信号制御方法。
前記制御ステップは、前記動作期間規定情報としての前記クロック信号数のクロック信号により前記同期型メモリを動作させる、請求項１記載の同期型メモリのクロック信号制御方法。
前記制御ステップは、前記動作期間規定情報としての前記クロック信号数のクロック信号により前記同期型メモリを動作させた後、前記同期型メモリに供給されるクロック信号をマスクして前記同期型メモリへのクロック信号の供給を停止させる、請求項２記載の同期型メモリのクロック信号制御方法。
前記制御ステップは、前記動作期間規定情報としての前記クロック信号数に基づいて前記同期型メモリに供給されるクロックイネーブル信号を制御して前記同期型メモリに供給されるクロック信号を制御する、請求項２記載の同期型メモリのクロック信号制御方法。
前記動作期間規定情報は、前記コマンドを実行するのに必要なクロック信号数および動作時間であり、
前記制御ステップは、前記動作期間規定情報としての前記クロック信号数および前記動作時間に基づいて前記同期型メモリに供給されるクロック信号を制御する、請求項１記載の同期型メモリのクロック信号制御方法。
前記制御ステップは、前記動作期間規定情報としての前記クロック信号数のクロック信号により前記同期型メモリを動作させ、前記動作時間が経過した後、前記同期型メモリに供給されるクロック信号をマスクして前記同期型メモリへのクロック信号の供給を停止させる、請求項５記載の同期型メモリのクロック信号制御方法。
前記制御ステップは、前記動作期間規定情報としての前記クロック信号数および前記動作時間に基づいて前記同期型メモリに供給されるクロックイネーブル信号を制御して前記同期型メモリに供給されるクロック信号を制御する、請求項５記載の同期型メモリのクロック信号制御方法。
前記対応表は、外部から書き換え可能である、請求項１記載の同期型メモリのクロック信号制御方法。
同期型メモリに供給されるクロック信号を制御する同期型メモリのクロック信号制御装置であって、
前記同期型メモリに対し発行されるコマンドと前記コマンドに基づいて動作する前記同期型メモリの動作期間を規定する動作期間規定情報とを対応付けた対応表を記憶する対応表記憶手段と、
前記同期型メモリに対して発行されたコマンドを入力し、入力されたコマンドを解釈するコマンド解釈手段と、
前記コマンド解釈手段により解釈されたコマンドに対応する前記動作期間規定情報を前記対応表記憶手段に記憶された前記対応表から読み出し、読み出された前記動作期間規定情報に基づいて前記同期型メモリに供給されるクロック信号を制御する制御手段と、
を備え、
前記動作期間規定情報は、前記コマンドを実行するのに必要なクロック信号数であり、
前記コマンド解釈手段により解釈された次のコマンドに対応する前記次のコマンドを実行するのに必要なクロック信号数を前記対応表から読み出し、前記次のコマンドを実行するのに必要なクロック信号数と、前記コマンドを実行するのに必要な残りのクロック信号数とに基づいて、前記動作期間規定情報を上書きする上書き手段をさらに備える、
同期型メモリのクロック信号制御装置。
前記制御手段は、前記動作期間規定情報としての前記クロック信号数のクロック信号により前記同期型メモリを動作させる、請求項９記載の同期型メモリのクロック信号制御装置。
前記制御手段は、前記動作期間規定情報としての前記クロック信号数のクロック信号により前記同期型メモリを動作させた後、前記同期型メモリに供給されるクロック信号をマスクして前記同期型メモリへのクロック信号の供給を停止させる、請求項１０記載の同期型メモリのクロック信号制御装置。
前記制御手段は、前記動作期間規定情報としての前記クロック信号数に基づいて前記同期型メモリに供給されるクロックイネーブル信号を制御して前記同期型メモリに供給されるクロック信号を制御する、請求項１０記載の同期型メモリのクロック信号制御装置。
前記動作期間規定情報は、前記コマンドを実行するのに必要なクロック信号数および動作時間であり、
前記制御手段は、前記動作期間規定情報としての前記クロック信号数および前記動作時間に基づいて前記同期型メモリに供給されるクロック信号を制御する、請求項９記載の同期型メモリのクロック信号制御装置。
前記制御手段は、前記動作期間規定情報としての前記クロック信号数のクロック信号により前記同期型メモリを動作させ、前記動作時間が経過した後、前記同期型メモリに供給されるクロック信号をマスクして前記同期型メモリへのクロック信号の供給を停止させる、請求項１３記載の同期型メモリのクロック信号制御装置。
前記制御手段は、前記動作期間規定情報としての前記クロック信号数および前記動作時間に基づいて前記同期型メモリに供給されるクロックイネーブル信号を制御して前記同期型メモリに供給されるクロック信号を制御する、請求項１３記載の同期型メモリのクロック信号制御装置。
前記対応表は、外部から書き換え可能である、請求項９記載の同期型メモリのクロック信号制御装置。
前記対応表記憶手段、前記コマンド解釈手段、前記制御手段および前記上書き手段は、前記同期型メモリの動作を制御する同期型メモリコントローラに設けられ、
前記クロック信号は、前記制御手段を介して前記同期型メモリに供給される、請求項９記載の同期型メモリのクロック信号制御装置。
前記対応表記憶手段、前記コマンド解釈手段、前記制御手段および前記上書き手段は、前記同期型メモリに設けられ、
前記クロック信号は、前記制御手段を介して前記同期型メモリの同期型メモリコアに供給される、請求項９記載の同期型メモリのクロック信号制御装置。
同期型メモリに供給されるクロック信号を制御して前記同期型メモリの動作を制御する同期型メモリ制御装置であって、
前記同期型メモリに対し発行されるコマンドと前記コマンドに基づいて動作する前記同期型メモリの動作期間を規定する動作期間規定情報とを対応付けた対応表を記憶する対応表記憶手段と、
前記同期型メモリに対して発行されたコマンドを入力し、入力されたコマンドを解釈するコマンド解釈手段と、
前記コマンド解釈手段により解釈されたコマンドに対応する前記動作期間規定情報を前記対応表記憶手段に記憶された前記対応表から読み出し、読み出された前記動作期間規定情報に基づいて前記同期型メモリに供給されるクロック信号を制御する制御手段と、
を備え、
前記動作期間規定情報は、前記コマンドを実行するのに必要なクロック信号数であり、
前記コマンド解釈手段により解釈された次のコマンドに対応する前記次のコマンドを実行するのに必要なクロック信号数を前記対応表から読み出し、前記次のコマンドを実行するのに必要なクロック信号数と、前記コマンドを実行するのに必要な残りのクロック信号数とに基づいて、前記動作期間規定情報を上書きする上書き手段をさらに備える、
同期型メモリ制御装置。
入力されたクロック信号に基づいて動作する同期型メモリであって、
前記同期型メモリに対し発行されるコマンドと前記コマンドに基づいて動作する動作期間を規定する動作期間規定情報とを対応付けた対応表を記憶する対応表記憶手段と、
入力された前記コマンドを解釈するコマンド解釈手段と、
前記コマンド解釈手段により解釈されたコマンドに対応する前記動作期間規定情報を前記対応表記憶手段に記憶された前記対応表から読み出し、読み出された前記動作期間規定情報に基づいて入力された前記クロック信号を制御する制御手段と、
を備え、
前記動作期間規定情報は、前記コマンドを実行するのに必要なクロック信号数であり、
前記コマンド解釈手段により解釈された次のコマンドに対応する前記次のコマンドを実行するのに必要なクロック信号数を前記対応表から読み出し、前記次のコマンドを実行するのに必要なクロック信号数と、前記コマンドを実行するのに必要な残りのクロック信号数とに基づいて、前記動作期間規定情報を上書きする上書き手段をさらに備える、
同期型メモリ。