KR100710644B1 - 에스디램 컨트롤러 - Google Patents

에스디램 컨트롤러 Download PDF

Info

Publication number
KR100710644B1
KR100710644B1 KR1020000070094A KR20000070094A KR100710644B1 KR 100710644 B1 KR100710644 B1 KR 100710644B1 KR 1020000070094 A KR1020000070094 A KR 1020000070094A KR 20000070094 A KR20000070094 A KR 20000070094A KR 100710644 B1 KR100710644 B1 KR 100710644B1
Authority
KR
South Korea
Prior art keywords
memory
address
signal
sdram
control circuit
Prior art date
Application number
KR1020000070094A
Other languages
English (en)
Other versions
KR20020040150A (ko
Inventor
서영만
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020000070094A priority Critical patent/KR100710644B1/ko
Publication of KR20020040150A publication Critical patent/KR20020040150A/ko
Application granted granted Critical
Publication of KR100710644B1 publication Critical patent/KR100710644B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40607—Refresh operations in memory devices with an internal cache or data buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 단일 칩에 SDRAM(Synchronous Dynamic Random Access Memory)메모리와 마이크로프로세서 또는 각종 신호처리회로 등을 내장하는 MML(Merged Memory Logic)칩 내부에 장치된 SDRAM컨트롤러에 관한 것이다. 이를 위하여 본 발명은, 시스템온칩(System On Chip)기술을 채용하여, 메모리컨트롤러와 각종 데이터 또는 신호처리장치 등을 메모리디바이스(SDRAM)와 함께 내장하여, 시스템의 구성 사이즈를 컴팩트하게 하였고, 관련 칩간의 데이터전송폭과 동작주파수의 차이를 해결하여 데이터 전송효율을 향상시키고, 별도의 캐시제어기능을 수행하지 않고서도 시스템의 고속화를 달성할 수 있는 수단을 제공하는 것에 특징이 있다.
SDRAM, 컨트롤러, 디코더, 타이머, 어드레스버퍼

Description

에스디램 컨트롤러{ SDRAM Controller }
도 1은 본 발명의 1실시예에 따른 SDRAM 컨트롤러의 전체 구성을 나타내는 블럭도.
도 2는 제 1도에 도시하는 SDRAM 컨트롤러의 구성에 있어서 중앙동작제어회로를 나타내는 블럭도.
도 3은 제 1도에 도시하는 SDRAM 컨트롤러의 구성에 있어서 어드레스 버퍼를 나타내는 블럭도.
도 4는 제 1도에 도시하는 SDRAM 컨트롤러의 구성에 있어서 타이머회로를 나타내는 블럭도.
도 5는 본 발명의 1실시예에 따른 SDRAM 컨트롤러의 동작을 나타내는 플로우챠트.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 입력명령어디코더 20 : 중앙동작제어회로
30 : 어드레스버퍼 35 : 데이터버퍼
40 : 타이머회로
본 발명은 단일 칩에 SDRAM(Synchronous Dynamic Random Access Memory)메모리와 마이크로프로세서 또는 각종 신호처리회로를 포함한 SDRAM컨트롤러에 관한 것이다.
일반적인 SDRAM 컨트롤러의 회로구성은 다음과 같다. 즉, 종래의 메모리컨트롤러는 마이크로프로세서와 SDRAM사이에 설치되어, 버스중재기(Bus Arbitration)의 버스제어신호와 중앙연산처리장치(CPU)의 메모리제어신호 등의 입력에 의하여 양 디바이스간의 전송 데이터 제어를 수행한다. 상기 버스중재기는 중앙연산처리장치에서 출력되는 어드레스 영역이 메모리디바이스 영역인 경우, 메모리컨트롤러에 인에이블신호(Chip enable)를 인가하고, 중앙연산처리장치로부터의 각종 메모리제어신호들을 메모리컨트롤러가 디코딩하여 버스로부터 데이터를 읽거나 외부버스로 출력하도록 하는 기능을 수행하는 바, 중앙연산처리장치와 메모리간의 동작속도차이에 의한 액세스데이터 오류가 발생하지 않도록 적절한 중재를 하고 있다.
또한, 상기 메모리컨트롤러는 주기억장치를 위한 제어회로가 필요하고, 일반적으로 시스템의 고속화를 도모하기 위하여 연산장치와 주기억장치 사이에 두어지는 고속기억장치로서, 주기억장치의 수 배에서 10배정도의 속도로 동작하는 캐시메모리를 적절하게 제어하여야 하기 때문에, 캐시제어를 위한 별도의 제어회로가 필요하게되어 원칙적으로 2개의 제어회로로 구성되고 있다.
그러나, 상기 메모리컨트롤러는 주기억장치나 캐시메모리에 개별적으로 배치되기 때문에 외부 칩간의 데이터전송폭과 동작주파수의 차이에 의하여 데이터 전송효율이 떨어지고, 버스중재기, 캐시메모리 및 각종 주변디바이스 등과의 관계를 고려하여야 하기 때문에 설계가 복잡해지고 시스템의 구성 사이즈가 커지는 등의 단점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위하여 시스템온칩(System On Chip)기술을 채용하여, 메모리컨트롤러와 각종 데이터 또는 신호처리장치 등을 메모리디바이스(SDRAM)와 함께 내장하여, 관련 칩간의 데이터전송폭과 동작주파수의 차이를 해결하여 데이터 전송효율을 향상시키고, 별도의 캐시제어기능을 수행하지 않고서도 시스템의 고속화를 달성할 수 있으며, 시스템의 구성 사이즈를 컴팩트하게 하는 수단을 제공하는데 그 목적이 있다.
본 발명은 상기한 목적을 달성하기 위하여, 시스템온칩(System On Chip)기술을 채용하여, 메모리컨트롤러와 각종 데이터 또는 신호처리장치 등을 메모리디바이스(SDRAM)와 함께 내장하고, 캐시제어기능을 수행하지 않으며, 중앙연산처리장치와 버스중재기에 의하여 내장 메모리디바이스를 제어할 수 있도록 메모리컨트롤러 내부의 중앙동작제어회로를 4개의 상태머신회로(Mealy State Machine)로 구성하고, 간단한 알고리즘에 의하여 칩 사이즈를 컴팩트하게 하였으며 높은 동작주파수에서도 안정적인 동작 특성과 시스템의 고속화를 달성할 수 있도록 하였다.
이하, 본 발명의 바람직한 실시예에 대하여, 첨부 도면을 참조하여 설명한다. 도 1은 본 발명의 1실시예에 따른 SDRAM 컨트롤러의 전체 구성을 나타내고, 도 2는 제 1도에 도시하는 SDRAM 컨트롤러의 구성에 있어서 중앙동작제어회로를 나타내고, 도 3은 제 1도에 도시하는 SDRAM 컨트롤러의 구성에 있어서 어드레스 버퍼를 나타내며, 도 4는 제 1도에 도시하는 SDRAM 컨트롤러의 구성에 있어서 타이머회로를 나타내고, 도 5는 본 발명의 1실시예에 따른 SDRAM 컨트롤러의 동작을 나타내는 플로우챠트이다.
도 1은 본 발명의 1실시예에 따른 SDRAM 컨트롤러의 전체 구성을 나타내며, 각종 외부 명령어에 의하여 내부회로제어를 위한 신호를 발생시키는 입력명령어디코더(10)와, 어드레스버퍼 및 데이터버퍼들을 제어하고 웨이트신호를 발생시키는 중앙동작제어회로(20)와, 어드레스 페치신호에 의하여 어드레스를 출력시키는 어드레스버퍼(30)와, 데이터 페치신호에 의하여 데이터를 출력시키는 데이터버퍼(35) 및 오토 리프레시를 수행하기 위한 카운터에 사용되는 타이머회로(40)블럭 등으로 구성된다.
상기 입력명령어디코더(10)는 중앙연산처리장치 또는 버스중재기로부터 출력되는 메모리컨트롤러 인에이블 신호 등 각종 외부 명령어에 의하여 내부회로제어를 위한 신호를 발생시키고, 중앙동작제어회로(20)는 4개의 상태머신회로로 구성되며 입력명령어디코더(10)로부터의 신호에 의하여 카운터제어회로, 어드레스버퍼(30) 및 데이터버퍼(35)들을 제어하고 메모리 액세스 중에는 중앙연산처리장치 또는 버스중재기의 동작을 일시 중단시키기 위한 웨이트(wait)신호를 발생시킨다.
또한, 도 2는 제 1도에 도시하는 SDRAM 컨트롤러의 구성에 있어서 중앙동작제어회로를 나타내며, 파워 업 과정을 거친 후 모드를 설정해주고, 프리차지(Precharge)를 하여주며, 모드 레지스터를 세팅(Mode Register Set)하여 주고, 시스템홀딩(System Holding)신호를 발생시키는 파워 온 시퀀스 제어상태머신회로(Power On Sequence Control State Machine)(21)와; 메모리의 읽기/쓰기 동작을 수행하고, 각종 메모리 명령어를 발생시키며. 웨이트신호를 발생시키고, 불필요한 로(row) 액티브 동작을 억제시키는 정상동작제어상태머신회로(Normal Operation Control State Machine)(22)와, 프리차지와 오토 리프레시동작을 수행하는 오토 리프레시 제어상태머신회로(Auto Refresh Control State Machine)(23) 및 셀프 리프레시 제어상태머신회로(Self Refresh Control State Machine)(24)와, 메모리 명령어인코더(25) 및 웨이트발생기(26)로 구성된다.
상기 파워 온 시퀀스 제어상태머신회로(Power On Sequence Control State Machine)(21)에서는 SDRAM에 전원이 인가된 후 약 200㎲의 파워 업 과정을 거친 후 메모리동작에 필요한 버스트 렝쓰(Burst Length), CAS 레이턴시(CAS Latency) 등의 모드를 설정해주고, 이어서 메모리 내부의 모든 뱅크(Bank)에 대하여 프리차지(Precharge)를 하여주며, 메모리동작 세팅을 위하여 모드 레지스터를 세팅(Mode Register Set)하여 주고, 최소 8번 이상 오토 리프레시(Auto Refresh)를 하여 주는 파워 온 시퀀스 제어과정을 종료하기까지, 다른 장치들이 동작을 수행하 지 못하도록 하는 시스템홀딩(System Holding)신호를 발생시킨다. 또한 상기 정상동작제어상태머신회로(Normal Operation Control State Machine)(22)는 오토 리프레시제어회로(23)와 셀프 리프레시제어회로(24)에 의하여 제어되며, 파워 온 시퀀스 제어과정이 종료된 후 입력명령어디코더(10)로부터의 메모리제어신호를 입력받아 메모리의 읽기/쓰기 동작을 수행하고, 메모리명령어인코더(25)를 통하여 각종 메모리 명령어를 발생시킨다. 또한 리프레시 시점에서는 외부 시스템의 메모리액세스 동작을 홀딩시키기 위하여 컨트롤러를 정지상태로 전환하고, 웨이트발생기(26)를 통하여 웨이트신호를 발생시키며, 어드레스버퍼(30)내의 페이지 히트(Page Hit)회로에서 페이지 히트신호가 활성화되면 하나의 로(row)어드레스에 해당하는 컬럼 오퍼레이션(column operation)만 수행하여 불필요한 로(row) 액티브 동작을 억제시킨다. 또한 상기 오토 리프레시 제어상태머신회로(Auto Refresh Control State Machine)(23)는 타이머회로(40)에서 15.6㎲ 간격으로 발생되는 리프레시 인에이블 신호에 의하여 SDRAM의 프리차지와 오토 리프레시동작을 수행하고, 상기 셀프 리프레시 제어상태머신회로(Self Refresh Control State Machine)(24)는 일정기간 메모리를 사용하지 않거나 중앙연산처리장치에서 메모리웨이트신호가 발생되는 경우에, 전력소비를 줄이고 데이터손실을 방지하기 위하여 모든 데이터 셀 들에 대하여 리프레시를 수행한다.
또한, 도 3은 제 1도에 도시하는 SDRAM 컨트롤러의 구성에 있어서 어드레스 버퍼를 나타내며, 어드레스버퍼(30)는 메모리의 페이지모드를 설정하는 페이지 히트제어회로와 외부어드레스입력을 잠시 저장하는 어드레스 임시저장버퍼로 구성되 고, 임시저장버퍼는 외부어드레스입력을 로 어드레스(row address)와 컬럼 어드레스(column address)로 구분하여 저장하고 있다가 정상동작제어상태머신회로(22)로부터의 어드레스 페치(fetch)신호에 의하여 로 어드레스와 컬럼 어드레스를 출력시키며, 페이지 히트제어회로에서는 로 어드레스의 전후(前後)를 비교하고 그 결과에 의하여 메모리의 페이지모드를 설정한다.
데이터버퍼(35)는 그 구성에 있어서는 어드레스버퍼와 비슷하며, 입력 데이터를 래치(latch)하고 있다가, 중앙동작제어회로의 페치(fetch)신호에 의하여 래치 데이터를 외부로 출력시킨다.
또한, 도 4는 제 1도에 도시하는 SDRAM 컨트롤러의 구성에 있어서 타이머회로를 나타내며, 타이머회로(40)는 파워 온 시퀀스 제어를 위한 카운터로서 사용되는 14비트 파워 온 카운터(41)와 오토 리프레시를 수행하기 위하여 사용되는 10비트 오토 리프레시 카운터(42) 및 비교기(43)로 구성되고, 상기 14비트 파워 온 카운터(41)는 50MHz의 시스템 클럭 주파수에서 SDRAM의 파워 온 시퀀스 제어를 위한 카운터로서 사용되고, 10비트 오토 리프레시 카운터(42)는 50MHz의 시스템 클럭 주파수에서 15.6㎲ 간격으로 오토 리프레시를 수행하기 위하여 사용된다. 상기 타이머회로는 시스템 온(on) 후(後) 약 200㎲동안 컨트롤러와 메모리의 초기화과정을 진행시키며, 외부 입력과는 관계없이 시스템 클럭에 의하여 자동으로 기능을 수행한다.
또한, 도 5는 본 발명의 1실시예에 따른 SDRAM 컨트롤러의 동작을 나타내며, 파워 온 시퀀스단계(S51)와, 아이들단계(S52)를 수행하고; 리프레시 타임을 판별하 는 단계(S53)에서 리프레시 타임인 경우는 메모리 액세스를 판별하는 단계(S56)로 진행하고, 리프레시 타임이 아닌 경우는 메모리 리퀘스트를 판별하는 단계(S54)로 진행하며; 상기 메모리 리퀘스트를 판별하는 단계(S54)에서 메모리 리퀘스트인 경우는 읽기/쓰기 명령출력과정을 수행 후 아이들과정으로 피드백하고, 메모리 리퀘스트가 아닌 경우는 아이들과정으로 피드백하며; 상기 메모리 액세스를 판별하는 단계(S56)에서 메모리 액세스인 경우는 오토 리프레시 명령출력과정을 수행한 후 아이들과정으로 피드백하고, 메모리 액세스가 아닌 경우는 셀프 리프레시 명령출력과정을 수행한 후 아이들과정으로 피드백한다.
상술한 바와 같이, 본 발명에 관한 메모리컨트롤러에 의하면, 시스템온칩(System On Chip)기술을 채용하여, 메모리컨트롤러와 각종 데이터 또는 신호처리장치 등을 메모리디바이스와 함께 내장하고, 캐시제어기능을 수행하지 않으며, 중앙연산처리장치와 버스중재기에 의하여 내장 메모리디바이스를 제어할 수 있도록 메모리컨트롤러 내부의 중앙동작제어회로를 구성하고, 간단한 알고리즘에 의하여 장치를 구성함으로써, 높은 동작주파수에서도 안정적인 동작 특성과 시스템의 고속화를 달성할 수 있으며 칩 사이즈를 컴팩트하게 할 수 있다.

Claims (4)

  1. 단일 칩에 SDRAM 메모리와 마이크로프로세서 또는 각종 신호처리회로를 포함하는 SDRAM 컨트롤러에 있어서,
    상기 컨트롤러의 중앙동작제어회로에 신호를 발생시키기 위하여 메모리컨트롤러 인에이블 신호 등 각종 외부 명령어를 받아들여 해석하는 입력명령어디코더와;
    상기 입력명령어디코더의 신호에 의하여 어드레스버퍼 및 데이터버퍼들을 제어하고 메모리 액세스 중에는 웨이트신호를 발생시키는 중앙동작제어회로와;
    상기 중앙동작제어회로의 어드레스 페치신호에 의하여, 외부어드레스입력을 저장하고 있다가, 어드레스를 출력시키는 어드레스버퍼와;
    상기 중앙동작제어회로의 데이터 페치신호에 의하여, 입력 데이터를 래치하고 있다가, 래치 데이터를 외부로 출력시키는 데이터버퍼와;
    상기 중앙동작제어회로의 파워 온 시퀀스 제어와 오토 리프레시를 수행하기 위한 카운터에 사용되는 타이머회로를 구비하는 것을 특징으로 하는 SDRAM 컨트롤러.
  2. 삭제
  3. 제 1 항에 있어서, 상기 어드레스버퍼는 메모리의 페이지모드를 설정하는 페이지 히트제어회로와 외부어드레스입력을 잠시 저장하는 어드레스 임시저장버퍼로 구성되는 것을 특징으로 하는 SDRAM 컨트롤러.
  4. 제 1 항에 있어서, 상기 타이머회로는 파워 온 시퀀스 제어를 위한 카운터로서 사용되는 14비트 파워 온 카운터와 오토 리프레시를 수행하기 위하여 사용되는 10비트 오토 리프레시 카운터 및 비교기로 구성되는 것을 특징으로 하는 SDRAM 컨트롤러.
KR1020000070094A 2000-11-23 2000-11-23 에스디램 컨트롤러 KR100710644B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000070094A KR100710644B1 (ko) 2000-11-23 2000-11-23 에스디램 컨트롤러

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000070094A KR100710644B1 (ko) 2000-11-23 2000-11-23 에스디램 컨트롤러

Publications (2)

Publication Number Publication Date
KR20020040150A KR20020040150A (ko) 2002-05-30
KR100710644B1 true KR100710644B1 (ko) 2007-04-24

Family

ID=19700996

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000070094A KR100710644B1 (ko) 2000-11-23 2000-11-23 에스디램 컨트롤러

Country Status (1)

Country Link
KR (1) KR100710644B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100967105B1 (ko) * 2003-12-09 2010-07-05 주식회사 하이닉스반도체 모드레지스터를 구비하는 반도체 메모리 소자 및 그 설정방법
KR101292309B1 (ko) 2011-12-27 2013-07-31 숭실대학교산학협력단 반도체칩 및 메모리 제어방법, 그리고 그 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체
DE102014211111A1 (de) * 2014-06-11 2015-12-17 Robert Bosch Gmbh Refresh eines Speicherbereichs einer nichtflüchtigen Speichereinheit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08129881A (ja) * 1994-10-31 1996-05-21 Ricoh Co Ltd Ｓｄｒａｍ制御装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08129881A (ja) * 1994-10-31 1996-05-21 Ricoh Co Ltd Ｓｄｒａｍ制御装置

Also Published As

Publication number Publication date
KR20020040150A (ko) 2002-05-30

Similar Documents

Publication Publication Date Title
KR100233973B1 (ko) 동기형 반도체 기억 장치
KR100685547B1 (ko) 메모리 제어 시스템 및 메모리 뱅크 리프레쉬 방법
JPH1116349A (ja) 同期型半導体記憶装置
KR0142795B1 (ko) 디램 리프레쉬 회로
CN1629980B (zh) 用于降低地址存取时间的半导体存储设备及其操作方法
KR100799946B1 (ko) 반도체 메모리 및 그 제어 방법
JP2000030456A (ja) メモリデバイス
US6466492B2 (en) Synchronous semiconductor memory device and method for controlling mask data input circuit
US6091667A (en) Semiconductor memory device and a data reading method and a data writing method therefor
US5548787A (en) Bus cycle timing control circuit having bus cycle enable/disable signal dictated by count means using comparison of predetermined and destination addresses for initial count
KR100710644B1 (ko) 에스디램 컨트롤러
JP3705276B2 (ja) 半導体メモリ装置におけるリフレッシュ制御および内部電圧の生成
KR20020075212A (ko) 반도체 메모리 장치 및 정보 처리 시스템
JP2987809B2 (ja) シンクロナスｄｒａｍのｃａｓ信号発生器
JP4012393B2 (ja) 記憶装置、記憶装置の内部制御方法、システム、及びシステムにおける記憶手段の制御方法
JP3865972B2 (ja) マイクロコンピュータおよびマイクロコンピュータを用いたシステム
JP4606725B2 (ja) 高速メモリアクセス制御装置
JP3939858B2 (ja) 同期型ｄｒａｍのアクセス方法、インタフェース回路、及び、半導体集積回路装置
JPH08115593A (ja) 半導体記憶装置、及びデータ処理装置
JP3489497B2 (ja) メモリコントローラ
JPS6313193A (ja) 半導体記憶装置
JPH06103760A (ja) ダイナミックメモリ
KR0183813B1 (ko) 디알에이엠 리프레쉬 제어기
JPH087562A (ja) ダイナミックランダムアクセスメモリ
JPH09106674A (ja) 同期型ダイナミック半導体記憶装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130325

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140318

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee