JPH087562A - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
- Publication number
- JPH087562A JPH087562A JP6140196A JP14019694A JPH087562A JP H087562 A JPH087562 A JP H087562A JP 6140196 A JP6140196 A JP 6140196A JP 14019694 A JP14019694 A JP 14019694A JP H087562 A JPH087562 A JP H087562A
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- JP
- Japan
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- refresh
- dummy
- write
- dummy write
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- Prior art date
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Abstract
(57)【要約】
【目的】 ＤＲＡＭ内で自動的にダミーライト、リフレ
ッシュを行わせ、ＣＰＵ、ＤＲＡＭの動作効率を向上さ
せ、またリフレッシュとメモリアクセスとの競合をなく
す。 【構成】 外部クロックに同期してリフレッシュ／ダミ
ーライト制御部２２でリフレッシュ／ダミーライト用ア
ドレスを自動生成し、リフレッシュ／ダミーライト用ロ
ウアドレスデコーダ２３を介してワード線２０１を選択
し、スイッチ１０６をオンとしてコンデンサ１０７をリ
フレッシュ／ダミーライト用センスアンプ２４に接続す
る。ダミーライト時は固定データが、リフレッシュ時は
保持データがセルへ書込まれ、リフレッシュ／ダミーラ
イトが自動的に行われる。リフレッシュとメモリアクセ
スとの競合時アクセス調停部８でリフレッシュを禁止し
アクセス優先とする。
ッシュを行わせ、ＣＰＵ、ＤＲＡＭの動作効率を向上さ
せ、またリフレッシュとメモリアクセスとの競合をなく
す。 【構成】 外部クロックに同期してリフレッシュ／ダミ
ーライト制御部２２でリフレッシュ／ダミーライト用ア
ドレスを自動生成し、リフレッシュ／ダミーライト用ロ
ウアドレスデコーダ２３を介してワード線２０１を選択
し、スイッチ１０６をオンとしてコンデンサ１０７をリ
フレッシュ／ダミーライト用センスアンプ２４に接続す
る。ダミーライト時は固定データが、リフレッシュ時は
保持データがセルへ書込まれ、リフレッシュ／ダミーラ
イトが自動的に行われる。リフレッシュとメモリアクセ
スとの競合時アクセス調停部８でリフレッシュを禁止し
アクセス優先とする。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリ（ＤＲＡＭ）に関し、特にリフレッシュ及
びダミーライトの各動作機能を有するＤＲＡＭに関する
ものである。
クセスメモリ（ＤＲＡＭ）に関し、特にリフレッシュ及
びダミーライトの各動作機能を有するＤＲＡＭに関する
ものである。
【０００２】
【従来の技術】一般に、ＤＲＡＭにおいては、ダミーラ
イト及びリフレッシュの各動作が必要である。前者のダ
ミーライトの必要性について述べると、電源投入直後に
は各メモリセル内のデータが定まらず不安定であるため
に外部回路に対して悪影響を及ぼすことから、各メモリ
セルのデータを確定することが必要になる。そこで、電
源投入時にはダミーデータを各メモリセルへ書込んでデ
ータを確定さるせべく、ダミーライト動作が行われる。
イト及びリフレッシュの各動作が必要である。前者のダ
ミーライトの必要性について述べると、電源投入直後に
は各メモリセル内のデータが定まらず不安定であるため
に外部回路に対して悪影響を及ぼすことから、各メモリ
セルのデータを確定することが必要になる。そこで、電
源投入時にはダミーデータを各メモリセルへ書込んでデ
ータを確定さるせべく、ダミーライト動作が行われる。
【０００３】また、後者のリフレッシュの必要性につい
て述べると、各メモリセルに書込まれたデータはコンデ
ンサへの電荷の蓄積として保持されるので、電荷のリー
クによってデータが破壊されないようにリフレッシュ動
作によるデータの再書込みを一定周期で行う必要があ
る。このリフレッシュは外部からのアドレスや制御信号
の入力が必要な方法と、後で説明するように素子内部で
自動的に行う方法とがある。
て述べると、各メモリセルに書込まれたデータはコンデ
ンサへの電荷の蓄積として保持されるので、電荷のリー
クによってデータが破壊されないようにリフレッシュ動
作によるデータの再書込みを一定周期で行う必要があ
る。このリフレッシュは外部からのアドレスや制御信号
の入力が必要な方法と、後で説明するように素子内部で
自動的に行う方法とがある。
【０００４】このリフレッシュ動作中に、外部からのメ
モリアクセスがあって、このアクセスアドレスとリフレ
ッシュアドレスとが同一で競合状態が発生すると、アク
セスを一時保留してリフレッシュを優先して行い、リフ
レッシュ終了後にこの保留したアクセスを行うという方
法が採用されている。
モリアクセスがあって、このアクセスアドレスとリフレ
ッシュアドレスとが同一で競合状態が発生すると、アク
セスを一時保留してリフレッシュを優先して行い、リフ
レッシュ終了後にこの保留したアクセスを行うという方
法が採用されている。
【０００５】しかしながら、この方法では、メモリアク
セスが一時待たされるのでアクセス速度が低下すること
になる。そこで、リフレッシュとアクセスとが競合した
場合には、逆にリフレッシュを禁止してアクセスを優先
する技術が特開平３−２６３６８５号公報に提案されて
いる。この技術は、アクセス優先の他に、リフレッシュ
動作に必要なアドレスや制御信号を素子内部で自動的に
生成するものであり、図２にその構成を示している。
セスが一時待たされるのでアクセス速度が低下すること
になる。そこで、リフレッシュとアクセスとが競合した
場合には、逆にリフレッシュを禁止してアクセスを優先
する技術が特開平３−２６３６８５号公報に提案されて
いる。この技術は、アクセス優先の他に、リフレッシュ
動作に必要なアドレスや制御信号を素子内部で自動的に
生成するものであり、図２にその構成を示している。
【０００６】図２（ａ）は当該ＤＲＡＭの機能ブロック
図であり、図に示す如く、このＤＲＡＭ１６は、ＲＡＳ
（ロウアドレスストローブ）、ＣＡＳ（カラムアドレス
ストローブ）、ＯＥ（アウトプットイネーブル）、ＷＥ
（ライトイネーブル）等のメモリアクセス制御信号を入
力するためのポート１、メモリアクセスに必要なロウア
ドレス、カラムアドレスを入力するためのポート２、リ
フレッシュのタイミングを生成するためのクロック信号
を入力するポート３、メモリデータ入出力ポート４、ポ
ート１から入力される信号により外部からのアクセスタ
イミングを制御するアクセスタイミング制御部５、ポー
ト２から入力されるアドレスを受けるためのアドレスバ
ッファ６、ポート３から入力されるクロックからリフレ
ッシュタイミングを決定し、このタイミングでリフレッ
シュ用ロウアドレス及びリフレッシュ用ＲＡＳ信号を出
力するリフレッシュ制御部７、外部アクセスとリフレッ
シュのロウアドレスが重複した場合にリフレッシュをマ
スクするためのアクセス調停部８、ポート２から入力さ
れるロウアドレスをデコードするためのロウアドレスデ
コーダ９、リフレッシュ制御部７から出力されるリフレ
ッシュ用ロウアドレスをデコードするためのリフレッシ
ュ用ロウアドレスデコーダ１０、ポート２から入力され
るカラムアドレスでデコードするためのカラムアドレス
デコーダ１１、外部アクセス用のセンスアンプ１２、リ
フレッシュ用センスアンプ１３、出力用データバッファ
１４、入力用データバッファ１５を備えている。
図であり、図に示す如く、このＤＲＡＭ１６は、ＲＡＳ
（ロウアドレスストローブ）、ＣＡＳ（カラムアドレス
ストローブ）、ＯＥ（アウトプットイネーブル）、ＷＥ
（ライトイネーブル）等のメモリアクセス制御信号を入
力するためのポート１、メモリアクセスに必要なロウア
ドレス、カラムアドレスを入力するためのポート２、リ
フレッシュのタイミングを生成するためのクロック信号
を入力するポート３、メモリデータ入出力ポート４、ポ
ート１から入力される信号により外部からのアクセスタ
イミングを制御するアクセスタイミング制御部５、ポー
ト２から入力されるアドレスを受けるためのアドレスバ
ッファ６、ポート３から入力されるクロックからリフレ
ッシュタイミングを決定し、このタイミングでリフレッ
シュ用ロウアドレス及びリフレッシュ用ＲＡＳ信号を出
力するリフレッシュ制御部７、外部アクセスとリフレッ
シュのロウアドレスが重複した場合にリフレッシュをマ
スクするためのアクセス調停部８、ポート２から入力さ
れるロウアドレスをデコードするためのロウアドレスデ
コーダ９、リフレッシュ制御部７から出力されるリフレ
ッシュ用ロウアドレスをデコードするためのリフレッシ
ュ用ロウアドレスデコーダ１０、ポート２から入力され
るカラムアドレスでデコードするためのカラムアドレス
デコーダ１１、外部アクセス用のセンスアンプ１２、リ
フレッシュ用センスアンプ１３、出力用データバッファ
１４、入力用データバッファ１５を備えている。
【０００７】図２（ｂ）はメモリセルの構成図であり、
外部アクセス用データ線１０１、リフレッシュ用データ
線１０２、リフレッシュ用ワード線１０３、外部アクセ
ス用ワード線１０４、各ワード線が選択された場合にオ
ンとなるスイッチングトランジスタ１０５及び１０６
を、データを蓄積するためのコンデンサ１０７から構成
されている。
外部アクセス用データ線１０１、リフレッシュ用データ
線１０２、リフレッシュ用ワード線１０３、外部アクセ
ス用ワード線１０４、各ワード線が選択された場合にオ
ンとなるスイッチングトランジスタ１０５及び１０６
を、データを蓄積するためのコンデンサ１０７から構成
されている。
【０００８】ポート３から入力されたクロック信号によ
りリフレッシュ制御部７でリフレッシュ間隔が決定さ
れ、リフレッシュ用ロウアドレスとリフレッシュ用ＲＡ
Ｓ信号が出力される。このアドレスからリフレッシュ用
ロウアドレスデコーダ１０によって、例えばワード線１
０３が選択されると、スイッチングトランジスタ１０６
がオンとなり、コンデンサ１０７に蓄積されているデー
タがデータ線１０２を通じてリフレッシュ用センスアン
プ１３へラッチされ、再び同じルートを通じて同メモリ
セル上の同アドレスへ書込まれ、一行分のリフレッシュ
が完了する。この動作を一定間隔でアドレスを変化させ
ながら繰り返すことにより、メモリセルアレイ全体のリ
フレッシュが完了するのである。
りリフレッシュ制御部７でリフレッシュ間隔が決定さ
れ、リフレッシュ用ロウアドレスとリフレッシュ用ＲＡ
Ｓ信号が出力される。このアドレスからリフレッシュ用
ロウアドレスデコーダ１０によって、例えばワード線１
０３が選択されると、スイッチングトランジスタ１０６
がオンとなり、コンデンサ１０７に蓄積されているデー
タがデータ線１０２を通じてリフレッシュ用センスアン
プ１３へラッチされ、再び同じルートを通じて同メモリ
セル上の同アドレスへ書込まれ、一行分のリフレッシュ
が完了する。この動作を一定間隔でアドレスを変化させ
ながら繰り返すことにより、メモリセルアレイ全体のリ
フレッシュが完了するのである。
【０００９】メモリアクセス調停部８での外部アクセス
とリフレッシュとのロウアドレスの比較結果が同一、つ
まり両者が競合した場合、リフレッシュを禁止し、外部
アクセスを優先する。外部アクセスは読出し、書込み共
にリフレッシュの働きをするために、競合したロウアド
レス部分は自然にリフレッシュされることになる。
とリフレッシュとのロウアドレスの比較結果が同一、つ
まり両者が競合した場合、リフレッシュを禁止し、外部
アクセスを優先する。外部アクセスは読出し、書込み共
にリフレッシュの働きをするために、競合したロウアド
レス部分は自然にリフレッシュされることになる。
【００１０】
【発明が解決しようとする課題】この種の従来のＤＲＡ
Ｍは、実際のデータを書込む前に、メモリの全領域に対
してダミーライトを実行する必要があるので、システム
の立ち上げ時にＣＰＵがダミーライト実行で占有され、
実際のプログラムデータのロードあるいはＩ／Ｏの設定
等が遅れる原因となる。
Ｍは、実際のデータを書込む前に、メモリの全領域に対
してダミーライトを実行する必要があるので、システム
の立ち上げ時にＣＰＵがダミーライト実行で占有され、
実際のプログラムデータのロードあるいはＩ／Ｏの設定
等が遅れる原因となる。
【００１１】また、リフレッシュについても、外部から
のアドレスや制御信号の入力が必要なＤＲＡＭでは、リ
フレッシュと他のメモリアクセスが競合した場合通常は
リフレッシュが優先されるために、他のメモリアクセス
が待たされるという問題点があり、また図２に示した様
な素子内部で自動的にリフレッシュを実行するもので
は、電源投入直後からリフレッシュが開始されるため
に、ダミーライトが実行されるまでの間は無意味なリフ
レッシュが必要ないデータを保持することになり、その
状態でリフレッシュが実行されることになり、不必要な
動作による不必要な電力消費が発生するという問題点が
ある。
のアドレスや制御信号の入力が必要なＤＲＡＭでは、リ
フレッシュと他のメモリアクセスが競合した場合通常は
リフレッシュが優先されるために、他のメモリアクセス
が待たされるという問題点があり、また図２に示した様
な素子内部で自動的にリフレッシュを実行するもので
は、電源投入直後からリフレッシュが開始されるため
に、ダミーライトが実行されるまでの間は無意味なリフ
レッシュが必要ないデータを保持することになり、その
状態でリフレッシュが実行されることになり、不必要な
動作による不必要な電力消費が発生するという問題点が
ある。
【００１２】本発明の目的は、内部で自動的にリフレッ
シュ及びダミーライトを行うことによりＣＰＵの負荷を
軽減すると共に不必要な電力消費を抑止可能なＤＲＡＭ
を提供することである。
シュ及びダミーライトを行うことによりＣＰＵの負荷を
軽減すると共に不必要な電力消費を抑止可能なＤＲＡＭ
を提供することである。
【００１３】本発明の他の目的は、リフレッシュとメモ
リアクセスとの競合をなくしてアクセスの高速化を可能
としたＤＲＡＭを提供することである。
リアクセスとの競合をなくしてアクセスの高速化を可能
としたＤＲＡＭを提供することである。
【００１４】
【課題を解決するための手段】本発明によれば、電源投
入に応答してダミーデータを全てのメモリセルに書込む
ダミーライト機能を有するダイナミックランダムアクセ
スメモリであって、外部から供給されるクロック信号を
元に前記ダミーライト及びリフレッシュの各動作時のタ
イミング及びアドレスを生成する手段と、外部からのメ
モリアクセスと前記リフレッシュとが同一アドレスで競
合したとき前記メモリアクセスを優先するアクセス調停
手段とを含むことを特徴とするダイナミックランダムア
クセスメモリが得られる。
入に応答してダミーデータを全てのメモリセルに書込む
ダミーライト機能を有するダイナミックランダムアクセ
スメモリであって、外部から供給されるクロック信号を
元に前記ダミーライト及びリフレッシュの各動作時のタ
イミング及びアドレスを生成する手段と、外部からのメ
モリアクセスと前記リフレッシュとが同一アドレスで競
合したとき前記メモリアクセスを優先するアクセス調停
手段とを含むことを特徴とするダイナミックランダムア
クセスメモリが得られる。
【００１５】
【作用】外部から供給されるクロックを元にダミーライ
ト及びリフレッシュの各動作時のタイミング及びアドレ
スを内部で生成してダミーライト及びリフレッシュを自
動的に行うようにし、外部からのメモリアクセスとリフ
レッシュとが同一アドレスで競合したときはメモリアク
セスを優先して行うようにしたものである。
ト及びリフレッシュの各動作時のタイミング及びアドレ
スを内部で生成してダミーライト及びリフレッシュを自
動的に行うようにし、外部からのメモリアクセスとリフ
レッシュとが同一アドレスで競合したときはメモリアク
セスを優先して行うようにしたものである。
【００１６】
【実施例】以下、図面を用いて本発明の実施例について
詳述する。
詳述する。
【００１７】図１（ａ）は本発明の実施例のブロック図
であり、図２（ａ）と同等部分は同一符号により示して
いる。図において電源投入直後、ＤＲＡＭ素子１６はダ
ミーライトモードとなり、リフレッシュ／ダミーライト
制御部２２は信号線３０１によってリフレッシュ／ダミ
ーライト用センスアンプ２４にダミーライトモードであ
ることを知らせ、ダミーライト終了指示出力ポート２１
をインアクティブ状態としてダミーライト実行中である
ことを外部に示し、ポート１及びポート２からの入力を
信号線３０２によって無効とし、外部からのアクセスを
禁止する。
であり、図２（ａ）と同等部分は同一符号により示して
いる。図において電源投入直後、ＤＲＡＭ素子１６はダ
ミーライトモードとなり、リフレッシュ／ダミーライト
制御部２２は信号線３０１によってリフレッシュ／ダミ
ーライト用センスアンプ２４にダミーライトモードであ
ることを知らせ、ダミーライト終了指示出力ポート２１
をインアクティブ状態としてダミーライト実行中である
ことを外部に示し、ポート１及びポート２からの入力を
信号線３０２によって無効とし、外部からのアクセスを
禁止する。
【００１８】そして、ポート３から入力されたクロック
信号によりリフレッシュ／ダミーライト制御部２２でア
ドレス出力の間隔が決定され、ダミーライト用ロウアド
レス及びＲＡＳ信号が出力される。このアドレスからリ
フレッシュ／ダミーライト用ロウアドレスデコーダ２３
によって、例えば図１（ｂ）のリフレッシュ／ダミーラ
イト用ワード線２０１が選択されると、スイッチングト
ランジスタ１０６がオンとなり、コンデンサ１０７がリ
フレッシュ／ダミーライト用データ線２０２を通じてリ
フレッシュ／ダミーライト用センスアンプ２４と接続さ
れる。リフレッシュ／ダミーライト用センスアンプ２４
からは全ビッドが“１”のデータが出力され、これがメ
モリセルに書込まれる。
信号によりリフレッシュ／ダミーライト制御部２２でア
ドレス出力の間隔が決定され、ダミーライト用ロウアド
レス及びＲＡＳ信号が出力される。このアドレスからリ
フレッシュ／ダミーライト用ロウアドレスデコーダ２３
によって、例えば図１（ｂ）のリフレッシュ／ダミーラ
イト用ワード線２０１が選択されると、スイッチングト
ランジスタ１０６がオンとなり、コンデンサ１０７がリ
フレッシュ／ダミーライト用データ線２０２を通じてリ
フレッシュ／ダミーライト用センスアンプ２４と接続さ
れる。リフレッシュ／ダミーライト用センスアンプ２４
からは全ビッドが“１”のデータが出力され、これがメ
モリセルに書込まれる。
【００１９】ここで、データの単位をバイト（８ビッ
ト）とすると、パリティモード指定用入力ポート２５の
状態が“Ｌ”レベルであれば、偶数パリティモードとな
り“０”が、“Ｈ”レベルであれば奇数パリティモード
となり“１”が、夫々センスアンプ２４の出力としてメ
モリセル内のパリティビッド領域の、データと同一アド
レスに書込まれる。
ト）とすると、パリティモード指定用入力ポート２５の
状態が“Ｌ”レベルであれば、偶数パリティモードとな
り“０”が、“Ｈ”レベルであれば奇数パリティモード
となり“１”が、夫々センスアンプ２４の出力としてメ
モリセル内のパリティビッド領域の、データと同一アド
レスに書込まれる。
【００２０】この動作を全領域に行うことによりダミー
ライトが完了し、完了と同時に出力ポート２１がアクテ
ィブ状態となり、ダミーライト完了であることを外部に
示すと共に、信号線３０２によってポート１及びポート
２からの入力を有効とする。
ライトが完了し、完了と同時に出力ポート２１がアクテ
ィブ状態となり、ダミーライト完了であることを外部に
示すと共に、信号線３０２によってポート１及びポート
２からの入力を有効とする。
【００２１】また、信号線３０１によってリフレッシュ
／ダミーライト用センスアンプ２４にダミーライト終了
及びリフレッシュ開始を知らせ、従来技術で説明したも
のと同様に、内部で自動的にリフレッシュが開始され、
通常動作モードとなるのである。
／ダミーライト用センスアンプ２４にダミーライト終了
及びリフレッシュ開始を知らせ、従来技術で説明したも
のと同様に、内部で自動的にリフレッシュが開始され、
通常動作モードとなるのである。
【００２２】
【発明の効果】以上説明したように本発明によれば、Ｄ
ＲＡＭ内部で自動的にダミーライト及びリフリッシュを
行うことにより、不必要な電力消費が抑圧されると共に
ＣＰＵ及びＤＲＡＭの動作効率を向上させることがで
き、またメモリアクセスとリフレッシュの競合を防止す
ることができるという効果がある。
ＲＡＭ内部で自動的にダミーライト及びリフリッシュを
行うことにより、不必要な電力消費が抑圧されると共に
ＣＰＵ及びＤＲＡＭの動作効率を向上させることがで
き、またメモリアクセスとリフレッシュの競合を防止す
ることができるという効果がある。
【図１】（ａ）は本発明の実施例のブロック図、（ｂ）
はそのメモリセルの回路図である。
はそのメモリセルの回路図である。
【図２】（ａ）は従来のＤＲＡＭのブロック図、（ｂ）
はそのメモリセルの回路図である。
はそのメモリセルの回路図である。
１ メモリアクセス制御信号入力ポート ２ アドレス入力ポート ３ クロック入力ポート ４ データ入出力ポート ５ タイミング制御部 ６ アドレスバッファ ８ アクセス調停部 ９ 外部アクセス用ロウアドレスデコーダ １０ リフレッショ用ロウアドレスデコーダ １１ カラムアドレスデコーダ １２ 外部アクセス用センスアンプ １４ 出力データバッファ １５ 入力データバッファ １６ ＤＲＡＭ素子 ２１ ダミーライト終了指示出力ポート ２２ リフレッシュ／ダミーライト制御部 ２３ リフレッシュ／ダミーライト用ロウアドレスデコ
ーダ ２４ リフレッシュ／ダミーライト用センスアンプ ２５ パリティモード指定入力ポート １０１ 外部アクセス用データ線 １０４ 外部アクセス用ワード線 １０５，１０６ スイッチングトランジスタ １０７ コンデンサ ２０１ リフレッシュ／ダミーライト用ワード線 ２０２ リフレッシュ／ダミーライト用データ線
ーダ ２４ リフレッシュ／ダミーライト用センスアンプ ２５ パリティモード指定入力ポート １０１ 外部アクセス用データ線 １０４ 外部アクセス用ワード線 １０５，１０６ スイッチングトランジスタ １０７ コンデンサ ２０１ リフレッシュ／ダミーライト用ワード線 ２０２ リフレッシュ／ダミーライト用データ線
Claims (3)
- 【請求項１】 電源投入に応答してダミーデータを全て
のメモリセルに書込むダミーライト機能を有するダイナ
ミックランダムアクセスメモリであって、外部から供給
されるクロック信号を元に前記ダミーライト及びリフレ
ッシュの各動作時のタイミング及びアドレスを生成する
手段と、外部からのメモリアクセスと前記リフレッシュ
とが同一アドレスで競合したとき前記メモリアクセスを
優先するアクセス調停手段とを含むことを特徴とするダ
イナミックランダムアクセスメモリ。 - 【請求項２】 前記ダミーライト動作が終了したことを
外部へ知らせる出力ポートを有することを特徴とする請
求項１記載のダイナミックランダムアクセスメモリ。 - 【請求項３】 前記ダミーライト動作時のパリティモー
ドを外部から指示するパリティモード指定入力部を有す
ることを特徴とする請求項１または２記載のダイナミッ
クランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6140196A JPH087562A (ja) | 1994-06-22 | 1994-06-22 | ダイナミックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6140196A JPH087562A (ja) | 1994-06-22 | 1994-06-22 | ダイナミックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH087562A true JPH087562A (ja) | 1996-01-12 |
Family
ID=15263152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6140196A Withdrawn JPH087562A (ja) | 1994-06-22 | 1994-06-22 | ダイナミックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087562A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998018130A1 (en) * | 1996-10-22 | 1998-04-30 | Micron Technology, Inc. | Intelligent refresh controller for dynamic memory devices |
| US6859415B2 (en) * | 2002-03-29 | 2005-02-22 | Renesas Technology Corp. | Fully-hidden refresh dynamic random access memory |
| JP2006500711A (ja) * | 2002-09-25 | 2006-01-05 | インフィネオン テヒノロギーズ アーゲー | メモリ・アレイを有するｉｃ用更新制御回路 |
-
1994
- 1994-06-22 JP JP6140196A patent/JPH087562A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998018130A1 (en) * | 1996-10-22 | 1998-04-30 | Micron Technology, Inc. | Intelligent refresh controller for dynamic memory devices |
| US5890198A (en) * | 1996-10-22 | 1999-03-30 | Micron Technology, Inc. | Intelligent refresh controller for dynamic memory devices |
| US6859415B2 (en) * | 2002-03-29 | 2005-02-22 | Renesas Technology Corp. | Fully-hidden refresh dynamic random access memory |
| US6956758B2 (en) | 2002-03-29 | 2005-10-18 | Renesas Technology Corp. | Fully-hidden refresh dynamic random access memory |
| US7061828B2 (en) | 2002-03-29 | 2006-06-13 | Renesas Technology Corp. | Fully-hidden refresh dynamic random access memory |
| US7145832B2 (en) | 2002-03-29 | 2006-12-05 | Renesas Technology Corp. | Fully-hidden refresh dynamic random access memory |
| JP2006500711A (ja) * | 2002-09-25 | 2006-01-05 | インフィネオン テヒノロギーズ アーゲー | メモリ・アレイを有するｉｃ用更新制御回路 |
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| A300 | Withdrawal of application because of no request for examination |
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