JP2006500711A - メモリ・アレイを有するｉｃ用更新制御回路 - Google Patents

メモリ・アレイを有するｉｃ用更新制御回路 Download PDF

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Abstract

２つの異なるポートを介してアクセスすることが可能なメモリ・セルのアレイを有するＩＣが記載されている。読出し／書込み動作は一方のポートを介して実行される。メモリ・セルの更新は他方のポートを介して実行される。一つの実施形態において、他方のポートは、メモリ・アレイ内部においてのみ用られる。

Description

本発明は、一般的に、メモリ・アレイを有するＩＣに関する。特に、本発明は、アレイのセルを更新するための更新回路に関する。
集積回路は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルのアレイを含むことが可能である。ＤＲＡＭセルには、例えば、論理「０」又は「１」を表す電荷を蓄積するための蓄積コンデンサが含まれる。セル・コンデンサに蓄積された電荷は寄生電流経路により漏れることから、電荷は定期的に更新されなければならない。同一のメモリ・セルの２つの更新イベント間の時間は、保持時間と呼ばれる。保持時間は蓄積コンデンサの電荷がセンス・アンプで検出するのに常に充分であるように設定される。更新動作は、通常、メモリ・セル・アレイ内の行全体のメモリ・セルに対して実行される。更新サイクルの間、特定の行のメモリ・セルに記憶された情報は読み出され、増幅されて、メモリ・セルに再度書き込まれる。ＤＲＡＭのメモリ・セルのサイズは小さいため、単一チップ上のダイナミック・メモリのセル数は多い。しかしながら、更新動作は時間がかかり、ＤＲＡＭの動作を減速させる。
上述の説明から、性能に対する悪影響を低減する更新方式を提供することが望ましい。
本発明は、一般的に、多ポート・メモリ・セルのメモリ・アレイを有するＩＣに関する。より詳細には、本発明は、多ポート・メモリ・セルの更新動作に関する。
一つの実施形態において、メモリ・アレイは、デュアル・ポート・メモリ・セルを備える。特定のメモリ・セルへの外部アクセスは、アクセス・ポートのうちの一方を介して実行される。他方のアクセス・ポートは、外部信号によってはアクセス不可能であり、外部からは隠蔽されている。他方のポートは、メモリ・セル・アレイの更新を実行する。データ信号を読出す、若しくは書き込むために、特定のメモリ・セルが第１アクセス・ポートに接続される。このメモリ・セルは、更新のために、第２ポートにも接続される。
一つの実施形態において、メモリ・デバイスの外部インターフェイスは、ＳＲＡＭデバイスに相当する。本発明のメモリ・デバイスのインターフェイスは、メモリ外部のデバイスから起動される更新を必要としない。しかしながら、ダイナミック・メモリ・セルが用いられているため、更新動作は内部的に実行され、システムの環境にとって透過的である。
本発明の利点は、メモリ・デバイスの内部構造にはダイナミック・メモリ・セルを用いているにも拘わらず、ＳＲＡＭ機能が実現されることである。メモリ・セルは、セルの蓄積ノードを第１及び第２ポートに接続する２つの選択トランジスタを有する。外部からの読出し及び書込み動作は、ポートのうちの一方を介して実行される。更新動作は、メモリ・セルの他方のポートを介して実行される。
内部更新動作を外部環境から隠蔽するために、特別な構成が設けられている。特に、コンテンション検出は、読出し／書込みアクセス及び更新動作が、特定の行のメモリ・セルの影響を受けるか否か監視する。読出し／書込みアクセスの行アドレスと更新動作の行アドレスが同一である場合、更新動作はこの特定の行に対して抑制され、読出し／書込みアクセスが更新動作より優先される。メモリ・セルに対する読出し／書込みアクセスの間、メモリ・セルが配置されている行は、本来は更新される。コンテンションが発生した場合、更新動作を停止状態に維持することが可能であり、あるいは、他の選択肢として、この読出し／書込みアクセスの行に対する更新を単純にスキップして、同一のサイクル内に次の行に対する更新動作を実行することも可能である。
本発明の別の態様は、更新アドレス・カウンタを動作させる更新アドレス・クロック信号の生成である。メモリ・デバイスの通常動作モードでは、クロック信号が、メモリ・デバイスの一方の入力端子に供給される。通常、データ信号は、システム・クロック信号と同期して供給される。電源切断モードの間は、クロック信号は、電力を節約するために、存在しない場合がある。電源切断モードの間の更新動作は、通常、メモリ・デバイスにも供給される基準クロック信号に切り替えられる。基準クロックは、水晶発振器によって生成され得る。水晶発振器の周波数を、システム・クロックの周波数に比べて著しく低くすることが可能である。更新制御回路は、通常動作モードが動作中であるのか、あるいは電源切断モードが動作中であるのかに依存して、更新動作をシステム・クロック又は基準クロックに同期させる適切なデバイスを有する。
メモリ・デバイスは、データ読出し／書込み動作及び更新動作に対して、別々のセンス・アンプを有し得る。読出し／書込み動作用のセンス・アンプは、メモリ・セルの第１ポートに接続され、周辺データ入出力回路に接続される。読出し／書込みセンス・アンプは、列アドレス信号に応答して、センス・アンプのうちの少なくとも１つを選択可能な列デコーダに接続され、周辺入出力回路へのデータ経路が確立される。更新センス・アンプは、メモリ・セルの行を一度に更新可能であるように、全てアクティブ状態にされる。
更新動作のシーケンスを制御する多数の信号の特定のタイミングは、有限状態機械によって生成され、メモリ・セル・アレイ及び更新行デコーダに分配される。
更新制御回路によって生成された更新アドレスは、異なるメモリブロックに対して並行して供給され得る。異なるブロック間の選択は、それらのブロックのうちの１つにおいて、更新を一度に有効状態にする更新有効信号の特定ビットを介して行われる。好適には、ブロックは、更新される行アドレスの連続アドレス空間が実現されるように、順次、更新のためにアクティブ状態にされる。
図１は、本発明の一つの実施形態に基づくメモリ・セル１３のアレイ１００のブロック図を示す。このアレイは、システム・オン・チップ（ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ：ＳＯＣ）等のＩＣの一部となることが可能である。メモリＩＣ等、他のタイプのＩＣもまた有用である。このアレイには、メモリ・セルのバンクが含まれる。メモリ・セルは、列方向１５のビット線８３及び行方向１６のワード線１４によって相互接続される。ビット線は、メモリ・アクセスを促進するセンス・アンプ８５に接続される。第１及び第２ビット線は、センス・アンプに接続されビット線対を形成する。メモリ・アレイには、複数のバンクを備えることが可能である。好適には、複数バンクのアレイの場合、バンクの数は、２ｎに等しく、この式で、ｎは、自然数である。他のバンクの数もまた有用である。
一つの実施形態において、バンクは、第１ブロック１及び第２ブロック２に分離され、各々、列方向のビット線８３及び行方向のワード線１４によって相互接続された複数のメモリ・セルを有する。メモリ・セルは、オープン・ビット線構造で構成される。オープン・ビット線構造では、各ブロックからの１つのビット線は、同一のセンス・アンプに接続される。折返しビット線等の他のメモリ構造もまた有用である。例えば、ビット線対のビット線は、折返しビット線構造では、互いに隣接する。一つの実施形態において、メモリ・アレイは、デュアル・ポート・メモリ・セルを備える。メモリ・セルは、第１及び第２ビット線並びに第１及び第２ワード線に接続される。このように、メモリ・セルの行は、第１ワード線１４ａ及び第２ワード線１４ｂに接続され、メモリ・セルの列は、第１ビット線８３ａ及び第２ビット線８３ｂに接続される。他の選択肢として、メモリ・アレイは、３つ以上のポートを有するメモリ・セルを備える。
第１及び第２ワード線は、第１行デコーダ１１ａ及び第２行デコーダ１１ｂに接続される。一つの実施形態において、第１ブロックのワード線は、第１行デコーダ１１ａ１及び第２行デコーダ１１ｂ１に接続され、第２ブロックのワード線は、第１行デコーダ１１ａ２及び第２行デコーダ１１ｂ２に接続される。第１及び第２ワード線デコーダを、別々の隣接するデコーダとして描写するが、デコーダを複数のセグメントにして、それぞれの第１及び第２デコーダからのセグメントを交互に配置することが可能であることを理解されたい。利点として、この構成によって、デコーダのセグメントは、それぞれのワード線と並べることが可能である。第１ワード線は、第１行デコーダを介してアクティブ状態になり、第２ワード線は、行デコーダを介してアクティブ状態になる。
複数のセンス・アンプを有する第１アンプ・バンク８５ａ及び第２センス・アンプ・バンク８５ｂは、第１及び第２ビット線に接続されメモリ・アクセスを促進する。メモリ・セルの第１ビット線は、第１センス・アンプ・バンクに接続され、メモリ・セルの第２ビット線は、第２センス・アンプ・バンクに接続される。
センス・アンプは、複数のメモリ・セルの２つの第１ビット線又は２つの第２ビット線に接続され、ビット線対を形成する。一つのメモリ・セルが、ビット線対の一方（選択されたビット線）から選択されるが、他方のビット線は、基準ビット線としての役割を果たす。一つの実施形態において、メモリ・アレイは、オープン・ビット線構造で構成される。オープン・ビット線構造では、ビット線対のビット線は、異なるメモリブロックに存在する。例えば、センス・アンプは、第１ブロックからの第１ビット線及び第２ブロックからの第１ビット線に接続される。オープン又はオープン折返し等、他のタイプのビット線構造で構成されたメモリ・アレイを備えてもまた有用である。
一つの実施形態において、メモリ・セルの第１ポートは、アクセス・ポートとしての役割を果たし、第２ポートは、更新ポートとしての役割を果たす。更新動作は、完全にメモリ・アレイ内部において行われる。専用の更新ポートを設けることによって、メモリ・アレイは、情報記憶にダイナミック・メモリ・セルを用いているにも拘わらず、システム・レベルにおいてはＳＲＡＭ機能を実現すことが可能である。多ポートＤＲＡＭセルは、ＳＲＡＭセルよりサイズが小さいことから、それを用いることの利点として、チップ・サイズは小型になる。
読出し／書込みアクセス等のメモリ・アクセスを実行する場合、適切な外部信号が、それぞれの制御入力端子７を介して供給される。例えば、第１行デコーダは、信号線７１上のアドレス信号ＡＤＲ、信号線７２上の読出し／書込み信号Ｒ／Ｗ、及び信号線７４上のチップ選択信号ＣＳに応答して、動作される。同期メモリ・システムの場合、信号線７３上に、システム・クロック信号ＣＬＫを供給することが可能である。他の選択肢として、非同期システムの場合は、ＣＬＫ信号は不要である。ＡＤＲに対応するメモリ・セルがアクセスされる。一つの実施形態において、例えば、信号線７５上に、発振器からの交流ＯＳＣクロック信号を供給することが可能である。
読出しアクセスの場合、アクセスされたメモリ・セルに記憶された情報が、第１ビット線上で利用可能になり、第１センス・アンプ・バンクのセンス・アンプにおいて検出される。センス・アンプの出力は、列デコーダを介して選択され、その出力信号は、周辺回路３に転送され、周辺回路３は、そのデータを出力信号端子３１に供給する。書込み動作の場合、信号内データは、入力端子３２に印加され、データ経路を介して、選択されたメモリ・セルに再度配信される。また、センス・アンプは、第２メモリ・セルのブロックの第１ビット線に接続されるが、これは、基準ビット線として機能する。入出力端子を別々の端子として描写したが、代わりに、単一の双方向端子を設けることが可能であることを理解されたい。
アレイのメモリ・セルに蓄積された電荷は、時間の経過と共に消散するものであり、記憶されたデータを維持するために、更新する必要がある。一つの実施形態において、更新動作は、一行のメモリ・セルを同時に更新する。一行に対する更新を実行する場合、第２、即ち更新行デコーダは、更新される行の更新ワード線をアクティブ状態にする。例えば、第１ブロックの一行が更新される。その行のメモリ・セルに記憶された情報は、読み出され、第２、即ち更新アンプ・バンクによって検出され、更新された行のメモリ・セルに再度書き込まれる。第２ブロックの第２ビット線は、センス・アンプ・バンク用の基準更新ビット線としての役割を果たす。
更新動作を実行するための制御信号は、更新制御回路６によって生成される。本発明の一つの実施形態に基づく更新動作について、図２−３と共に説明する。更新有効信号ＲＥは、更新動作の活性化を示す。２つの連続更新サイクル間の時間を、保持時間Ｒと称する。保持時間Ｒは、固定し得る。この場合、メモリ・チップの製造後、保持時間の設定値を微調整するために漏れ量を決定するテスト測定の間に、保持時間を設定することが可能である。保持時間の設定値は、例えば、ヒューズ６３によって、恒久的にプログラム化することが可能である。また、保持時間の制御を、例えば、アレイの基準放電経路を介して動的になるように構成することが可能である。放電経路を通過する電荷が閾値を超えた時、更新有効パルスＲＥはアクティブ状態にされる。一つの実施形態において、放電経路は、アレイのメモリ・セルと同様な構成を有する基準メモリ・セルを備えている。保持時間を決定するための他の技術もまた有用である。
更新されるメモリ・セルの行のアドレスＲＡＤＲは、更新アドレス・カウンタ６４によって生成される。クロック信号ＣＬＫ’は、更新アドレス・カウンタ６４に計数パルスを供給する。更新アドレス・カウンタ６４は、更新有効信号ＲＥによって有効状態にされる。一つの実施形態において、更新カウンタは、システム・クロックＣＬＫに基づくサイクル（例えば、ＣＬＫ信号によって制御される更新）をカウントする。別の実施形態において、電源切断モード（例えば、電源切断信号ＰＤ＝１）の間に、システム・クロックが無効状態になった時、発振器クロックＯＳＣは、基準発振器によって、好適には、水晶発振器６２によって供給され、更新アドレス・カウンタ６４を制御する。水晶発振器クロックＯＳＣは、一つの実施形態において、システム・クロックＣＬＫに比べて著しく低い周波数を有し、システム・クロックＣＬＫと比較して、位相シフトを含み得る。通常動作から電源切断モード（ＰＤ＝１）への切替え、又は逆に、電源切断モードから通常動作（ＰＤ＝０）への切替えは、更新期間（ＲＥ＝１）の間に発生可能である。この場合、更新クロックＣＬＫ’は、更新動作が確実にエラーなく完了するように、システム・クロックＣＬＫ又は水晶発振器クロックＯＳＣのいずれかと同期すべきである。クロック源ＣＬＫ又はＯＳＣに対する更新アドレス・カウンタ・クロックＣＬＫ’の同期が実現できない場合、更新の間、特定のメモリ・セルの行がスキップされたり、記憶された情報が破壊されたりすることがある。
待機モード（ＳＴＢＹ＝１）の間、ＩＣは完全に停止され、情報の記憶を維持することは望めない。ＩＣの待機の間、更新信号の生成は停止される。
一つの実施形態において、更新信号生成、クロック同期化、及び更新有効状態化等の上記全機能は、更新制御回路６によって、特に、更新制御回路６の部位６１において、提供される。
図３に示すように、更新有効信号を、１つの連続アクティブ・インパルス及び停止状態部分として供給することが可能である。他の選択肢として、更新有効信号のアクティブ・パルスは短く、かつ好適には、保持時間の間隔に渡って等しく分散される。アクティブ・パルスの周期は、保持時間に等しい。保持時間の間隔Ｒの間、全てのメモリ・セルが更新される必要がある。例えば、Ｎ行のメモリ・デバイスが更新される場合、更新有効信号のＮ個のアクティブ・パルスが、好適には、保持時間の間隔Ｒに渡って分散された等間隔の時刻に存在する。
更新アドレスＲＡＤＲは、更新動作が現在実行されているメモリ・セルの行を示す。例えば、更新アドレス行デコーダ１２は、行１６のワード線１４ｂをアクティブ状態にし、こうして、行１６のメモリ・セルに蓄積された電荷は、アンプ・バンク８６の更新アンプに同時に出力される。バンク８６のアンプは、行１６から受信された微小信号を増幅する。充分な増幅の後、増幅された信号は、行１６のメモリ・セルに再度書き込まれ、ワード線１４ｂは無効状態になる。同時に、あるいは同一のクロック・サイクル内で、外部アドレス線７１に供給されたアドレスＡＤＲを介して読出し／書込みアクセスが要求された場合、更新制御回路６の機能ブロック６５において、コンテンション検出及び処理が行われる。この場合、外部アドレスＡＤＲ及び更新アドレスＲＡＤＲの行部分が同一である時、その特定の行（例えば、行１６）のメモリ・セルの更新は抑制され、読出し／書込み信号Ｒ／Ｗの状態に依存して、データ読出し又はデータ書込みが実行される。更新動作を、停止状態とすることも、あるいは、異なる行で、好適には、１つずつインクレメントされるアドレスを有する次の行で実行することも可能である。他の選択肢として、他のメモリ・セルの行を更新することも可能である。行のメモリ・セルの１つ（例えば、行１６のメモリ・セル１３）から１つの情報が読み出される場合、あるいはそのセルに１つの情報が書き込まれる場合、その特定の行の全メモリ・セルの内容は、アンプ・バンク８５のセンス・アンプに接続されたビット線に出力されるという事実により、このコンテンション検出方式が可能である。更新動作と同様、信号は、バンク８５のアンプによって増幅され、また、読出しサイクルの間でさえ、それぞれのメモリ・セルに再度書き込まれる。
一つの実施形態において、更新動作を特定の行に対して実行する信号の特定の順序付けは、有限状態機械６６によって実行される。信号線上の更新制御信号は、例えば、予備充電制御、デコーダ選択、ｎチャネル・トランジスタ・センス・アンプ部及びｐチャネル・トランジスタ・センス・アンプ部の選択を含む。制御信号の他の順序付けもまた有用である。制御信号の順序付けを、クロック信号と同相にすることも、あるいは、クロック信号と異なる位相にすることも可能である。コンテンション検出は、それに応じて採用しなければならない。信号線上に存在するそれぞれの更新制御信号は、上述した更新動作を実行するために、適切な信号経路で図１のメモリ・デバイスの適切な回路素子に伝播する。
図１に示すように、メモリ・セルのアレイには、２つの異なるブロックに分割されたバンクを備える。第１及び第２ブロックは、オープン・ビット線構造で構成される。また、折返し等、他のタイプのビット線構造でバンクを構成することも有用である。また、アレイに多数のバンクを設けることも有用である。図４に例示するように、アレイを、各バンクがｎ行のメモリ・セルを有する４つのバンク１１１，１１２，１１３，１１４のメモリ・セルに構成することが可能である。例えば、ｎは、２５６に等しい。ｎを他の値に等しくすることもまた有用である。好適には、ｎは、２ｘに等しく、この式で、ｘは自然数である。バンクのメモリ・セルを、オープン・ビット線構造により構成することが可能である。折返し等、他のタイプの構造もまた有用である。
更新制御ブロック６７で生成された更新アドレスＲＡＤＲは、全てのバンク１１１−１１４に同時に供給される。バンクの１つ内部における更新動作は、一つの実施形態において、異なる更新有効信号ＲＥ０，ＲＥ１，ＲＥ２，ＲＥ３によって、それぞれ有効状態になる。一つの実施形態では、更新有効信号の１つだけが一度にアクティブ状態になる。他の選択肢として、全ての若しくは一部の更新有効信号が同時にアクティブ状態になる。このことは、例えば、全ての若しくは一部の共通更新有効信号を供給することによって簡略化可能である。一度に複数のバンクを更新すれば、更新性能は増大する。しかしながら、性能が増大に伴い、より大きなピーク電力が必要になる。一つの実施形態において、更新は、性能及び電力要求を最適化するように選択される。
図５は、本発明の一つの実施形態に基づくデュアル・ポート・メモリ・セルを示す。このメモリ・セルは、蓄積トランジスタ１１５を備えている。蓄積トランジスタ１１５のゲート電極は、基準電位、例えば、正電源ＶＤＤに接続されている。蓄積トランジスタ１１５のドレイン−ソース経路の一端は、選択トランジスタ１１６に接続され、そのゲートはワード線４０に接続され、そのドレイン−ソース経路の他端は、ビット線８３に接続されている。蓄積トランジスタ１１５のドレイン−ソース経路の他端は、第２選択トランジスタ１１７に接続され、そのゲートはワード線４２に接続され、そのドレイン−ソース経路の他端は、ビット線８４に接続さていれる。一つの実施形態において、メモリ・セルの全てのトランジスタはｎＦＥＴである。ｐＦＥＴを設けたり、あるいは、ｎタイプ及びｐタイプのＦＥＴを組み合わせたりしてもまた有用である。他の選択肢として、蓄積トランジスタ１１５を蓄積コンデンサで置き換えることが可能である。他のタイプの多ポートメモリセルもまた有用である。
本発明を、様々な有用な実施形態、あるいは、選択肢としての実施形態と共に例示し、説明した。当業者が認識するように、本発明に対して、その技術思想及び範囲から逸脱することなく、修正や変更を行い得る。従って、本発明の範囲は、実施形態に関する上記説明を参照せずに、添付請求項を参照して、それらの全ての範囲と共に、あらゆる均等物使用を含めて、決定されるべきである。
本発明の一つの実施形態に基づくメモリ・アレイのブロック図。 本発明の一つの実施形態に基づく更新制御回路の機能ブロック図。 本発明の一つの実施形態に基づく更新動作を制御するクロック信号及び更新有効信号のタイミング。 本発明の別の実施形態に基づくメモリ・アレイ。 本発明の一つの実施形態に基づくメモリ・セル。

Claims (22)

  1. メモリ・デバイスであって、
    多数のメモリ・セル、複数の第１及び第２ビット線、並びに複数の第１及び第２ワード線を有するメモリ・セル・アレイであって、前記多数のメモリ・セルの各々のメモリ・セルは、前記複数の第１ビット線のうちの１つの第１ビット線、前記複数の第２ビット線のうちの１つの第２ビット線、前記複数の第１ワード線のうちの１つの第１ワード線、及び前記複数の第２ワード線のうちの１つの第２ワード線に接続され、
    前記多数のメモリ・セルの各々のメモリ・セルは、外部ポートによって、前記複数の第１ワード線のうちの１つの第１ワード線及び前記複数の第１ビット線のうちの１つの第１ビット線を介してアクセス可能であり、かつ、内部ポートによって、前記複数の第２ワード線のうちの１つの第２ワード線及び前記複数の第２ビット線のうちの１つの第２ビット線を介してアクセス可能であり、
    前記外部ポートは、外部データ・アクセスのために、前記多数のメモリ・セルのうちの１つのメモリ・セルを選択するように、入力信号を受信する入力端子に接続される、メモリ・セル・アレイと、
    更新制御信号を生成して、前記内部ポートを介して、前記多数のメモリ・セルのうちの１つのメモリ・セルにアクセスし、前記多数のメモリ・セルの各々のメモリ・セルの更新を実行する更新制御ユニットと、
    を備えるメモリ・デバイス。
  2. 請求項１に記載のメモリ・デバイスにおいて、前記多数のメモリ・セルの各々のメモリ・セルは、
    前記複数の第１ワード線のうちの１つの第１ワード線及び前記複数の第１ビット線のうちの１つの第１ビット線に接続された第１選択トランジスタと、
    前記複数の第２ワード線のうちの１つの第２ワード線及び前記複数の第２ビット線のうちの１つの第２ビット線に接続された第２選択トランジスタと、
    前記第１選択トランジスタ及び前記第２選択トランジスタに接続された蓄積ノードと、
    を備える、メモリ・デバイス。
  3. 請求項２に記載のメモリ・デバイスにおいて、前記多数のメモリ・セルの各々のメモリ・セルは、
    ドレイン／ソース経路及びゲート端子を有する蓄積トランジスタであって、前記ドレイン／ソース経路は、前記第１及び前記第２選択トランジスタに接続され、前記ゲート端子は、基準電位に接続される、蓄積トランジスタを備える、メモリ・デバイス。
  4. 請求項１に記載のメモリ・デバイスにおいて、
    前記外部ポートは、アドレス信号、読出し動作又は書込み動作を決定する信号、データ・クロック信号、及びデバイス選択信号のうちの１つを受信するように構成された入力端子に接続される、メモリ・デバイス。
  5. 請求項４に記載のメモリ・デバイスにおいて、
    前記内部ポートは、前記アドレス信号、読出し動作又は書込み動作を決定する前記信号、及び前記デバイス選択信号からは隠蔽されている、メモリ・デバイス。
  6. 請求項１に記載のメモリ・デバイスは、
    第１センス・アンプ・バンクであって、前記複数の第１ビット線の各々の第１ビット線は、該第１センス・アンプ・バンクの１つのセンス・アンプに接続される、第１センス・アンプ・バンクと、
    前記第１センス・アンプ・バンクの各々のセンス・アンプを、外部端子へのデータ読出し、及び外部端子からのデータ書込みのうちの一方を実行するために選択可能である列デコーダと、
    を備える、メモリ・デバイス。
  7. 請求項６に記載のメモリ・デバイスは、
    第２センス・アンプ・バンクであって、前記複数の第２ビット線の各々の第２ビット線は、該第２センス・アンプ・バンクの１つのセンス・アンプに接続され、かつ、多数の該アンプが、メモリ・セルの行の更新を実行するために選択される、第２センス・アンプ・バンクを備える、メモリ・デバイス。
  8. 請求項１に記載のメモリ・デバイスは、
    外部データ入力及び出力を同期させるためのシステム・クロック信号を受信する第１クロック端子と、
    基準クロック信号を受信する第２クロック端子と、
    前記システム・クロック信号又は前記基準クロック信号のうちの一方と同期した更新クロック信号を出力する同期回路と、
    を備える、メモリ・デバイス。
  9. 請求項８に記載のメモリ・デバイスは、
    前記更新クロックによって制御され、かつ更新されるメモリ・セルの行の行アドレスを生成する更新アドレス・カウンタを備える、メモリ・デバイス。
  10. 請求項１に記載のメモリ・デバイスはコンテンション検出回路を備え、
    前記コンテンション検出回路は、前記外部ポートを介して、外部読出し又は書き込みアクセスに応答して行アドレスを受信し、かつ、更新されるメモリ・セルの行の更新アドレスを受信し、前記更新アドレスが前記行アドレスに等しい場合、前記コンテンション検出回路は更新を抑制する、メモリ・デバイス。
  11. 請求項１に記載のメモリ・デバイスにおいて、前記メモリ・セル・アレイは、少なくとも２つのメモリ・セル・ブロックを備え、前記ブロックには、並行して更新行アドレスが供給され、前記更新制御回路は、前記ブロックの各々に対して別々の更新有効信号を生成し、前記ブロックの一方の更新動作に引き続き、前記ブロックの他方の更新動作を実行する、メモリ・デバイス。
  12. メモリ・デバイスであって、
    複数のメモリ・セルを有するメモリ・セル・アレイであって、前記複数のメモリ・セルの各々のメモリ・セルは、第１ポートを介して、及び第２ポートを介して、アクセス可能であり、前記第１及び第２ポートのうちの前記第１ポートだけが、前記複数のメモリ・セルのうちの１つのメモリ・セルを選択する外部アドレス信号によってアクセス可能である、メモリ・セル・アレイと、
    更新制御信号を生成して、前記第２ポートを介して前記複数のメモリ・セルを更新するように構成された更新制御回路と、
    を備えるメモリ・デバイス。
  13. 請求項１２に記載のメモリ・デバイスは、
    前記複数のメモリ・セルの一部にアクセスするための更新アドレスと、外部読出し又は書込み動作を行うために、前記複数のメモリ・セルの一部のうちの少なくとも１つのメモリ・セルにアクセスするためのアドレスと、を受信するコンテンション検出回路であって、前記複数のメモリ・セルの一部に対する更新動作を抑制するコンテンション検出回路を備える、メモリ・デバイス。
  14. 請求項１３に記載のメモリ・デバイスにおいて、更新動作が、複数のメモリ・セルの別の一部に対して実行される、メモリ・デバイス。
  15. 請求項１３に記載のメモリ・デバイスにおいて、前記複数のメモリ・セルの一部は、メモリ・セルの行である、メモリ・デバイス。
  16. 請求項１２に記載のメモリ・デバイスにおいて、
    前記更新制御回路は、システム・クロック信号及び基準クロック信号を受信し、前記更新制御回路は、更新される複数のメモリ・セルの一部の一連のアドレスを提供する更新アドレス・カウンタを有し、前記メモリ・デバイスは、通常モード及び電源切断モードを有し、前記更新アドレス・カウンタは、通常モードの間は、前記システム・クロック信号によって制御され、電源切断モードの間は、前記基準クロック信号によって制御される、メモリ・デバイス。
  17. 請求項１６に記載のメモリ・デバイスにおいて、
    前記更新制御回路は、前記通常又は電源切断モードのうちの一方に応答して、クロック信号を前記システム・クロック信号又は基準クロック信号のうちの一方と同期させる同期回路を備え、前記クロック信号は、前記更新アドレス・カウンタを制御する、メモリ・デバイス。
  18. 請求項１６に記載のメモリ・デバイスにおいて、前記基準クロック信号は、前記システム・クロック信号に比べてより低い周波数を有する、メモリ・デバイス。
  19. 請求項１２に記載のメモリ・デバイスにおいて、前記複数のメモリ・セルの各々のメモリ・セルは、
    前記複数の第１ワード線のうちの１つの第１ワード線及び前記複数の第１ビット線のうちの１つの第１ビット線に接続された第１選択トランジスタと、
    前記複数の第２ワード線のうちの１つの第２ワード線及び前記複数の第２ビット線のうちの１つの第２ビット線に接続された第２選択トランジスタと、
    前記第１選択トランジスタ及び前記第２選択トランジスタに接続された蓄積ノードと、
    を備える、メモリ・デバイス。
  20. メモリ・デバイスであって、
    行に配列された多数のメモリ・セルを有するメモリ・セル・アレイと、
    外部アドレスに応答して、前記行のうちの１つをアクティブ状態にする第１行デコーダと、
    内部アドレスに応答して、前記行のうちの１つをアクティブ状態にする第２行デコーダと、
    前記第２行デコーダによってアクティブ状態にされた行のメモリ・セルを更新する更新制御回路と、
    を備えるメモリ・デバイス。
  21. 請求項２０に記載のメモリ・デバイスにおいて、
    前記更新制御回路は、前記第１行デコーダによってアクティブ状態にされた行と、前記第２行デコーダによってアクティブ状態にされた行とが同一の行である場合、更新動作を抑制するコンテンション検出回路を備える、メモリ・デバイス。
  22. 請求項２０に記載のメモリ・デバイスであって、
    前記メモリ・セルの各々は、第１ワード線を介して前記第１行デコーダに接続された第１選択トランジスタと、別のワード線を介して前記第２行デコーダに接続された第２選択トランジスタと、前記第１及び第２選択トランジスタに接続された蓄積ノードと、を備える、メモリ・デバイス。
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