KR100682436B1 - 메모리 - Google Patents

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KR100682436B1
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히데아끼 미야모또
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산요덴키가부시키가이샤
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Abstract

소비 전류를 증대시키지 않고, 리프레시 동작을 행하는 것이 가능한 메모리를 제공한다. 이 메모리는 데이터를 기억하는 복수의 메모리 셀과, 통상 액세스 동작을 행할 때에 외부로부터 입력되는 메모리 셀에 대응하는 제1 어드레스 신호를 소정 기간 지연시켜 출력하는 지연 회로와, 데이터의 리프레시 동작을 행하는 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와, 지연 회로로부터 출력되는 제1 어드레스 신호와, 리프레시 제어 회로로부터 출력되는 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고 있다.
메모리, 크로스 포인트형, 리프레시, 지연 회로, 클럭 신호

Description

메모리{MEMORY}
도 1은 본 발명의 제1 실시예에 따른 크로스 포인트형의 강유전체 메모리의 전체 구성을 도시한 블록도.
도 2는 도 1에 도시한 제1 실시예에 따른 크로스 포인트형의 강유전체 메모리의 리프레시 제어 회로, 클럭 생성 회로 및 로우 어드레스 버퍼의 구성을 설명하기 위한 블록도.
도 3은 도 2에 도시한 제1 실시예에 따른 리프레시 제어 회로, 클럭 생성 회로 및 로우 어드레스 버퍼의 회로 구성을 설명하기 위한 회로도.
도 4는 본 발명의 제1 실시예에 따른 크로스 포인트형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 5는 본 발명의 제2 실시예에 따른 크로스 포인트형의 강유전체 메모리의 전체 구성을 도시한 블록도.
도 6은 본 발명의 제2 실시예의 변형예에 의한 DRAM의 전체 구성을 도시한 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 로우 디코더
3 : 카운터
4 : 어드레스용 카운터
5 : 리프레시 제어 회로
6 : 로우 어드레스 버퍼
7 : 스테이트 머신 회로
8 : 클럭 생성 회로
9 : 컬럼 어드레스 버퍼
10 : 라이트 앰프
11 : 리드 앰프
12 : 입력 버퍼
13 : 출력 버퍼
14 : 컬럼 디코더
15 : 워드선 소스 드라이버
16 : 전압 생성 회로
17 : 센스 앰프
18 : 비트선 소스 드라이버
[특허 문헌 1] 일본 특허공개 2001-229674호 공보
본 발명은 메모리에 관한 것으로, 특히 메모리 셀에 기억된 데이터의 리프레시 동작을 행하는 메모리에 관한 것이다.
종래, 메모리 셀에 기억된 데이터의 리프레시 동작을 행하는 메모리의 일례로서, DRAM(Dynamic Random Access Memory)이 알려져 있다. 이러한 고체 촬상 장치는, 예를 들면 특허 문헌 1에 개시되어 있다. 이 특허 문헌 1에 개시된 종래의 DRAM에서는, 소정의 주기를 갖는 제1 클럭 신호에 동기시켜 통상 액세스 동작(판독 동작 또는 기입 동작)을 행함과 동시에, 제1 클럭 신호의 소정의 주기보다도 짧은 주기를 갖는 고속의 제2 클럭 신호에 동기시켜 리프레시 동작을 행함으로써, 통상 액세스 동작간에 존재하는 빈 시간에 리프레시 동작을 행하도록 하고 있다. 또한, 최근, 메모리 셀에 기억된 데이터의 리프레시 동작을 행하는 메모리의 다른 예로서, 강유전체의 분극 방향에 의한 의사적인 용량 변화를 메모리 소자로서 이용하는 강유전체 메모리가 알려져 있다. 이 강유전체 메모리에서는, 강유전체 커패시터를 포함하는 메모리 셀에 대한 판독 동작 후의 재기입 동작 및 기입 동작시에, 선택한 워드선 이외의 워드선에 접속되는 메모리 셀에 소정의 전압이 인가되는 것에 기인하여, 강유전체 커패시터의 분극량이 감소함으로써 데이터가 소실되는 디스터브가 알려져 있다. 이러한 디스터브를 억제하기 위해, 종래의 강유전체 메모리에서는 메모리 셀에 기억된 데이터의 리프레시 동작을 행한다.
그러나, 상기 특허 문헌 1에 개시된 DRAM에서는, 통상 액세스 동작에 이용하 는 제1 클럭 신호의 주기보다도 짧은 주기를 갖는 고속의 제2 클럭 신호를 이용하여 리프레시 동작을 행하고 있기 때문에, 소비 전류가 증대하는 문제점이 있다. 또한, 상기 특허 문헌 1에 개시된 DRAM의 리프레시 동작에 관한 기술을 강유전체 메모리의 리프레시 동작에 적용하였다고 해도, 소비 전류가 증대한다고 하는 마찬가지의 문제점이 발생한다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명의 하나의 목적은 소비 전류를 증대시키지 않고 리프레시 동작을 행하는 것이 가능한 메모리를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 제1 국면에서의 메모리는 데이터를 기억하는 복수의 메모리 셀과, 통상 액세스 동작을 행할 때에 외부로부터 입력되는 메모리 셀에 대응하는 제1 어드레스 신호를 소정 기간 지연시켜 출력하는 지연 회로와, 데이터의 리프레시 동작을 행하는 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와, 지연 회로로부터 출력되는 제1 어드레스 신호와 리프레시 제어 회로로부터 출력되는 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고 있다.
이 제1 국면에 의한 메모리에서는, 상기한 바와 같이, 통상 액세스 동작을 행할 때에 외부로부터 입력되는 메모리 셀에 대응하는 제1 어드레스 신호를 소정 기간 지연시켜 출력하는 지연 회로와, 데이터의 리프레시 동작을 행하는 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와, 지연 회로로부 터 출력되는 제1 어드레스 신호와 리프레시 제어 회로로부터 출력되는 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 설치함으로써, 지연 회로에 의해 제1 어드레스 신호가 지연된 소정 기간에, 절환 회로로부터 제2 어드레스 신호를 출력시킴과 동시에, 그 출력된 제2 어드레스 신호에 대응하는 메모리 셀에 리프레시 동작을 행하도록 하면, 지연 회로에 의해 고속의 클럭 신호를 이용하는 일 없이 통상 액세스 동작이 없는 빈 시간을 발생시키는 것이 가능할 뿐만 아니라, 그 빈 시간에 리프레시 제어 회로 및 절환 회로를 이용하여 리프레시 동작을 행할 수 있다. 이에 따라, 소비 전류를 증대시키지 않고, 리프레시 동작을 행할 수 있다.
상기 제1 국면에 의한 메모리에서, 바람직하게는, 지연 회로에 의해 제1 어드레스 신호가 지연되는 소정 기간 내에, 절환 회로로부터 제2 어드레스 신호가 출력될 뿐만 아니라, 제2 어드레스 신호에 대응하는 메모리 셀에 대하여 리프레시 동작이 행해진다. 이와 같이 구성하면, 용이하게, 지연 회로에 의해 제1 어드레스 신호가 지연된 소정 기간 내에, 리프레시 동작을 행하는 것이 가능하다.
이 경우에, 바람직하게는, 상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선을 더 구비하고, 메모리 셀은 복수의 워드선과 복수의 비트선이 교차하는 위치에 각각 설치되어, 지연 회로에 의해 제1 어드레스 신호가 지연되는 소정 기간 내에, 제2 어드레스 신호에 대응하는 1개의 워드선에 연결되는 모든 메모리 셀에 리프레시 동작이 행해진다. 이와 같이 구성하면, 리프레시 동작을 행할 빈 시간을 발생시키기 위해 제1 어드레스 신호를 지연시키는 경우에, 1개의 워드선에 연결되는 모든 메모리 셀에 리프레시 동작을 행하는 시간만큼 제1 어드레스 신호를 지연 시키면 되기 때문에, 제1 어드레스 신호에 대응하는 메모리 셀로의 통상 액세스 동작이 대폭 지연되는 것을 억제할 수 있다.
또한, 이 경우에 바람직하게는, 리프레시 동작은 모든 워드선에 대해, 통상 액세스 동작마다 워드선 1개씩 순차적으로 행해진다. 이와 같이 구성하면, 통상 액세스 동작마다 각 워드선에 연결되는 메모리 셀에 대하여 순서대로 리프레시 동작을 행할 수 있기 때문에, 용이하게 모든 워드선에 연결되는 모든 메모리 셀에 대하여 리프레시 동작을 행하는 것이 가능하다.
상기 제1 국면에 의한 메모리에서, 바람직하게는, 리프레시 제어 회로는 메모리 셀에 대한 액세스 횟수를 검출하는 액세스 횟수 검출 회로를 포함하고, 액세스 횟수 검출 회로에 의해 액세스 횟수의 합계가 소정 횟수에 도달한 것이 검출된 것에 기초하여, 절환 회로로부터 제1 어드레스 신호 대신에 제2 어드레스 신호가 출력된 것에 응답하여, 제2 어드레스 신호에 대응하는 메모리 셀에 리프레시 동작이 행해진다. 이와 같이 구성하면, 상기의 소정의 횟수를 데이터의 소실을 회피하기 위해 리프레시 동작을 행할 필요가 있는 소정의 액세스 횟수로 설정하면, 데이터의 소실이 발생하는 소정의 액세스 횟수에 도달하기 전에, 리프레시 동작을 개시시킬 수 있기 때문에, 확실하게 메모리 셀 데이터의 소실을 억제할 수 있다.
상기 제1 국면에 의한 메모리에서, 바람직하게는, 리프레시 제어 회로는 메모리 셀에 대한 액세스 시간을 계측하는 액세스 시간 계측 회로를 포함하고, 액세스 시간 계측 회로에 의해 계측된 액세스 시간의 합계가 소정의 시간에 도달한 것에 기초하여, 절환 회로로부터 제1 어드레스 신호 대신에 제2 어드레스 신호가 출 력된 것에 응답하여, 제2 어드레스 신호에 대응하는 메모리 셀에 리프레시 동작이 행해진다. 이와 같이 구성하면, 상기 소정의 시간을 데이터의 소실을 회피하기 위해 리프레시 동작을 행할 필요가 있는 소정의 액세스 시간으로 설정하면, 데이터의 소실이 발생하는 소정의 액세스 시간에 도달하기 전에, 리프레시 동작을 개시시키는 것이 가능하기 때문에, 확실하게 메모리 셀의 데이터의 소실을 억제할 수 있다.
상기 제1 국면에 의한 메모리에서, 바람직하게는, 통상 액세스 동작을 행하는 메모리 셀에 대응하는 제1 어드레스 신호를 보유하는 어드레스 보유 회로를 더 구비하고, 지연 회로는 어드레스 보유 회로에 의해 보유된 제1 어드레스 신호를 지연시켜 출력한다. 이와 같이 구성하면, 어드레스 보유 회로에 의해 리프레시 동작이 개시되기 전에 입력된 제1 어드레스 신호를 리프레시 동작의 기간 중 유지할 수 있으므로, 확실하게 지연 회로에 의해, 리프레시 동작 전에 입력된 제1 어드레스 신호를 리프레시 동작 후에 출력할 수 있다.
상기 제1 국면에 의한 메모리에서, 바람직하게는, 지연 회로는 직렬로 접속된 복수의 지연 회로부를 포함하고, 복수의 지연 회로부가 각각 1 클럭분씩 제1 어드레스 신호를 지연시켜 출력함으로써, 지연 회로로부터 제1 어드레스 신호가 소정 기간 지연되어 출력된다. 이와 같이 구성하면, 용이하게 지연 회로로부터 제1 어드레스 신호를 소정 기간 지연시켜 출력할 수 있다.
상기 제1 국면에 의한 메모리에서, 바람직하게는, 절환 회로는 지연 회로로부터의 제1 어드레스 신호가 입력되는 제1 트랜지스터와, 리프레시 제어 회로로부터의 제2 어드레스 신호가 입력되는 제2 트랜지스터를 포함하며, 통상 액세스 동작 시에는, 제1 트랜지스터가 온 상태로 됨과 함께 제2 트랜지스터가 오프 상태로 됨으로써, 제1 트랜지스터를 통하여 제1 어드레스 신호가 출력되고, 리프레시 동작시에는, 제1 트랜지스터가 오프 상태로 됨과 함께 제2 트랜지스터가 온 상태로 됨으로써, 제2 트랜지스터를 통해 제2 어드레스 신호가 출력된다. 이와 같이 구성하면, 절환 회로에 의해, 용이하게 통상 액세스 동작시와 리프레시 동작시에서 제1 어드레스 신호와 제2 어드레스 신호를 절환하여 출력할 수 있다.
상기 제1 국면에 의한 메모리에서, 바람직하게는, 상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선을 더 구비하며, 메모리 셀은 복수의 워드선 및 복수의 비트선의 교차점에 대응하는 위치에 각각 배치됨과 함께, 대응하는 워드선 및 대응하는 비트선에 접속되고, 데이터를 기억하는 강유전체 커패시터를 포함한다. 이와 같이 구성하면, 복수의 워드선 및 복수의 비트선의 교차점에 각각 강유전체 커패시터를 포함하는 메모리 셀이 배치된 크로스 포인트형의 강유전체 메모리를 구성할 수 있다. 이에 따라, 크로스 포인트형의 강유전체 메모리에서, 지연 회로에 의해 만들어진 빈 시간에 리프레시 동작을 행할 수 있기 때문에, 크로스 포인트형의 강유전체 메모리에서 소비 전류를 증대시키지 않고 리프레시 동작을 행할 수 있다.
상기 제1 국면에 의한 메모리에서, 바람직하게는, 상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선을 더 구비하며, 메모리 셀은 복수의 워드선 및 복수의 비트선의 교차점에 대응하는 위치에 각각 배치되어 있고, 대응하는 워드선에 게이트가 접속됨과 함께 대응하는 비트선에 소스/드레인의 한쪽이 접속된 트랜지스 터와, 트랜지스터의 소스/드레인의 다른쪽에 한쪽 전극이 접속됨과 함께 다른 쪽 전극이 접지되어, 데이터를 기억하는 커패시터를 포함한다. 이와 같이 구성하면, 데이터를 기억하는 커패시터와 그 커패시터를 선택하기 위한 트랜지스터를 포함하는 메모리 셀을 구비한 DRAM을 구성할 수 있다. 이에 따라, DRAM에서 지연 회로에 의해 만들어진 빈 시간에 리프레시 동작을 행하는 것이 가능하기 때문에, DRAM에서 소비 전류를 증대시키지 않고 리프레시 동작을 행할 수 있다.
본 발명의 제2 국면에서의 메모리는, 상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선과; 복수의 워드선 및 복수의 비트선의 교차점에 대응하는 위치에 각각 배치됨과 함께, 대응하는 워드선 및 대응하는 비트선에 접속되어, 데이터를 기억하는 강유전체 커패시터를 포함하는 복수의 메모리 셀과; 통상 액세스 동작을 행할 때에 외부로부터 입력되는 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와; 데이터의 리프레시 동작을 행하는 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와; 지연 회로로부터 출력되는 제1 어드레스 신호와, 리프레시 제어 회로로부터 출력되는 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고 있다.
이 제2 국면에 의한 메모리에서는, 상기한 바와 같이, 복수의 워드선 및 복수의 비트선의 교차점에 각각 강유전체 커패시터를 포함하는 메모리 셀이 배치된 크로스 포인트형의 강유전체 메모리에서, 통상 액세스 동작을 행할 때에 외부로부터 입력되는 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와, 데이터의 리프레시 동작을 행하는 메모리 셀에 대응하는 제2 어 드레스 신호를 출력하는 리프레시 제어 회로와, 지연 회로로부터 출력되는 제1 어드레스 신호와, 리프레시 제어 회로로부터 출력되는 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 설치함으로써, 지연 회로에 의해 제1 어드레스 신호가 지연된 소정 기간에 절환 회로로부터 제2 어드레스 신호를 출력시킴과 동시에, 그 출력된 제2 어드레스 신호에 대응하는 메모리 셀에 리프레시 동작을 행하도록 하면, 지연 회로에 의해 고속의 클럭 신호를 이용하는 일 없이 통상 액세스 동작이 없는 빈 시간을 발생시킬 수 있을 뿐만 아니라, 그 빈 시간에 리프레시 제어 회로 및 절환 회로를 이용하여 리프레시 동작을 행할 수 있다. 이에 따라, 크로스 포인트형의 강유전체 메모리에서, 소비 전류를 증대시키지 않고 리프레시 동작을 행할 수 있다.
상기 제2 국면에 의한 메모리에서, 바람직하게는, 지연 회로에 의해 제1 어드레스 신호가 지연되는 소정 기간 내에, 절환 회로로부터 제2 어드레스 신호가 출력될 뿐만 아니라, 제2 어드레스 신호에 대응하는 메모리 셀에 대하여 리프레시 동작이 행해진다. 이와 같이 구성하면, 용이하게, 지연 회로에 의해 제1 어드레스 신호가 지연된 소정 기간 내에 리프레시 동작을 행할 수 있다.
이 경우에, 바람직하게는, 지연 회로에 의해 제1 어드레스 신호가 지연되는 소정 기간 내에, 제2 어드레스 신호에 대응하는 1개의 워드선에 연결되는 모든 메모리 셀에 리프레시 동작이 행해진다. 이와 같이 구성하면, 리프레시 동작을 행할 빈 시간을 발생시키기 위해, 제1 어드레스 신호를 지연시키는 경우에, 1개의 워드선에 연결되는 모든 메모리 셀에 리프레시 동작을 행하는 시간만큼, 제1 어드레스 신호를 지연시키면 되기 때문에, 제1 어드레스 신호에 대응하는 메모리 셀로의 통상 액세스 동작이 대폭 지연되는 것을 억제할 수 있다.
또한, 이 경우에 바람직하게는, 리프레시 동작은 모든 워드선에 대해 통상 액세스 동작마다 워드선 1개씩 순차적으로 행해진다. 이와 같이 구성하면, 통상 액세스 동작마다 각 워드선에 연결되는 메모리 셀에 대해 순서대로 리프레시 동작을 행하는 것이 가능하기 때문에, 용이하게 모든 워드선에 연결되는 모든 메모리 셀에 대하여 리프레시 동작을 행하는 것이 가능하다.
상기 제2 국면에 의한 메모리에서, 바람직하게는, 리프레시 제어 회로는 메모리 셀에 대한 액세스 횟수를 검출하는 액세스 횟수 검출 회로를 포함하고, 액세스 횟수 검출 회로에 의해 액세스 횟수의 합계가 소정의 횟수에 도달한 것이 검출된 것에 기초하여, 절환 회로로부터 제1 어드레스 신호 대신에 제2 어드레스 신호가 출력된 것에 응답하여, 제2 어드레스 신호에 대응하는 메모리 셀에 리프레시 동작이 행해진다. 이와 같이 구성하면, 상기의 소정의 횟수를 데이터의 소실을 회피하기 위해 리프레시 동작을 행할 필요가 있는 소정의 액세스 횟수로 설정하면, 데이터의 소실이 발생하는 소정의 액세스 횟수에 도달하기 전에, 리프레시 동작을 개시시킬 수 있기 때문에, 확실하게 메모리 셀의 데이터의 소실을 억제할 수 있다.
상기 제2 국면에 의한 메모리에서, 바람직하게는, 리프레시 제어 회로는 메모리 셀에 대한 액세스 시간을 계측하는 액세스 시간 계측 회로를 포함하고, 액세스 시간 계측 회로에 의해 계측된 액세스 시간의 합계가 소정의 시간에 도달한 것에 기초하여, 절환 회로로부터 제1 어드레스 신호 대신에 제2 어드레스 신호가 출 력된 것에 응답하여, 제2 어드레스 신호에 대응하는 메모리 셀에 리프레시 동작이 행해진다. 이와 같이 구성하면, 상기의 소정의 시간을, 데이터의 소실을 회피하기 위해 리프레시 동작을 행할 필요가 있는 소정의 액세스 시간으로 설정하면, 데이터의 소실이 발생하는 소정의 액세스 시간에 도달하기 전에, 리프레시 동작을 개시시킬 수 있기 때문에, 확실하게 메모리 셀의 데이터의 소실을 억제할 수 있다.
상기 제2 국면에 의한 메모리에서, 바람직하게는, 통상 액세스 동작을 행하는 메모리 셀에 대응하는 제1 어드레스 신호를 보유하는 어드레스 보유 회로를 더 구비하고, 지연 회로는 어드레스 보유 회로에 의해 보유된 제1 어드레스 신호를 지연시켜 출력한다. 이와 같이 구성하면, 어드레스 보유 회로에 의해 리프레시 동작이 개시되기 전에 입력된 제1 어드레스 신호를 리프레시 동작의 기간 중 유지할 수 있으므로, 확실하게, 지연 회로에 의해, 리프레시 동작 전에 입력된 제1 어드레스 신호를 리프레시 동작 후에 출력하는 것이 가능하다.
상기 제2 국면에 의한 메모리에서, 바람직하게는, 지연 회로는 직렬로 접속된 복수의 지연 회로부를 포함하고, 복수의 지연 회로부가 각각 1 클럭분씩 제1 어드레스 신호를 지연시켜 출력함으로써, 지연 회로로부터 제1 어드레스 신호가 소정 기간 지연되어 출력된다. 이와 같이 구성하면, 용이하게, 지연 회로로부터 제1 어드레스 신호를 소정 기간 지연시켜 출력할 수 있다.
상기 제2 국면에 의한 메모리에서, 바람직하게는, 절환 회로는 지연 회로로부터의 제1 어드레스 신호가 입력되는 제1 트랜지스터와, 리프레시 제어 회로로부터의 제2 어드레스 신호가 입력되는 제2 트랜지스터를 포함하고, 통상 액세스 동작 시에는, 제1 트랜지스터가 온 상태로 될 뿐만 아니라 제2 트랜지스터가 오프 상태로 됨으로써, 제1 트랜지스터를 통해 제1 어드레스 신호가 출력되고, 리프레시 동작시에는, 제1 트랜지스터가 오프 상태로 될 뿐만 아니라 제2 트랜지스터가 온 상태로 됨으로써, 제2 트랜지스터를 통해 제2 어드레스 신호가 출력된다. 이와 같이 구성하면, 절환 회로에 의해 용이하게, 통상 액세스 동작시와 리프레시 동작시에서 제1 어드레스 신호와 제2 어드레스 신호를 절환하여 출력할 수 있다.
<바람직한 실시예의 설명>
이하, 본 발명의 실시예를 도면에 기초하여 설명한다. 또한, 이하의 실시예의 설명에서는, 본 발명에 따른 메모리의 일례로서, 워드선과 비트선이 교차하는 위치에 배치된 1개의 강유전체 커패시터만으로 메모리 셀이 구성되는 크로스 포인트형의 강유전체 메모리에 대하여 설명한다.
(제1 실시예)
우선, 도 1 내지 도 3을 참조하여, 본 발명의 제1 실시예에 따른 크로스 포인트형의 강유전체 메모리의 구성에 대하여 설명한다.
제1 실시예에 따른 크로스 포인트형의 강유전체 메모리는, 도 1에 도시하는 바와 같이 메모리 셀 어레이(1)와, 로우 디코더(2)와, 카운터(3) 및 어드레스용 카운터(4)를 포함하는 리프레시 제어 회로(5)와, 로우 어드레스 버퍼(6)와, 스테이트 머신 회로(7)를 포함하는 클럭 생성 회로(8)와, 컬럼 어드레스 버퍼(9)와, 라이트 앰프(10)와, 리드 앰프(11)와, 입력 버퍼(12)와, 출력 버퍼(13)와, 컬럼 디코더(14)와, 워드선 소스 드라이버(15)와, 전압 생성 회로(16)와, 센스 앰프(17)와, 비 트선 소스 드라이버(18)를 구비하고 있다. 또한, 카운터(3)는 본 발명의 「액세스 횟수 검출 회로」의 일례이다.
메모리 셀 어레이(1)에는, 복수의 워드선(WL)과 복수의 비트선(BL)이 교차하도록 배치되어 있으면서 동시에, 그 각 교차 위치에 단일의 강유전체 커패시터(19)만으로 이루어지는 메모리 셀(20)이 배치되어 있다. 또한, 강유전체 커패시터(19)는 워드선(WL)과, 비트선(BL)과, 워드선(WL) 및 비트선(BL)의 사이에 배치된 강유전체막(미도시)을 포함하고 있다. 또한, 워드선(WL)에는 로우 디코더(2)가 접속되어 있다. 또한, 로우 디코더(2)에는 로우 어드레스 버퍼(6)가 접속되어 있다.
여기에서, 제1 실시예에서는, 리프레시 제어 회로(5)는 메모리 셀(20)에 대한 데이터의 리프레시 동작을 제어하기 위해 설치되어 있다. 또한, 리프레시 제어 회로(5)의 카운터(3)는 메모리 셀 어레이(1)에 포함되는 모든 메모리 셀(20)에 대한 액세스 횟수를 검출하기 위해 설치되어 있다. 구체적으로는, 카운터(3)는 메모리 셀 어레이(1)에 포함되는 모든 메모리 셀(20)에 대한 통상 액세스 동작 또는 리프레시 동작이 행해질 때마다 +1만큼 카운트 업 하도록 구성되어 있다. 또한, 리프레시 제어 회로(5)는 카운터(3)에 의해 액세스 횟수의 합계가 소정의 횟수에 도달한 것이 검출된 것에 응답하여, 리프레시 동작을 행하는 메모리 셀(20)이 연결되는 워드선(WL)의 로우 어드레스인 리프레시 어드레스 신호와, H 레벨의 리프레시 요구 신호(REFE)와, L 레벨의 반전 리프레시 요구 신호(/REFE)를 후술하는 로우 어드레스 버퍼(6)의 절환 회로(23)에 출력하도록 구성되어 있다. 또한, 리프레시 제어 회로(5)의 어드레스용 카운터(4)는 워드선(WL)마다의 리프레시 동작의 횟수를 검출하기 위해 설치되어 있다. 즉, 어드레스용 카운터(4)는 소정의 워드선(WL)을 통해 리프레시 동작이 행해질 때마다, 그 소정의 워드선(WL)에 대응하는 리프레시 동작의 횟수를 +1만큼 카운트 업 하도록 구성되어 있다.
또한, 로우 어드레스 버퍼(6)는 로우 디코더(2)에 소정의 로우 어드레스 신호를 공급하기 위해 설치되어 있다. 로우 디코더(2)는 통상 액세스 동작 및 리프레시 동작에서, 로우 어드레스 버퍼(6)로부터 공급되는 소정의 로우 어드레스 신호에 대응하는 워드선(WL)을 활성화시키도록 구성되어 있다. 또한, 로우 어드레스 버퍼(6)는, 도 2에 도시한 바와 같이, 어드레스 래치 회로(21)와, 지연 회로(22)와, 절환 회로(23)로 이루어진다. 또한, 이 어드레스 래치 회로(21)는 본 발명의 「어드레스 보유 회로」의 일례이다. 또한, 어드레스 래치 회로(21)는 통상 액세스 동작을 행할 때에 외부로부터 외부 어드레스 신호가 입력될 뿐만 아니라, 그 입력된 외부 어드레스 신호를 보유하도록 구성되어 있다. 또한, 어드레스 래치 회로(21)는, 도 3에 도시한 바와 같이 1개의 DFF(딜레이 플립플롭)회로(21a)로 이루어진다. 이 어드레스 래치 회로(21)의 DFF 회로(21a)에는, 클럭 생성 회로(8)로부터 내부 클럭 신호가 입력된다.
또한, 제1 실시예에서는, 지연 회로(22)는 어드레스 래치 회로(21)에 접속되어 있으면서 동시에, 어드레스 래치 회로(21)에 의해 보유된 외부 어드레스 신호(통상 액세스 동작을 행하는 워드선(WL)의 로우 어드레스)가 입력된다. 또한, 지연 회로(22)는 직렬로 접속된 3단의 DFF 회로(22a∼22c)에 의해 구성되어 있다. 또한, 이 DFF 회로(22a∼22c)는 본 발명의 「지연 회로부」의 일례이다. 또한, 각 단의 DFF 회로(22a∼22c)에는 각각, 클럭 신호(CLK)가 입력되어 있다. 또한, 각 단의 DFF 회로(22a∼22c)는 각각 1 클럭분, 외부 어드레스 신호를 지연시키는 기능을 갖고 있다. 이에 따라, 지연 회로(22)는 어드레스 래치 회로(21)로부터 입력된 외부 어드레스 신호를 3단의 DFF 회로(22a∼22c)에 의해 3 클럭분 지연시켜 출력하도록 구성되어 있다.
또한, 절환 회로(23)는 2개의 트랜스퍼 게이트 트랜지스터(23a, 23b)에 의해 구성되어 있다. 또한, 트랜스퍼 게이트 트랜지스터(23a)는 본 발명의 「제1 트랜지스터」의 일례이고, 트랜스퍼 게이트 트랜지스터(23b)는 본 발명의 「제2 트랜지스터」의 일례이다. 또한, 트랜스퍼 게이트 트랜지스터(23a, 23b)는, 각각, 소스/드레인이 상호 접속된 p채널 트랜지스터 및 n채널 트랜지스터로 이루어진다. 또한, 절환 회로(23) 한쪽의 트랜스퍼 게이트 트랜지스터(23a)의 소스/드레인 한쪽에는 지연 회로(22)로부터 외부 어드레스 신호가 입력될 뿐만 아니라, 다른쪽 트랜스퍼 게이트 트랜지스터(23b)의 소스/드레인 한쪽에는 리프레시 동작을 행하는 메모리 셀(20)이 연결되는 워드선(WL)의 로우 어드레스인 리프레시 어드레스 신호가 리프레시 제어 회로(5)로부터 입력된다. 또한, 트랜스퍼 게이트 트랜지스터(23a)의 소스/드레인의 다른쪽은, 트랜스퍼 게이트 트랜지스터(23b)의 소스/드레인의 다른쪽과 접속되어 있다. 또한, 트랜스퍼 게이트 트랜지스터(23a)의 n채널 트랜지스터의 게이트에는 액세스 요구 신호(ACCE)가 입력될 뿐만 아니라, 트랜스퍼 게이트 트랜지스터(23a)의 p채널 트랜지스터의 게이트에는 반전 액세스 요구 신호(/ACCE)가 입력된다. 또한, 트랜스퍼 게이트 트랜지스터(23b)의 n채널 트랜지스터의 게이트 에는 리프레시 요구 신호(REFE)가 입력될 뿐만 아니라, p채널 트랜지스터의 게이트에는 반전 리프레시 요구 신호(/REFE)가 입력된다.
또한, 트랜스퍼 게이트 트랜지스터(23a)의 소스/드레인의 한쪽과, 트랜스퍼 게이트 트랜지스터(23b)의 소스/드레인의 한쪽 중 어느 한쪽으로부터, 외부 어드레스 신호 또는 리프레시 어드레스 신호 중 어느 한쪽이 로우 디코더(2)로 내부 로우 어드레스 신호로서 출력된다. 즉, 절환 회로(23)는 트랜스퍼 게이트 트랜지스터(23a)를 온 상태로 함과 동시에, 트랜스퍼 게이트 트랜지스터(23b)를 오프 상태로 한 경우에는, 외부 어드레스 신호를 트랜스퍼 게이트 트랜지스터(23a)를 통하여 출력하는 한편, 트랜스퍼 게이트 트랜지스터(23b)를 온 상태로 함과 동시에, 트랜스퍼 게이트 트랜지스터(23a)를 오프 상태로 한 경우에는, 리프레시 어드레스 신호를 트랜스퍼 게이트 트랜지스터(23b)를 통해 출력하도록 구성되어 있다. 이에 따라, 절환 회로(23)는 통상 액세스 동작을 행할 때에 외부로부터 입력되는 외부 어드레스 신호와, 리프레시 동작을 행하는 메모리 셀(20)에 대응하는 리프레시 어드레스 신호를 절환하여 출력하는 것이 가능하도록 구성되어 있다.
또한, 클럭 생성 회로(8)는 인버터 회로(8a, 8b)와 NAND 회로(8c)를 포함하고 있다. 인버터 회로(8a)에는 로우 어드레스 스트로브 신호(RAS)가 입력된다. 또한, NAND 회로(8c)에는 클럭 신호(CLK)와 인버터 회로(8a)의 출력이 입력된다. 또한, 인버터 회로(8b)에는 NAND 회로(8c)의 출력이 입력된다. 그리고, 인버터 회로(8b)로부터는 내부 클럭 신호가 어드레스 래치 회로(21)에 출력된다. 또한, 클럭 생성 회로(8)는, 도 1에 도시하는 바와 같이 리프레시 제어 회로(5), 컬럼 어드 레스 버퍼(9), 라이트 앰프(10) 및 리드 앰프(11)에 접속되어 있다. 또한, 라이트 앰프(10) 및 리드 앰프(11)에는, 각각, 입력 버퍼(12) 및 출력 버퍼(13)가 접속되어 있다. 또한, 컬럼 어드레스 버퍼(9)는 컬럼 디코더(14)에 접속되어 있다. 또한, 로우 디코더(2)에는 워드선 소스 드라이버(15)가 접속될 뿐만 아니라, 워드선 소스 드라이버(15)에는 전압 생성 회로(16) 및 클럭 생성 회로(8)의 스테이트 머신 회로(7)가 접속되어 있다. 또한, 메모리 셀 어레이(1)의 비트선(BL)에는, 센스 앰프(17)를 통해 컬럼 디코더(14)가 접속되어 있다. 또한, 센스 앰프(17)에는 라이트 앰프(10), 리드 앰프(11) 및 비트선 소스 드라이버(18)가 접속될 뿐만 아니라, 비트선 소스 드라이버(18)에는 전압 생성 회로(16) 및 스테이트 머신 회로(7)가 접속되어 있다.
다음으로, 도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 크로스 포인트형의 강유전체 메모리의 동작에 대해 설명한다. 또한, 이 제1 실시예에 따른 크로스 포인트형의 강유전체 메모리의 동작은, 외부로부터 입력되는 1개의 클럭 신호(CLK)에 동기하여 행해진다.
우선, 도 4에 도시하는 바와 같이, 클럭 생성 회로(8)(도 3 참조)의 인버터 회로(8a)에 입력되는 로우 어드레스 스트로브 신호(RAS)를 H 레벨에서 L 레벨로 하강시킨다. 이에 따라, 인버터 회로(8a)에서 H 레벨의 신호가 출력될 뿐만 아니라, 그 H 레벨의 신호는 NAND 회로(8c)에 입력된다. 또한, 로우 어드레스 스트로브 신호(RAS)를 L 레벨로 하강시키는데 응답하여, 리프레시 제어 회로(4)(도 1 참조)의 카운터(3)는 +1만큼 카운트 업 한다. 이에 따라, 카운터(3)에 의해 액세스 횟수가 검출된다. 이 후, 클럭 생성 회로(8)(도 3 참조)의 NAND 회로(8c)에 입력되는 클럭 신호(CLK)가 L 레벨에서 H 레벨로 상승하면, NAND 회로(8c)로부터 L 레벨의 신호가 출력된다. 또한, 이 로우 어드레스 스트로브 신호(RAS)가 L 레벨일 때에 클럭 신호(CLK)가 L 레벨에서 H 레벨로 상승하는 타이밍을, 액세스 동작 개시 타이밍으로 한다. 그리고, NAND 회로(8c)에서 출력된 L 레벨의 신호가 인버터 회로(8b)에 입력됨으로써, 인버터 회로(8b)에서 H 레벨의 내부 클럭 신호가 출력된다. 이 H 레벨의 내부 클럭 신호는 어드레스 래치 회로(21)의 DFF 회로(21a)에 입력된다. 이에 따라, 어드레스 래치 회로(21)는 그 때 외부로부터 입력되어 있던 외부 어드레스 신호(XA)를 보유한다.
그 다음, 어드레스 래치 회로(21)에 의해 보유된 외부 어드레스 신호(XA)는, 지연 회로(22)의 1단째의 DFF 회로(22a)에 입력된다. 그리고, 외부 어드레스 신호(XA)는 3단의 DFF 회로(22a∼22c)에 의해 각각 1 클럭분씩 지연되어 출력된다. 이에 따라, 3단째의 DFF 회로(22c)에서 외부 어드레스 신호(XA)가 액세스 동작 개시 타이밍으로부터 3 클럭분 지연되어 출력된다. DFF 회로(22c)에서 3 클럭분 지연되어 출력된 외부 어드레스 신호(XA)는, 절환 회로(23)의 트랜스퍼 게이트 트랜지스터(23a)의 소스/드레인의 한쪽에 입력된다. 이때, 트랜스퍼 게이트 트랜지스터(23a)의 n채널 트랜지스터의 게이트에 입력되는 액세스 인에이블 신호(ACCE)를 H 레벨로 상승시킴과 동시에, 트랜스퍼 게이트 트랜지스터(23a)의 p채널 트랜지스터의 게이트에 입력되는 반전 액세스 인에이블 신호(/ACCE)를 L 레벨로 하강시킨다. 이에 따라, 트랜스퍼 게이트 트랜지스터(23a)는 온 상태로 되기 때문에, 지연 회로 (22)에서 출력된 외부 어드레스 신호(XA)는 트랜스퍼 게이트 트랜지스터(23a)를 통해 출력된다. 이 때문에, 절환 회로(23)로부터, 외부 어드레스 신호(XA)에 대응하는 내부 로우 어드레스 신호(XA)가 로우 디코더(2)(도 1 참조)로 입력된다.
그리고, 로우 디코더(2)에 의해, 내부 로우 어드레스 신호(XA)에 대응하는 워드선(WL)이 활성화될 뿐만 아니라, 그 활성화된 워드선(WL)에 연결되는 메모리 셀(20)에 비트선(BL)을 통해 통상 액세스 동작(판독 동작 및 기입 동작)이 행해진다. 통상 액세스 동작의 판독 동작에서는, 활성화된 워드선(WL)에 연결되는 모든 메모리 셀(20)에 기억된 데이터를 비트선(BL)을 통해 일괄하여 판독한다. 또한, 이 판독 동작에서는, 데이터가 파괴되는 메모리 셀(20)이 발생하기 때문에, 판독 동작 후, 재기입 동작을 행한다. 이 재기입 동작에서는, 판독한 데이터의 전압을 센스 앰프(17)에서 증폭한 후, 증폭한 전압을 비트선(BL)을 통해 데이터가 판독된 원래의 메모리 셀(20)의 강유전체 커패시터(19)에 인가함으로써, 데이터의 재기입을 행한다. 또한, 통상 액세스 동작의 기입 동작에서는, 활성화된 워드선(WL)에 연결되는 모든 메모리 셀(20)에 비트선(BL)을 통해 일괄하여 데이터를 기입한다.
또한, 트랜스퍼 게이트 트랜지스터(23a)로부터 외부 어드레스 신호(XA)가 출력될 때, 절환 회로(23)의 다른 한쪽의 트랜스퍼 게이트 트랜지스터(23b)의 n채널 트랜지스터의 게이트에 입력되는 리프레시 요구 신호(REFE)를 L 레벨로 하강시킴과 동시에, 트랜스퍼 게이트 트랜지스터(23b)의 p채널 트랜지스터의 게이트에 입력되는 반전 리프레시 요구 신호(/REFE)를 H 레벨로 상승시킨다. 이에 따라, 트랜스퍼 게이트 트랜지스터(23b)는 오프 상태로 된다. 따라서, 절환 회로(23) 한쪽의 트랜스퍼 게이트 트랜지스터(23a)로부터 외부 어드레스 신호(XA)가 출력될 때에는, 다른쪽의 트랜스퍼 게이트 트랜지스터(23b)로부터 리프레시 어드레스 신호는 출력되지 않는다.
또한, 외부 어드레스 신호(XA)가 3 클럭분 지연되고 있는 기간에는, 트랜스퍼 게이트 트랜지스터(23a)의 n채널 트랜지스터의 게이트에 입력되는 액세스 인에이블 신호(ACCE)는 L 레벨로 유지되어 있으면서 동시에, 트랜스퍼 게이트 트랜지스터(23a)의 p채널 트랜지스터의 게이트에 입력되는 반전 액세스 인에이블 신호(/ACCE)는 H 레벨로 유지되어 있다. 이에 따라, 트랜스퍼 게이트 트랜지스터(23a)는 오프 상태로 유지되므로, 외부 어드레스 신호(XA)가 3 클럭분 지연되고 있는 기간에는, 절환 회로(23)의 트랜스퍼 게이트 트랜지스터(23a)로부터 로우 디코더(2)에 내부 로우 어드레스 신호가 입력되지 않는다. 또한, 이 기간에는, 외부 어드레스 신호(XA)에 대응하는 내부 컬럼 어드레스 신호가 컬럼 어드레스 버퍼(9)(도 1 참조)로부터 컬럼 디코더(14)에 입력 대기된다. 이 때문에, 이 기간에는 통상 액세스 동작이 행해지지 않는 빈 시간이 발생한다.
제1 실시예에서는, 상기의 외부 어드레스 신호(XA)를 3 클럭분 지연시킴으로써 발생시킨 빈 시간을 이용하여, 메모리 셀(20)에 대한 리프레시 동작을 행한다. 또한, 리프레시 동작은 액세스 횟수의 합계가 소정의 횟수에 도달했을 때에 행한다. 구체적으로는, 리프레시 제어 회로(5)의 카운터(3)에 의해 액세스 횟수의 합계가 소정의 횟수에 도달한 것이 검출되었을 때에는, 액세스 동작 개시 타이밍에서 리프레시 제어 회로(5)로부터 리프레시 동작을 행하는 메모리 셀(20)에 대응하는 리프레시 어드레스 신호(RA)와, H 레벨의 리프레시 요구 신호(REFE)와, L 레벨의 반전 리프레시 요구 신호(/REFE)가 출력된다. 또한, 이때, 리프레시 제어 회로(5)의 카운터(3)에 의해 카운트된 액세스 횟수의 합계는 「0」으로 리셋된다. 그리고, H 레벨의 리프레시 요구 신호(REFE)가 게이트에 입력되는 절환 회로(23)의 트랜스퍼 게이트 트랜지스터(23b)의 n채널 트랜지스터는 온 상태로 된다. 또한, L 레벨의 반전 리프레시 요구 신호(/REFE)가 게이트에 입력되는 절환 회로(23)의 트랜스퍼 게이트 트랜지스터(23b)의 p채널 트랜지스터는 온 상태로 된다. 이 때문에, 리프레시 어드레스 신호(RA)가 트랜스퍼 게이트 트랜지스터(23b)를 통해 출력되므로, 절환 회로(23)로부터 로우 디코더(2)에는 리프레시 어드레스 신호(RA)에 대응하는 내부 로우 어드레스 신호(RA)가 입력된다. 이에 따라, 로우 디코더(2)에 의해 내부 로우 어드레스 신호(RA)에 대응하는 1개의 워드선(WL)이 활성화될 뿐만 아니라, 그 활성화된 1개의 워드선(WL)에 연결되는 모든 메모리 셀(20)에 대해 비트선(BL)을 통해 리프레시 동작이 행해진다.
또한, 리프레시 동작은 통상 액세스 동작에서의 판독 동작 및 재기입 동작과 마찬가지로 행한다. 즉, 활성화된 1개의 워드선(WL)에 연결되는 모든 메모리 셀(20)에 기억된 데이터를 비트선(BL)을 통해 일괄하여 판독함과 동시에, 판독한 데이터의 전압을 센스 앰프(17)에서 증폭한다. 그리고, 증폭한 전압을 비트선(BL)을 통해 데이터가 판독된 원래의 메모리 셀(20)의 강유전체 커패시터(19)에 인가함으로써, 데이터의 재기입을 행한다. 이에 따라, 메모리 셀(20)에 기억된 데이터가 리프레시된다. 이 리프레시 동작은 통상 액세스 동작마다 발생하는 빈 시간에 각 각 행해짐과 동시에, 메모리 셀 어레이(1)에 포함되는 워드선(WL)의 개수만큼, 워드선(WL)마다 순서대로 행해진다. 그리고, 리프레시 동작이 행해질 때마다, 리프레시 제어 회로(5)의 카운터(3)에 의해 액세스 횟수가 +1만큼 카운트 업 될 뿐만 아니라, 리프레시 제어 회로(5)의 어드레스용 카운터(4)에 의해, 리프레시 동작이 행해진 워드선(WL)에 대응하는 리프레시 동작의 횟수가 +1만큼 카운트 업 된다. 그리고, 메모리 셀 어레이(1)에 포함되는 모든 워드선(WL)에 연결되는 모든 메모리 셀(20)에 대하여 리프레시 동작이 행해진다. 그리고, 모든 워드선(WL)에 연결되는 모든 메모리 셀(20)에 대해 리프레시 동작이 행해진 후에, 리프레시 제어 회로(5)의 어드레스용 카운터(4)가 「0」으로 리셋된다. 이 후, 다시, 통상 액세스 동작이 반복하여 행해진다. 리프레시 제어 회로(5)의 카운터(3)는, 상기의 리프레시 동작의 횟수와, 다시 행해지는 통상 액세스 동작의 횟수를 합산하여 카운트한다. 이 다음, 리프레시 제어 회로(5)의 카운터(3)에 의해 카운트되는 리프레시 동작 및 통상 액세스 동작 횟수의 합계가 소정의 횟수에 도달할 때까지는, 리프레시 동작을 행하지 않고 통상 액세스 동작이 행해진다.
제1 실시예에서는, 상기한 바와 같이, 통상 액세스 동작을 행할 때에 외부로부터 입력되는 외부 어드레스 신호(XA)를 지연시켜 출력하는 지연 회로(22)와, 데이터의 리프레시 동작을 행하는 메모리 셀(20)에 대응하는 리프레시 어드레스 신호(RA)를 출력하는 리프레시 제어 회로(5)와, 지연 회로(22)로부터 출력되는 외부 어드레스 신호(XA)와, 리프레시 제어 회로(5)로부터 출력되는 리프레시 어드레스 신호(RA)를 적절하게 절환하여 출력하는 절환 회로(23)를 설치할 뿐만 아니라, 지연 회로(22)에 의해 외부 어드레스 신호(XA)가 3 클럭분 지연된 기간에, 절환 회로(23)로부터 출력시킨 리프레시 어드레스 신호(RA)(내부 어드레스 신호(RA))에 대응하는 메모리 셀(20)에 리프레시 동작을 행함으로써, 지연 회로(22)에 의해 고속의 클럭 신호를 이용하는 일 없이, 통상 액세스 동작이 없는 빈 시간을 발생시킬 수 있을 뿐만 아니라, 그 빈 시간에 리프레시 제어 회로(5) 및 절환 회로(23)를 이용하여 리프레시 동작을 행할 수 있다. 이에 따라, 소비 전류를 증대시키지 않고 리프레시 동작을 행할 수 있다.
또한, 제1 실시예에서는, 카운터(3)에 의해 액세스 횟수의 합계가 소정의 횟수에 도달한 것이 검출된 것에 기초하여, 절환 회로(23)로부터 외부 어드레스 신호(XA) 대신에 리프레시 어드레스 신호(RA)를 출력시킴과 동시에, 그 리프레시 어드레스 신호(RA)에 대응하는 워드선(WL)에 연결되는 메모리 셀(20)에 리프레시 동작을 행함으로써, 상기 소정의 횟수를 데이터의 소실을 회피하기 위해 리프레시 동작을 행할 필요가 있는 소정의 액세스 횟수로 설정하면, 데이터의 소실이 발생하는 소정의 액세스 횟수에 도달하기 전에, 리프레시 동작을 개시시킬 수 있다. 이에 따라, 확실하게 메모리 셀(20)의 데이터의 소실을 억제할 수 있다.
(제2 실시예)
다음으로, 도 5를 참조하여, 본 발명의 제2 실시예에 따른 크로스 포인트형의 강유전체 메모리의 구성에 대해 설명한다.
이 제2 실시예에 따른 크로스 포인트형의 강유전체 메모리는, 도 5에 도시하는 바와 같이, 상기 제1 실시예에 따른 크로스 포인트형의 강유전체 메모리와 상이 하게, 리프레시 제어 회로(5) 내에 제1 실시예에 따른 카운터(3)(도 1 참조) 대신에 타이머(33)가 설치되어 있다. 또한, 이 타이머(33)는 본 발명의 「액세스 시간 계측 회로」의 일례이다. 또한, 타이머(33)는 메모리 셀(19)에 대한 액세스 시간을 계측하기 위해 설치되어 있다. 또한, 리프레시 제어 회로(5)는 타이머(33)에 의해 계측된 액세스 시간이 소정의 시간에 도달한 것에 기초하여, 리프레시 어드레스 신호(RA)와, H 레벨의 리프레시 요구 신호(REFE)와, L 레벨의 반전 리프레시 요구 신호(/REFE)를 로우 디코더(2)에 출력하도록 구성되어 있다. 제2 실시예에 따른 크로스 포인트형의 강유전체 메모리의 상기 이외의 구성은, 상기 제1 실시예에 따른 크로스 포인트형의 강유전체 메모리의 구성과 마찬가지이다.
다음으로, 도 3 내지 도 5를 참조하여, 본 발명의 제2 실시예에 따른 크로스 포인트형의 강유전체 메모리의 동작에 대하여 설명한다. 이 제2 실시예에 따른 크로스 포인트형의 강유전체 메모리에서는, 상기 제1 실시예와 상이하게, 리프레시 제어 회로(5)의 타이머(33)에 의해 리프레시 동작을 실시하는 타이밍을 검출한다. 즉, 타이머(33)는 액세스 시간을 계측하면서, 그 계측한 시간을 적산한다. 타이머(33)에 의해 계측된 액세스 시간의 합계가 소정의 액세스 시간에 도달했을 때에는, 도 4에 도시한 제1 실시예의 경우와 마찬가지로, 액세스 동작 개시 타이밍에서, 리프레시 제어 회로(5)로부터 리프레시 동작을 행하는 메모리 셀(20)에 대응하는 리프레시 어드레스 신호(RA)와, H 레벨의 리프레시 요구 신호(REFE)와, L 레벨의 반전 리프레시 요구 신호(/REFE)가 출력된다. 이에 따라, 도 3에 도시한 제1 실시예와 마찬가지로, 절환 회로(23)의 트랜스퍼 게이트 트랜지스터(23b)는 온 상태로 되 기 때문에, 리프레시 어드레스 신호(RA)(내부 로우 어드레스 신호(RA))가 트랜스퍼 게이트 트랜지스터(23b)를 통해 로우 디코더(2)(도 5 참조)에 출력된다. 이 때문에, 로우 디코더(2)에 의해, 내부 로우 어드레스 신호(RA)에 대응하는 1개의 워드선(WL)이 활성화될 뿐만 아니라, 그 활성화된 1개의 워드선(WL)에 연결되는 모든 메모리 셀(20)에 대하여, 비트선(BL)을 통해 리프레시 동작이 행해진다. 또한, 타이머(33)에 의해 계측된 액세스 시간의 합계가 소정의 시간에 도달했을 때에, 타이머(33)에 의해 계측된 액세스 시간의 합계는 「0」으로 리셋된다. 그 후, 타이머(33)는 리프레시 동작의 시간과, 모든 메모리 셀(20)에 대한 리프레시 동작 후에 다시 행해지는 통상 액세스 동작의 시간을 합산하여 계측한다. 그리고, 타이머(33)에 의해 계측된 리프레시 동작 및 통상 액세스 동작 시간의 합계가 소정의 액세스 시간에 도달했을 때에는, 다시 리프레시 동작이 행해진다.
제2 실시예에 따른 크로스 포인트형의 강유전체 메모리의 상기 이외의 동작은, 상기 제1 실시예에 따른 크로스 포인트형의 강유전체 메모리의 동작과 마찬가지이다.
제2 실시예에서는, 상기한 바와 같이, 타이머(33)에 의해 계측된 액세스 시간의 합계가 소정의 시간에 도달한 것에 기초하여, 절환 회로(23)로부터 외부 어드레스 신호 대신에 리프레시 어드레스 신호(RA)를 출력시킴과 동시에, 그 리프레시 어드레스 신호(RA)에 대응하는 메모리 셀(20)에 리프레시 동작을 행함으로써, 상기 소정의 시간을, 데이터의 소실을 회피하기 위해 리프레시 동작을 행할 필요가 있는 소정의 액세스 시간으로 설정하면, 데이터의 소실이 발생하는 소정의 액세스 시간 에 도달하기 전에, 리프레시 동작을 개시시키는 것이 가능하다. 이에 따라, 확실하게, 메모리 셀(20)의 데이터의 소실을 억제할 수 있다.
제2 실시예에 따른 상기 이외의 효과는, 상기 제1 실시예에 따른 효과와 마찬가지이다.
또한, 이번에 개시된 실시예는, 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는, 상기한 실시예의 설명에서가 아니라 특허 청구의 범위에 의해서 나타내어지고, 또한 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 실시예에서는, 본 발명에 따른 메모리의 일례로서 강유전체 메모리를 예로 들어 설명했지만, 본 발명은 이것에 한하지 않고, 강유전체 메모리 이외의 메모리에 대해서도 본 발명을 적용할 수 있다. 예를 들면, 도 6에 도시하는 바와 같은 DRAM에도 본 발명을 적용할 수 있다. 이 도 6에 도시한 DRAM에서는, 상기 제2 실시예와 상이하게, 메모리 셀 어레이(41)를 구성하는 복수의 메모리 셀(60)은, 각각, 커패시터(59a)와, n채널 트랜지스터(59b)로 이루어진다. 또한, n채널 트랜지스터(59b)는 본 발명의 「트랜지스터」의 일례이다. 또한, 커패시터(59a)의 한쪽 전극은 n채널 트랜지스터(59b)의 소스/드레인의 한쪽에 접속되어 있으면서 동시에, 다른쪽 전극은 접지되어 있다. 또한, n채널 트랜지스터(59b)의 소스/드레인의 다른쪽은 비트선(BL)에 접속되어 있으면서, n채널 트랜지스터(59b)의 게이트는 워드선(WL)에 접속되어 있다. 도 6에 도시한 DRAM의 상기 이외의 구성은, 상기 제2 실시예에 따른 강유전체 메모리의 구성과 마찬가지이다.
또한, 상기 제1 실시예에서는, 통상 액세스 동작을 행할 때에 입력되는 외부 어드레스 신호를 3 클럭분 지연시키는 예에 대해 설명하였지만, 본 발명은 이것에 한하지 않고, 외부 어드레스 신호를 3 클럭분 이외의 클럭수 만큼 지연시켜도 된다.
또한, 상기 제1 실시예에서는, 리프레시 제어 회로의 카운터에 의해, 리프레시 동작의 횟수와 통상 액세스 동작의 횟수를 합산하여 카운트하도록 구성하였지만, 본 발명은 이것에 한하지 않고, 리프레시 제어 회로의 카운터에 의해, 리프레시 동작의 횟수를 카운트하지 않으면서, 통상 액세스 동작의 횟수만을 카운트하도록 구성하여도 된다.
또한, 상기 제1 실시예에서는, 리프레시 제어 회로의 타이머에 의해, 리프레시 동작의 시간과 통상 액세스 동작의 시간을 합산하여 계측하도록 구성하였지만, 본 발명은 이것에 한하지 않고, 리프레시 제어 회로의 카운터에 의해, 리프레시 동작의 시간을 계측하지 않으면서, 통상 액세스 동작의 시간만을 계측하도록 구성하여도 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 크로스 포인트형의 강유전체 메모리에서, 지연 회로에 의해 만들어진 빈 시간에 리프레시 동작을 행할 수 있기 때문에, 크로스 포인트형의 강유전체 메모리에서 소비 전류를 증대시키지 않고 리프레시 동작을 행할 수 있다.
또한, DRAM에서 지연 회로에 의해 만들어진 빈 시간에 리프레시 동작을 행하 는 것이 가능하기 때문에, DRAM에서 소비 전류를 증대시키지 않고 리프레시 동작을 행할 수 있다.

Claims (20)

  1. 삭제
  2. 데이터를 기억하는 복수의 메모리 셀과,
    통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,
    상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,
    상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,
    상기 지연 회로에 의해 상기 제1 어드레스 신호가 지연되는 상기 소정 기간 내에, 상기 절환 회로로부터 상기 제2 어드레스 신호가 출력됨과 함께, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 대하여 상기 리프레시 동작이 행해지는 메모리.
  3. 제2항에 있어서,
    상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선을 더 구비하며,
    상기 메모리 셀은, 상기 복수의 워드선과 상기 복수의 비트선이 교차하는 위 치에 각각 설치되고,
    상기 지연 회로에 의해 상기 제1 어드레스 신호가 지연되는 상기 소정 기간 내에, 상기 제2 어드레스 신호에 대응하는 1개의 상기 워드선에 연결되는 모든 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
  4. 제3항에 있어서,
    상기 리프레시 동작은, 모든 상기 워드선에 대해, 상기 통상 액세스 동작마다 상기 워드선 1개씩 순차적으로 행해지는 메모리.
  5. 데이터를 기억하는 복수의 메모리 셀과,
    통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,
    상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,
    상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,
    상기 리프레시 제어 회로는 상기 메모리 셀에 대한 액세스 횟수를 검출하는 액세스 횟수 검출 회로를 포함하고,
    상기 액세스 횟수 검출 회로에 의해 상기 액세스 횟수의 합계가 소정의 횟수에 도달한 것이 검출된 것에 기초하여, 상기 절환 회로로부터 상기 제1 어드레스 신호 대신에 상기 제2 어드레스 신호가 출력된 것에 응답하여, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
  6. 데이터를 기억하는 복수의 메모리 셀과,
    통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,
    상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,
    상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,
    상기 리프레시 제어 회로는 상기 메모리 셀에 대한 액세스 시간을 계측하는 액세스 시간 계측 회로를 포함하고,
    상기 액세스 시간 계측 회로에 의해 계측된 상기 액세스 시간의 합계가 소정의 시간에 도달한 것에 기초하여, 상기 절환 회로로부터 상기 제1 어드레스 신호 대신에 상기 제2 어드레스 신호가 출력된 것에 응답하여, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
  7. 데이터를 기억하는 복수의 메모리 셀과,
    통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,
    상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,
    상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,
    상기 통상 액세스 동작을 행하는 상기 메모리 셀에 대응하는 상기 제1 어드레스 신호를 보유하는 어드레스 보유 회로를 더 구비하고,
    상기 지연 회로는 상기 어드레스 보유 회로에 의해 보유된 상기 제1 어드레스 신호를 지연시켜 출력하는 메모리.
  8. 데이터를 기억하는 복수의 메모리 셀과,
    통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,
    상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,
    상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,
    상기 지연 회로는, 직렬로 접속된 복수의 지연 회로부를 포함하고,
    상기 복수의 지연 회로부가 각각 1 클럭분씩 상기 제1 어드레스 신호를 지연시켜 출력함으로써, 상기 지연 회로로부터 상기 제1 어드레스 신호가 상기 소정 기간 지연되어 출력되는 메모리.
  9. 데이터를 기억하는 복수의 메모리 셀과,
    통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,
    상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,
    상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,
    상기 절환 회로는, 상기 지연 회로로부터의 상기 제1 어드레스 신호가 입력되는 제1 트랜지스터와, 상기 리프레시 제어 회로로부터의 상기 제2 어드레스 신호가 입력되는 제2 트랜지스터를 포함하고,
    상기 통상 액세스 동작시에는, 상기 제1 트랜지스터가 온 상태로 됨과 함께, 상기 제2 트랜지스터가 오프 상태로 됨으로써, 상기 제1 트랜지스터를 통해 상기 제1 어드레스 신호가 출력되며,
    상기 리프레시 동작시에는, 상기 제1 트랜지스터가 오프 상태로 됨과 함께, 상기 제2 트랜지스터가 온 상태로 됨으로써, 상기 제2 트랜지스터를 통해 상기 제2 어드레스 신호가 출력되는 메모리.
  10. 데이터를 기억하는 복수의 메모리 셀과,
    통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,
    상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,
    상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,
    상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선을 더 구비하며,
    상기 메모리 셀은, 상기 복수의 워드선 및 상기 복수의 비트선의 교차점에 대응하는 위치에 각각 배치됨과 함께, 대응하는 상기 워드선 및 대응하는 상기 비트선에 접속되고, 상기 데이터를 기억하는 강유전체 커패시터를 포함하는 메모리.
  11. 데이터를 기억하는 복수의 메모리 셀과,
    통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,
    상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,
    상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,
    상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선을 더 구비하며,
    상기 메모리 셀은, 상기 복수의 워드선 및 상기 복수의 비트선의 교차점에 대응하는 위치에 각각 배치되어 있고, 대응하는 상기 워드선에 게이트가 접속됨과 함께, 대응하는 상기 비트선에 소스/드레인의 한쪽이 접속된 트랜지스터와, 상기 트랜지스터 소스/드레인의 다른쪽에 한쪽 전극이 접속됨과 함께, 다른쪽 전극이 접지되어, 상기 데이터를 기억하는 커패시터를 포함하는 메모리.
  12. 상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선과,
    상기 복수의 워드선 및 상기 복수의 비트선의 교차점에 대응하는 위치에 각각 배치됨과 함께, 대응하는 상기 워드선 및 대응하는 상기 비트선에 접속되어, 데이터를 기억하는 강유전체 커패시터를 포함하는 복수의 메모리 셀과,
    통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,
    상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,
    상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비한 메모리.
  13. 제12항에 있어서,
    상기 지연 회로에 의해 상기 제1 어드레스 신호가 지연되는 상기 소정 기간 내에, 상기 절환 회로로부터 상기 제2 어드레스 신호가 출력됨과 함께, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 대하여 상기 리프레시 동작이 행해지는 메모리.
  14. 제13항에 있어서,
    상기 지연 회로에 의해 상기 제1 어드레스 신호가 지연되는 상기 소정 기간 내에, 상기 제2 어드레스 신호에 대응하는 1개의 상기 워드선에 연결되는 모든 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
  15. 제14항에 있어서,
    상기 리프레시 동작은, 모든 상기 워드선에 대해, 상기 통상 액세스 동작마다 상기 워드선 1개씩 순차적으로 행해지는 메모리.
  16. 제12항에 있어서,
    상기 리프레시 제어 회로는, 상기 메모리 셀에 대한 액세스 횟수를 검출하는 액세스 횟수 검출 회로를 포함하고,
    상기 액세스 횟수 검출 회로에 의해 상기 액세스 횟수의 합계가 소정의 횟수에 도달한 것이 검출된 것에 기초하여, 상기 절환 회로로부터 상기 제1 어드레스 신호 대신에 상기 제2 어드레스 신호가 출력된 것에 응답하여, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
  17. 제12항에 있어서,
    상기 리프레시 제어 회로는, 상기 메모리 셀에 대한 액세스 시간을 계측하는 액세스 시간 계측 회로를 포함하고,
    상기 액세스 시간 계측 회로에 의해 계측된 상기 액세스 시간의 합계가 소정의 시간에 도달한 것에 기초하여, 상기 절환 회로로부터 상기 제1 어드레스 신호 대신에 상기 제2 어드레스 신호가 출력된 것에 응답하여, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
  18. 제12항에 있어서,
    상기 통상 액세스 동작을 행하는 상기 메모리 셀에 대응하는 상기 제1 어드레스 신호를 보유하는 어드레스 보유 회로를 더 구비하고,
    상기 지연 회로는 상기 어드레스 보유 회로에 의해 보유된 상기 제1 어드레스 신호를 지연시켜 출력하는 메모리.
  19. 제12항에 있어서,
    상기 지연 회로는, 직렬로 접속된 복수의 지연 회로부를 포함하고,
    상기 복수의 지연 회로부가 각각 1 클럭분씩 상기 제1 어드레스 신호를 지연시켜 출력함으로써, 상기 지연 회로로부터 상기 제1 어드레스 신호가 상기 소정 기간 지연되어 출력되는 메모리.
  20. 제12항에 있어서,
    상기 절환 회로는, 상기 지연 회로로부터의 상기 제1 어드레스 신호가 입력되는 제1 트랜지스터와, 상기 리프레시 제어 회로로부터의 상기 제2 어드레스 신호 가 입력되는 제2 트랜지스터를 포함하며,
    상기 통상 액세스 동작시에는, 상기 제1 트랜지스터가 온 상태로 됨과 함께, 상기 제2 트랜지스터가 오프 상태로 됨으로써, 상기 제1 트랜지스터를 통해 상기 제1 어드레스 신호가 출력되고,
    상기 리프레시 동작시에는, 상기 제1 트랜지스터가 오프 상태로 됨과 함께, 상기 제2 트랜지스터가 온 상태로 됨으로써, 상기 제2 트랜지스터를 통해 상기 제2 어드레스 신호가 출력되는 메모리.
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