KR100682436B1 - 메모리 - Google Patents
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- 데이터를 기억하는 복수의 메모리 셀과,통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,상기 지연 회로에 의해 상기 제1 어드레스 신호가 지연되는 상기 소정 기간 내에, 상기 절환 회로로부터 상기 제2 어드레스 신호가 출력됨과 함께, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 대하여 상기 리프레시 동작이 행해지는 메모리.
- 제2항에 있어서,상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선을 더 구비하며,상기 메모리 셀은, 상기 복수의 워드선과 상기 복수의 비트선이 교차하는 위 치에 각각 설치되고,상기 지연 회로에 의해 상기 제1 어드레스 신호가 지연되는 상기 소정 기간 내에, 상기 제2 어드레스 신호에 대응하는 1개의 상기 워드선에 연결되는 모든 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
- 제3항에 있어서,상기 리프레시 동작은, 모든 상기 워드선에 대해, 상기 통상 액세스 동작마다 상기 워드선 1개씩 순차적으로 행해지는 메모리.
- 데이터를 기억하는 복수의 메모리 셀과,통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,상기 리프레시 제어 회로는 상기 메모리 셀에 대한 액세스 횟수를 검출하는 액세스 횟수 검출 회로를 포함하고,상기 액세스 횟수 검출 회로에 의해 상기 액세스 횟수의 합계가 소정의 횟수에 도달한 것이 검출된 것에 기초하여, 상기 절환 회로로부터 상기 제1 어드레스 신호 대신에 상기 제2 어드레스 신호가 출력된 것에 응답하여, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
- 데이터를 기억하는 복수의 메모리 셀과,통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,상기 리프레시 제어 회로는 상기 메모리 셀에 대한 액세스 시간을 계측하는 액세스 시간 계측 회로를 포함하고,상기 액세스 시간 계측 회로에 의해 계측된 상기 액세스 시간의 합계가 소정의 시간에 도달한 것에 기초하여, 상기 절환 회로로부터 상기 제1 어드레스 신호 대신에 상기 제2 어드레스 신호가 출력된 것에 응답하여, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
- 데이터를 기억하는 복수의 메모리 셀과,통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,상기 통상 액세스 동작을 행하는 상기 메모리 셀에 대응하는 상기 제1 어드레스 신호를 보유하는 어드레스 보유 회로를 더 구비하고,상기 지연 회로는 상기 어드레스 보유 회로에 의해 보유된 상기 제1 어드레스 신호를 지연시켜 출력하는 메모리.
- 데이터를 기억하는 복수의 메모리 셀과,통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,상기 지연 회로는, 직렬로 접속된 복수의 지연 회로부를 포함하고,상기 복수의 지연 회로부가 각각 1 클럭분씩 상기 제1 어드레스 신호를 지연시켜 출력함으로써, 상기 지연 회로로부터 상기 제1 어드레스 신호가 상기 소정 기간 지연되어 출력되는 메모리.
- 데이터를 기억하는 복수의 메모리 셀과,통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,상기 절환 회로는, 상기 지연 회로로부터의 상기 제1 어드레스 신호가 입력되는 제1 트랜지스터와, 상기 리프레시 제어 회로로부터의 상기 제2 어드레스 신호가 입력되는 제2 트랜지스터를 포함하고,상기 통상 액세스 동작시에는, 상기 제1 트랜지스터가 온 상태로 됨과 함께, 상기 제2 트랜지스터가 오프 상태로 됨으로써, 상기 제1 트랜지스터를 통해 상기 제1 어드레스 신호가 출력되며,상기 리프레시 동작시에는, 상기 제1 트랜지스터가 오프 상태로 됨과 함께, 상기 제2 트랜지스터가 온 상태로 됨으로써, 상기 제2 트랜지스터를 통해 상기 제2 어드레스 신호가 출력되는 메모리.
- 데이터를 기억하는 복수의 메모리 셀과,통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선을 더 구비하며,상기 메모리 셀은, 상기 복수의 워드선 및 상기 복수의 비트선의 교차점에 대응하는 위치에 각각 배치됨과 함께, 대응하는 상기 워드선 및 대응하는 상기 비트선에 접속되고, 상기 데이터를 기억하는 강유전체 커패시터를 포함하는 메모리.
- 데이터를 기억하는 복수의 메모리 셀과,통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비하고,상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선을 더 구비하며,상기 메모리 셀은, 상기 복수의 워드선 및 상기 복수의 비트선의 교차점에 대응하는 위치에 각각 배치되어 있고, 대응하는 상기 워드선에 게이트가 접속됨과 함께, 대응하는 상기 비트선에 소스/드레인의 한쪽이 접속된 트랜지스터와, 상기 트랜지스터 소스/드레인의 다른쪽에 한쪽 전극이 접속됨과 함께, 다른쪽 전극이 접지되어, 상기 데이터를 기억하는 커패시터를 포함하는 메모리.
- 상호 교차하도록 배치된 복수의 워드선 및 복수의 비트선과,상기 복수의 워드선 및 상기 복수의 비트선의 교차점에 대응하는 위치에 각각 배치됨과 함께, 대응하는 상기 워드선 및 대응하는 상기 비트선에 접속되어, 데이터를 기억하는 강유전체 커패시터를 포함하는 복수의 메모리 셀과,통상 액세스 동작을 행할 때에 외부로부터 입력되는 상기 메모리 셀에 대응하는 제1 어드레스 신호를, 소정 기간 지연시켜 출력하는 지연 회로와,상기 데이터의 리프레시 동작을 행하는 상기 메모리 셀에 대응하는 제2 어드레스 신호를 출력하는 리프레시 제어 회로와,상기 지연 회로로부터 출력되는 상기 제1 어드레스 신호와, 상기 리프레시 제어 회로로부터 출력되는 상기 제2 어드레스 신호를 절환하여 출력하는 절환 회로를 구비한 메모리.
- 제12항에 있어서,상기 지연 회로에 의해 상기 제1 어드레스 신호가 지연되는 상기 소정 기간 내에, 상기 절환 회로로부터 상기 제2 어드레스 신호가 출력됨과 함께, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 대하여 상기 리프레시 동작이 행해지는 메모리.
- 제13항에 있어서,상기 지연 회로에 의해 상기 제1 어드레스 신호가 지연되는 상기 소정 기간 내에, 상기 제2 어드레스 신호에 대응하는 1개의 상기 워드선에 연결되는 모든 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
- 제14항에 있어서,상기 리프레시 동작은, 모든 상기 워드선에 대해, 상기 통상 액세스 동작마다 상기 워드선 1개씩 순차적으로 행해지는 메모리.
- 제12항에 있어서,상기 리프레시 제어 회로는, 상기 메모리 셀에 대한 액세스 횟수를 검출하는 액세스 횟수 검출 회로를 포함하고,상기 액세스 횟수 검출 회로에 의해 상기 액세스 횟수의 합계가 소정의 횟수에 도달한 것이 검출된 것에 기초하여, 상기 절환 회로로부터 상기 제1 어드레스 신호 대신에 상기 제2 어드레스 신호가 출력된 것에 응답하여, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
- 제12항에 있어서,상기 리프레시 제어 회로는, 상기 메모리 셀에 대한 액세스 시간을 계측하는 액세스 시간 계측 회로를 포함하고,상기 액세스 시간 계측 회로에 의해 계측된 상기 액세스 시간의 합계가 소정의 시간에 도달한 것에 기초하여, 상기 절환 회로로부터 상기 제1 어드레스 신호 대신에 상기 제2 어드레스 신호가 출력된 것에 응답하여, 상기 제2 어드레스 신호에 대응하는 상기 메모리 셀에 상기 리프레시 동작이 행해지는 메모리.
- 제12항에 있어서,상기 통상 액세스 동작을 행하는 상기 메모리 셀에 대응하는 상기 제1 어드레스 신호를 보유하는 어드레스 보유 회로를 더 구비하고,상기 지연 회로는 상기 어드레스 보유 회로에 의해 보유된 상기 제1 어드레스 신호를 지연시켜 출력하는 메모리.
- 제12항에 있어서,상기 지연 회로는, 직렬로 접속된 복수의 지연 회로부를 포함하고,상기 복수의 지연 회로부가 각각 1 클럭분씩 상기 제1 어드레스 신호를 지연시켜 출력함으로써, 상기 지연 회로로부터 상기 제1 어드레스 신호가 상기 소정 기간 지연되어 출력되는 메모리.
- 제12항에 있어서,상기 절환 회로는, 상기 지연 회로로부터의 상기 제1 어드레스 신호가 입력되는 제1 트랜지스터와, 상기 리프레시 제어 회로로부터의 상기 제2 어드레스 신호 가 입력되는 제2 트랜지스터를 포함하며,상기 통상 액세스 동작시에는, 상기 제1 트랜지스터가 온 상태로 됨과 함께, 상기 제2 트랜지스터가 오프 상태로 됨으로써, 상기 제1 트랜지스터를 통해 상기 제1 어드레스 신호가 출력되고,상기 리프레시 동작시에는, 상기 제1 트랜지스터가 오프 상태로 됨과 함께, 상기 제2 트랜지스터가 온 상태로 됨으로써, 상기 제2 트랜지스터를 통해 상기 제2 어드레스 신호가 출력되는 메모리.
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