JP2003007051A - メモリおよびその動作方法 - Google Patents

Abstract

(57)【要約】 【課題】非選択セルのデータが消えるディスターブ現象
やスタンバイ時（待機時）に逆バイアス状態が続くこと
に起因してデータが変化する逆バイアスリテンションを
防止することが可能なメモリを提供する。 【解決手段】このメモリは、強誘電体キャパシタ４２を
有する不揮発性のメモリセル４１と、その不揮発性のメ
モリセル４１に対して再書き込みするためのリフレッシ
ュコントローラを含む制御部１１とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリおよびそ
の動作方法に関し、特に、キャパシタを有する不揮発性
のメモリセルを含むメモリおよびその動作方法に関す
る。

【０００２】

【従来の技術】従来、半導体メモリとして、揮発性メモ
リと不揮発性メモリとが知られている。また、揮発性メ
モリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られており、不
揮発性メモリとしては、フラッシュＥＥＰＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）が知られている。ＤＲＡＭおよびフラッシュＥ
ＥＰＲＯＭは、高集積化が可能であるため、幅広く使用
されている。

【０００３】図９は、従来のＤＲＡＭのメモリセルの構
成を示した等価回路図である。また、図１０は、従来の
ＤＲＡＭに用いられるトレンチ型キャパシタの構造を示
した断面図である。まず、図９を参照して、従来の揮発
性メモリとしてのＤＲＡＭのメモリセル１０３は、１つ
の選択トランジスタ１０１と、１つのキャパシタ１０２
とによって構成されている。そして、メモリセルの情報
は、電荷としてキャパシタ１０２に蓄えられる。メモリ
セルの情報を読み出すときは、ワード線ＷＬが立ち上が
ることによって、選択トランジスタ１０１がオン状態と
なる。これにより、セル容量Ｃｃｅｌｌとビット線容量
Ｃｂｌとが容量結合する。これにより、メモリセルに蓄
えられていた電荷量によって、ビット線電位が決まるの
で、その電位を読み出すことができる。

【０００４】上記のような構成を有する従来のＤＲＡＭ
のメモリセルにおいて、微細化された場合にもキャパシ
タ１０２のセル容量Ｃｃｅｌｌを確保するために、図１
０に示すように、キャパシタ１０２を構成する上部電極
１０２ａおよび下部電極１０２ｃならびに誘電体膜１０
２ｂを縦方向に延ばしたトレンチ型キャパシタが用いら
れている。しかしながら、さらに微細化が進むと、図１
０に示したトレンチ型キャパシタを用いてもキャパシタ
１０２の容量を確保することが困難になってきている。
すなわち、デザインルールの縮小によるＤＲＡＭの高集
積化は、限界に近づいてきている。

【０００５】また、不揮発性メモリとしてのフラッシュ
ＥＥＰＲＯＭ（以下、フラッシュメモリという）では、
スタック型およびスプリットゲート型などのＣＨＥ（チ
ャネルホットエレクトロン）書き込み方式のメモリセル
は、チャネル長の微細化に限界がある。また、ＮＡＮＤ
型などのＦＮ（ファウラーノルドハイム）書き込み方式
のメモリセルでは、微細化の限界は、ロジックトランジ
スタと同等である。しかし、フラッシュメモリの動作に
は、１５Ｖ〜２０Ｖの高電圧が必要であり、ロジックト
ランジスタの低電源電圧化が進むと、その低電源電圧か
ら１５Ｖ〜２０Ｖの高電圧を生成する際の生成効率が低
下する。このため、電力消費が増大するとともにチャー
ジポンプ部の面積も大きくなるので、微細化の妨げにな
るという問題がある。

【０００６】一方、近年注目されている不揮発性メモリ
の１つとして、強誘電体メモリが知られている。この強
誘電体メモリは、強誘電体の分極方向による容量変化を
メモリ素子として利用するメモリである。この強誘電体
メモリは、原理的に、高速かつ低電圧でデータ書き換え
が可能であるので、高速および低電圧というＤＲＡＭの
利点と、不揮発性というフラッシュメモリの利点とを兼
ね備えた理想のメモリとして脚光を浴びている。

【０００７】強誘電体メモリのメモリセル方式は、１ト
ランジスタ１キャパシタ方式、単純マトリックス方式お
よび１トランジスタ方式の３種類に大きく分類される。
図１１は、１トランジスタ１キャパシタ方式の強誘電体
メモリのメモリセルを示した等価回路図である。また、
図１２は、単純マトリックス方式の強誘電体メモリのメ
モリセルアレイを示した等価回路図である。図１３は、
単純マトリックス方式の強誘電体メモリの動作を説明す
るためのヒステリシス図であり、図１４は、単純マトリ
ックス方式の強誘電体メモリにおけるディスターブ現象
を説明するためのヒステリシス図である。また、図１５
は、１トランジスタ方式の強誘電体メモリのメモリセル
を示した等価回路図である。図１６は、図１５に示した
１トランジスタ方式の強誘電体メモリの書き込み時にお
ける電圧印加状態を説明するための等価回路図であり、
図１７は、図１５に示した１トランジスタ方式の強誘電
体メモリのスタンバイ時における電圧印加状態を説明す
るための等価回路図である。

【０００８】まず、図１１に示すように、１トランジス
タ１キャパシタ方式の強誘電体メモリのメモリセル１１
３は、ＤＲＡＭと同様、１つの選択トランジスタ１１１
と１つの強誘電体キャパシタ１１２とによって構成され
ている。ＤＲＡＭと異なる点は、キャパシタが強誘電体
キャパシタ１１２である点である。動作としては、ワー
ド線ＷＬが立ち上がることによって選択トランジスタ１
１１がオン状態になる。これにより、強誘電体キャパシ
タ１１２のキャパシタ容量Ｃｃｅｌｌとビット線容量Ｃ
ｂｌとが接続される。次に、プレート線ＰＬがパルス駆
動されることによって、強誘電体キャパシタ１１２の分
極方向によって異なる電荷量がビット線ＢＬに送られ
る。そして、ＤＲＡＭの場合と同様、ビット線ＢＬの電
圧として、データが読み出される。

【０００９】この１トランジスタ１キャパシタ方式の強
誘電体メモリでは、ＤＲＡＭと同様の構成を有するた
め、強誘電体キャパシタ１１２の微細化に限界がある。
このため、ＤＲＡＭと同様、高集積化には限界がある。

【００１０】次に、図１２〜図１４を参照して、単純マ
トリックス方式の強誘電体メモリについて説明する。単
純マトリックス方式の強誘電体メモリのメモリセル１２
１は、図１２に示すように、ワード線ＷＬと、ビット線
ＢＬと、ワード線ＷＬとビット線ＢＬとの交点に位置す
る強誘電体キャパシタ１２２とから構成されている。強
誘電体キャパシタ１２２の一端は、ワード線ＷＬに接続
されており、強誘電体キャパシタ１２２の他端は、ビッ
ト線ＢＬに接続されている。この単純マトリックス方式
の強誘電体メモリでは、ビット線ＢＬと強誘電体キャパ
シタ１２２との容量結合による電位を読み出すので、Ｄ
ＲＡＭと同様に、容量の確保が必要である。ただし、こ
の単純マトリックス方式の強誘電体メモリでは、強誘電
体キャパシタ１２２のみによってメモリセル１２１が構
成されており、選択トランジスタが存在しないため、Ｄ
ＲＡＭよりも集積度を高めることができる。

【００１１】ここで、この単純マトリックス方式の強誘
電体メモリの動作を図１２および図１３を参照して説明
する。書き込み動作としては、スタンバイ状態では、強
誘電体キャパシタ１２２の両端は同一電位となってい
る。データ「１」を書き込むときには、ワード線ＷＬに
Ｖｃｃを印加するとともに、ビット線ＢＬに０Ｖを印加
する。この時、強誘電体キャパシタ１２２には、Ｖｃｃ
の電圧が印加される。これにより、図１３に示したＡ点
に移る。その後、強誘電体キャパシタ１２２の両端を同
一電位にすると、図１３に示す「１」に遷移する。デー
タ「０」を書き込むときには、ワード線ＷＬに０Ｖを印
加するとともに、ビット線ＢＬにＶｃｃを印加する。こ
の時、強誘電体キャパシタ１２２には、−Ｖｃｃの電圧
が印加される。これにより、図１３のＢ点に移る。この
後、強誘電体キャパシタ１２２の両端を同一電位にする
と、図１３に示す「０」に遷移する。

【００１２】また、読み出し動作としては、まず、ビッ
ト線ＢＬを０Ｖにプリチャージする。次に、ワード線Ｗ
ＬをＶｃｃに立ち上げる。この電圧Ｖｃｃは、強誘電体
キャパシタ１２２の容量ＣＦＥ、ビット線ＢＬの寄生容
量をＣＢＬとすると、ＣＦＥとＣＢＬとで容量分割され
る。強誘電体キャパシタ１２２の容量ＣＦＥは、図１３
に示すように、保持されているデータによって、Ｃ０ま
たはＣ１として近似することができる。そのため、ビッ
ト線ＢＬの電位は以下の式（１）および式（２）によっ
て表される。

【００１３】 Ｖ０＝｛Ｃ０／（Ｃ０＋ＣＢＬ）｝×Ｖｃｃ ・・・・・（１） Ｖ１＝｛Ｃ１／（Ｃ１＋ＣＢＬ）｝×Ｖｃｃ ・・・・・（２） 上記式（１）は、データ「０」が保持されているときの
ビット線ＢＬの電位Ｖ０を示しており、上記式（２）
は、データ「１」が保持されているときのビットＢＬの
電位Ｖ１を示している。

【００１４】上記式（１）のビット線電位Ｖ０と上記式
（２）によるビット線電位Ｖ１との電位差をリードアン
プによって判別することによりデータの読み出しを行
う。このデータの読み出し時に、メモリセルのデータは
破壊されるので、データの読み出し後に、読み出しデー
タに応じた書き込み動作（リストア）を行う。

【００１５】なお、単純マトリックス方式の強誘電体メ
モリには、非選択セルのデータが消えるディスターブと
いう不都合がある。すなわち、選択ビット線ＢＬおよび
選択ワード線ＷＬに接続される非選択のメモリセルに
は、書き込み時および読み出し時に、１／２Ｖｃｃの電
圧が印加されることになる。したがって、図１４に示す
ように、強誘電体の持つヒステリシス特性によって、分
極量が減少していき、その結果、データが消えてしま
う。

【００１６】次に、図１５〜図１７を参照して、１トラ
ンジスタ方式の強誘電体メモリについて説明する。１ト
ランジスタ方式の強誘電体メモリのメモリセル１３１
は、図１５に示すように、ＭＯＳトランジスタ１３３の
ゲートに、強誘電体キャパシタ１３２を接続した構成を
有する。また、この１トランジスタ方式の強誘電体メモ
リでは、強誘電体キャパシタ１３２の一端は、ワード線
ＷＬに接続されており、強誘電体キャパシタ１３２の他
端は、セルトランジスタを構成するＭＯＳトランジスタ
１３３のゲートに接続されている。この１トランジスタ
方式の強誘電体メモリでは、強誘電体キャパシタ１３２
の分極方向によって、ＭＯＳトランジスタ１３３のしき
い値電圧が変化するので、メモリセル電流が変化する。
このメモリセル電流の変化を判別することによって、デ
ータが読み出される。この１トランジスタ方式の強誘電
体メモリでは、メモリセル電流を検出することによりデ
ータの読み出しが行われるので、図１１に示した１トラ
ンジスタ１キャパシタ方式の強誘電体メモリのように、
ビット線容量を考慮して強誘電体キャパシタのキャパシ
タ容量をある程度大きくする必要がない。このため、強
誘電体キャパシタ１３２を小さくすることができるの
で、微細化に適している。

【００１７】以下、１トランジスタ方式の強誘電体メモ
リの動作について説明する。まず、スタンバイ状態で
は、全てのワード線ＷＬ、ビット線ＢＬおよびソース線
ＳＬは０Ｖとなっている。書き込み動作としては、デー
タ「１」を書き込む際には、ワード線ＷＬにＶｐｐ（昇
圧電圧）を印加する。この時、強誘電体キャパシタ１３
２には、ＭＯＳトランジスタ１３３のゲート容量と容量
分割された電位Ｖｃｃが印加される。これにより、初期
状態であるにもかかわらず、図１３に示した点Ａに移
る。その後、ワード線ＷＬを０Ｖに戻すと、図１３に示
したデータ「１」に遷移する。データ「０」を書き込む
際には、ワード線ＷＬに０Ｖ、ビット線ＢＬにＶｐｐを
印加する。この場合、強誘電体キャパシタ１３２には、
−Ｖｃｃの電圧が印加される。これにより、図１３に示
したＢ点に移る。その後、ビット線ＢＬを０Ｖに戻す
と、図１３に示したデータ「０」に遷移する。

【００１８】１トランジスタ方式の強誘電体メモリの読
み出し動作の際には、ワード線ＷＬを分極反転しない程
度の電圧Ｖｒに立ち上げることにより行う。これによ
り、セルトランジスタ（ＭＯＳトランジスタ）１３３の
ゲート電圧が書き込み状態によって変化する。そして、
セルトランジスタ１３３のゲート電圧の変化によってセ
ルトランジスタ１３３を流れる電流が異なるので、その
電流差をビット線ＢＬを通じて読み出す。すなわち、１
トランジスタ方式の強誘電体メモリでは、強誘電体キャ
パシタとビット線容量との容量結合による電位差ではな
く、セルトランジスタの電流を読み出せばよいので、読
み出し時の分極反転は必要ない。このため、非破壊読み
出しが可能である。

【００１９】ただし、この１トランジスタ方式の強誘電
体メモリでは、上記した単純マトリックス方式の強誘電
体メモリと同様、非選択セルのディスターブの問題があ
る。また、強誘電体キャパシタ１３２への逆バイアス状
態が続くことに起因して、データが変化するいわゆる逆
バイアスリテンションという問題もある。すなわち、デ
ータの書き込み時に、図１６に示すように、ワード線Ｗ
ＬにＶｐｐを印加することによってデータを書き込んだ
後、スタンバイ状態に戻ると、図１７に示すように、分
極とは逆方向の電位が掛かり続ける。このため、データ
の保持時間が短くなるという問題がある。

【００２０】

【発明が解決しようとする課題】上記のように、従来の
ＤＲＡＭおよびフラッシュメモリの微細化は困難になっ
てきているため、より高集積化が可能なメモリセル方式
が求められている。その一方、強誘電体メモリの１トラ
ンジスタ方式および単純マトリックス方式は高集積化が
可能である反面、上記したような非選択セルのデータが
消えるディスターブ現象や逆バイアス状態が続くことに
起因してデータが変化する逆バイアスリテンションなど
の問題があった。このため、従来の１トランジスタ方式
および単純マトリックス方式の強誘電体メモリの実用化
は困難であるという問題点があった。

【００２１】この発明は上記のような課題を解決するた
めになされたものであり、この発明の１つの目的は、強
誘電体メモリなどの不揮発性のメモリセルを有するメモ
リにおいて、非選択セルのデータが消えるディスターブ
現象や、逆バイアス状態が続くことに起因してデータが
変化する逆バイアスリテンションを防止することが可能
なメモリを提供することである。

【００２２】この発明のもう１つの目的は、上記したメ
モリにおいて、高集積化を図ることである。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、請求項１におけるメモリは、キャパシタを有する不
揮発性のメモリセルと、その不揮発性のメモリセルに対
して再書き込みするためのリフレッシュ手段とを備えて
いる。

【００２４】請求項１では、上記のように、不揮発性の
メモリセルに対して再書き込みするためのリフレッシュ
手段を設けることによって、たとえば、不揮発性のメモ
リの一種である強誘電体メモリにおいて、メモリセルの
データを定期的に再書き込みするようにすれば、非選択
セルのデータが消えるディスターブ現象やスタンバイ時
（待機時）に逆バイアス状態が続くことに起因してデー
タが変化する逆バイアスリテンションを防止することが
できる。

【００２５】請求項２におけるメモリは、請求項１の構
成において、キャパシタは、ビット線と、ビット線と交
差するように配置されたワード線と、ビット線とワード
線との間に配置された容量手段とから構成されている。
請求項２では、このように構成することによって、メモ
リセルをキャパシタのみによって構成した単純マトリッ
クス方式のメモリを実現することができる。これによ
り、メモリセルをキャパシタとトランジスタとにより形
成する場合に比べて、高集積化を図ることができる。

【００２６】請求項３におけるメモリは、請求項２の構
成において、キャパシタは、強誘電体キャパシタを含
み、容量手段は、強誘電体層を含む。請求項３では、こ
のように構成することによって、容易に、強誘電体キャ
パシタからなるメモリセルを含む単純マトリックス方式
の強誘電体メモリを実現することができる。そして、こ
のような単純マトリックス方式の強誘電体メモリにおい
て、請求項１の再書き込みするためのリフレッシュ手段
を設けることによって、非選択セルのデータが消えるデ
ィスターブ現象を容易に防止することができる。

【００２７】請求項４におけるメモリは、請求項１の構
成において、キャパシタは、第１電界効果トランジスタ
のゲート部分に設けられた強誘電体層を有する強誘電体
キャパシタを含む。請求項４では、このように構成する
ことによって、容易に、強誘電体キャパシタからなるメ
モリセルを含む１トランジスタ方式の強誘電体メモリを
実現することができる。そして、このような１トランジ
スタ方式の強誘電体メモリにおいて、請求項１の再書き
込みするためのリフレッシュ手段を設けることによっ
て、非選択セルのデータが消えるディスターブ現象や、
スタンバイ時（待機時）に逆バイアス状態が続くことに
起因してデータが変化する逆バイアスリテンションを防
止することができる。

【００２８】請求項５におけるメモリは、請求項４の構
成において、リフレッシュ手段は、データの保持時間が
所定時間経過したことに応答して、メモリセルに対して
再書き込みを行う。請求項５では、このように構成する
ことによって、１トランジスタ方式の強誘電体メモリに
おいて、スタンバイ時（待機時）に逆バイアス状態が続
くことに起因してデータが変化する逆バイアスリテンシ
ョンを容易に防止することができる。

【００２９】請求項６におけるメモリは、請求項１〜５
のいずれかの構成において、メモリセルの書き込み回数
および読み出し回数を検出する回数検出手段をさらに備
え、リフレッシュ手段は、回数検出手段によって検出さ
れた書き込み回数および読み出し回数の合計が所定の回
数に達したことに基づいて、メモリセルに対して再書き
込みを行う。なお、この場合の「書き込み回数」には、
書き込み動作時の書き込み回数のみならず、読み出し動
作時の読み出し後の再書き込み回数も含まれる。請求項
６では、このように構成することによって、定期的にリ
フレッシュ動作を行うことができるので、容易に、非選
択セルのデータが消えるディスターブ現象を防止するこ
とができる。

【００３０】請求項７におけるメモリは、請求項６の構
成において、回数検出手段は、カウンタを含む。請求項
７では、このように構成することによって、容易に、書
き込み回数を検出することができる。

【００３１】請求項８におけるメモリは、複数の不揮発
性のメモリセルを、それぞれ含む複数のメモリセルアレ
イをさらに備え、回数検出手段は、メモリセルアレイ毎
に設けられており、リフレッシュ手段は、回数検出手段
によって１つのメモリセルアレイに含まれるメモリセル
の書き込み回数および読み出し回数の合計が所定の回数
に達したことが検出されたことに基づいて、１つのメモ
リセルアレイに含まれる全てのメモリセルに対して再書
き込みを行う。請求項８では、このように構成すること
によって、全てのメモリセルに対してリフレッシュ（再
書き込み）動作を行う場合に比べて、リフレッシュ時に
メモリセルが受けるディスターブの回数を減少させるこ
とができる。これにより、リフレッシュ（再書き込み）
動作によってデータが消えることもない。

【００３２】請求項９におけるメモリの動作方法は、キ
ャパシタを有する不揮発性のメモリセルを備えたメモリ
の動作方法であって、データの書き込み回数および読み
出し回数の合計が所定の回数に達したことを検出するス
テップと、所定の回数に達したことの検出に応答して、
データを再書き込みする動作を行うステップとを備えて
いる。

【００３３】請求項９では、上記のように、データの書
き込み回数および読み出し回数の合計が所定の回数に達
したことの検出に応答して、データを再書き込みする動
作を行うことによって、データの書き込み回数および読
み出し回数の合計回数に応じて定期的にリフレッシュ動
作を行うことができるので、たとえば、不揮発性のメモ
リの一種である強誘電体メモリにおいて、非選択セルの
データが消えるディスターブ現象を容易に防止すること
ができる。

【００３４】請求項１０におけるメモリの動作方法は、
キャパシタを有する不揮発性のメモリセルを備えたメモ
リの動作方法であって、データの保持時間が所定時間経
過したことを検出するステップと、所定時間経過の検出
に応答して、データを再書き込みする動作を行うステッ
プとを備えている。

【００３５】請求項１０では、上記のように、データの
保持時間が所定時間経過したことの検出に応答して、デ
ータを再書き込みする動作を行うことによって、たとえ
ば、不揮発性のメモリの一種である１トランジスタ方式
の強誘電体メモリにおいて、スタンバイ時（待機時）に
逆バイアス状態が続くことに起因してデータが変化する
逆バイアスリテンションを防止することができる。

【００３６】

【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。

【００３７】（第１実施形態）図１は、本発明の第１実
施形態による単純マトリックス方式の強誘電体メモリの
全体構成を示したブロック図であり、図２は、本発明の
第１実施形態による単純マトリックス方式の強誘電体メ
モリのメモリセルアレイ周辺の構成を示した等価回路図
である。図３は、本発明の第１実施形態の単純マトリッ
クス方式の強誘電体メモリに用いるカウンタ部の配置状
態を説明するためのブロック図である。図４は、図３に
示したカウンタ部が配置されるメモリセルアレイを示し
たブロック図である。図５は、図３に示したカウンタ部
の内部構成を示した等価回路図である。図６は、本発明
の第１実施形態による単純マトリックス方式の強誘電体
メモリにおけるリフレッシュ動作を説明するためのフロ
ーチャート図である。

【００３８】まず、図１および図２を参照して、第１実
施形態の単純マトリックス方式の強誘電体メモリの全体
構成について説明する。第１実施形態の強誘電体メモリ
は、複数のメモリセルアレイ１ａ、１ｂ、・・・、１ｆ
と、ロウデコーダ２と、カラムデコーダ３と、ロウアド
レスバッファ４と、カラムアドレスバッファ５と、ライ
トアンプ６と、入力バッファ７と、リードアンプ８と、
出力バッファ９と、電圧発生回路１０と、クロック発生
部およびリフレッシュコントローラを含む制御部１１
と、カウンタ部１２ａ、１２ｂ、・・・、１２ｆとを含
んでいる。なお、制御部１１は、本発明の「リフレッシ
ュ手段」の一例である。

【００３９】メモリセルアレイ１ａは、強誘電体キャパ
シタ４２のみからなる単純マトリックス方式のメモリセ
ル４１を複数個含んでいる。ワード線ＷＬには、ロウデ
コーダ２が接続されており、ビット線ＢＬには、カラム
デコーダ３が接続されている。また、参照ビット線ＢＬ
ｒｅｆには、リードアンプ（ＲＥＡＤ ＡＭＰ．）８が
接続されている。また、リードアンプ８は、カラムデコ
ーダ３を介してライトアンプ（ＷＲＩＴＥ ＡＭＰ．）
６に接続されている。また、ライトアンプ６には、入力
バッファ７が接続されている。

【００４０】ロウデコーダ２は、ＮＡＮＤ回路２１と、
インバータ回路２２と、トランスファゲート２３と、ト
ランスファゲート２４とを含んでいる。また、カラムデ
コーダ３は、ＮＡＮＤ回路３１と、インバータ回路３２
と、トランスファゲート３３と、トランスファゲート３
４とを含んでいる。

【００４１】上記のような第１実施形態の単純マトリッ
クス方式の強誘電体メモリにおける動作について説明す
る。以下の表１には各動作時の電圧が示されている。な
お、各動作の制御は、制御部１１によって行う。

【００４２】

【表１】 以下、図１および図２ならびに表１を参照して、動作に
ついて説明する。なお、この動作説明では、図２に示す
ワード線ＷＬ２とビット線ＢＬ２との交点に位置するメ
モリセル４１を選択セルとして説明する。スタンバイ時
には、全てのワード線ＷＬ１〜ＷＬ４および全てのビッ
ト線ＢＬ１〜ＢＬ４に、ロウデコーダ２およびカラムデ
コーダ３によって１／２Ｖｃｃの電圧が印加されてい
る。すなわち、ロウアドレス（Ｒｏｗ Ａｄｄ．）およ
びカラムアドレス（Ｃｏｌ．Ａｄｄ．）が共にＬレベル
になっており、ＮＡＮＤ回路２１および３１の出力がＨ
レベルになっている。これにより、トランスファゲート
２３および３３がオン状態となるので、１／２Ｖｃｃ
が、ワード線ＷＬ１〜ＷＬ４およびビット線ＢＬ１〜Ｂ
Ｌ４に供給される。

【００４３】データ「０」の書き込み時には、スタンバ
イ状態から、ワード線ＷＬ２を０Ｖにするとともに、ビ
ット線ＢＬ２をＶｃｃとする。これにより、ワード線Ｗ
Ｌ２＜ビット線ＢＬ２の電位差を選択されたメモリセル
４１に与えることによって、データ「０」を書き込む。
すなわち、選択されたワード線ＷＬ２は、トランスファ
ゲート２４によってロウデータ線（Ｄａｔａ）に接続さ
れるとともに、選択されたビット線ＢＬ２は、トランス
ファゲート３４によってカラムデータ線に接続される。
次に、入力バッファ７に入力されたデータ「０」は、ラ
イトアンプ６を用いてロウデータ線を０Ｖにするととも
にカラムデータ線をＶｃｃにすることによって、書き込
み動作が行われる。この場合、非選択セルにも、電位差
がかかるので、非選択セルのデータが消えるディスター
ブ現象が徐々に進行する。

【００４４】データ「１」の書き込み時には、上記とは
逆に、ワード線ＷＬ２をＶｃｃにするとともに、ビット
線ＢＬ２を０Ｖにする。これにより、ワード線ＷＬ２＞
ビット線ＢＬ２の電位差をメモリセルに与えることによ
って、データ「１」の書き込みを行う。この場合、選択
されたワード線ＷＬ２およびビット線ＢＬ２に接続され
ている非選択のセルは、ワード線ＷＬ２またはビット線
ＢＬ２のいずれかが１／２Ｖｃｃ電源に接続されている
ため、選択されたワード線ＷＬ２およびビット線ＢＬ２
に接続されている非選択のセルに１／２Ｖｃｃの電位差
が掛かる。これにより、非選択セルのデータが消えるデ
ィスターブ現象が徐々に進行する。

【００４５】データの読み出し時には、まず、選択され
たメモリセル４１のビット線ＢＬ２が、カラムデコーダ
３によって０Ｖにプリチャージされる。次に、ロウデコ
ーダ２によって、ワード線ＷＬ２がＶｃｃに持ち上げら
れるので、選択されたメモリセル４１の両極には、ほぼ
Ｖｃｃの電位差が印加される。この場合、選択されたメ
モリセル４１に記憶されているデータ（分極の方向）に
よって、ビット線ＢＬ２に現れる電圧が異なる。このビ
ット線ＢＬ２に現れる電圧と、参照ビット線ＢＬｒｅｆ
に現れる電圧との電位差をリードアンプ８で増幅して出
力バッファ９から出力する。

【００４６】すなわち、リードアンプ８では、参照メモ
リセル４１ａと、選択されたメモリセル４１とを比較す
る。この場合、参照メモリセル４１ａは、データ「０」
のときの容量Ｃ０とデータ「１」のときの容量Ｃ１との
ちょうど中間となるような容量を有するキャパシタ４２
ａを含んでいる。このような参照メモリセル４１ａが接
続される参照ビット線ＢＬｒｅｆの電位と選択されたビ
ット線ＢＬ２の電位とを比較することによって、データ
の読み出しを行う。

【００４７】なお、第１実施形態の読み出し動作は、読
み出しによってデータが消える破壊読み出しであるの
で、リードアンプ８で確定したデータをライトアンプ６
に転送した後、再書き込みを行う必要がある。

【００４８】この場合、ワード線ＷＬ２に接続されてい
る選択セル以外の非選択セルは、ワード線ＷＬ２がＶｃ
ｃであるとともに、非選択ビット線が１／２Ｖｃｃであ
るため、１／２Ｖｃｃの電位差がセルの両端に掛かる。
また、ビット線ＢＬ２に接続される非選択セルは、ビッ
ト線ＢＬ２が０Ｖであるとともに、非選択ワード線が１
／２Ｖｃｃであるため、１／２Ｖｃｃの電位差がセルの
両端に掛かる。基本的に、この電位差では、分極反転は
起こらない。しかし、１／２Ｖｃｃの電位差が多くの回
数掛かることによって、分極状態が劣化し、その結果、
データが破壊されるいわゆるディスターブ現象が生じ
る。

【００４９】そこで、第１実施形態では、一定回数の電
位差が非選択セルに掛かった場合、データを再書き込み
するリフレッシュ動作を行う。このようなリフレッシュ
動作を行うため、第１実施形態では、図１に示すよう
に、リフレッシュコントローラを含む制御部１１を設け
るとともに、各メモリセルアレイ１ａ、１ｂ、・・・、
１ｆごとに、書き込み回数および読み出し回数を記憶す
るメモリとしてのカウンタ部１２ａ、１２ｂ、・・・、
１２ｆを設けている。なお、カウンタ部１２ａ〜１２ｆ
は、本発明の「回数検出手段」の一例である。

【００５０】このカウンタ部１２ａ〜１２ｆによって、
読み出し、書き込みの各動作が行われるごとに、記憶回
数をカウントアップすることができる。これにより、書
き込み回数および読み出し回数の合計が所定回数に達し
たところで、そのメモリセルアレイに含まれる全メモリ
セルを再書き込みする。なお、読み出し動作について
は、読み出しと再書き込みの両方を併せて行うので、１
回の読み出し動作で２回とカウントする。すなわち、読
み出し後の再書き込み回数も書き込み回数に含める。

【００５１】第１実施形態のカウンタ部１２ａ〜１２ｆ
は、図１および図３に示すように、各メモリセルアレイ
１ａ〜１ｆごとに設けられている。図３に示す１１〜２
３のカウンタ部１２ａ〜１２ｆは、それぞれ、図４に示
すメモリセルアレイ１ａ〜１ｆに対応しており、同じア
ドレスで選択される。カウンタ部１２ａ〜１２ｆは、図
５に示すように、それぞれ、ＮＡＮＤ回路５１および５
２と、８ビットカウンタ５３とを含んでいる。ＮＡＮＤ
回路５１の入力には、ロウ選択信号（ＲｏｗＳｅｌｅｃ
ｔ）とカラム選択信号（Ｃｏｌ Ｓｅｌｅｃｔ）とが入
力される。ＮＡＮＤ回路５２には、ＮＡＮＤ回路５１の
出力と、読み出し後の再書き込みを行うときに活性化さ
れるＲｅｓｔｏｒｅ信号とが入力される。

【００５２】カウンタ部１２ａ〜１２ｆの動作として
は、書き込み時および読み出し時にアドレスが確定する
と、選択されたメモリセルアレイに対応するカウンタ部
のノード（ＮＡＮＤ回路５２の出力）がＨレベルにな
る。これにより、８ビットカウンタ５３が１つカウント
アップされる。読み出し動作の場合、読み出し後の再書
き込み時に、Ｒｅｓｔｏｒｅ信号としてワンショットパ
ルスが現れるので、選択されたメモリセルアレイの８ビ
ットカウンタ５３は、もう１つカウントアップされる。
そして、２５５回のカウントアップの後、リフレッシュ
信号（Ｒｅｆｒｅｓｈ信号）が活性化される。

【００５３】具体的には、図６に示すように、ステップ
Ｓ１によりスタートしてステップＳ２によりアドレスが
確定する。これにより、メモリセルアレイが確定する。
次に、ステップＳ３により、読み出しまたは書き込み動
作が行われる。この読み出しまたは書き込み動作によっ
て、ステップＳ４においてカウンタが１つカウントアッ
プされる。なお、読み出し動作の場合は、カウンタが２
つカウントアップされる。次に、ステップＳ５におい
て、カウンタ値ｎがある値Ｒ（第１実施形態では２５５
回）に達したかどうかが判断される。所定の回数Ｒ以下
である場合には、ステップＳ７において終了する。

【００５４】また、ステップＳ５においてカウンタ値ｎ
が所定回数Ｒであると判断された場合には、そのメモリ
セルアレイに対してアレイに含まれる全てのメモリセル
のリフレッシュ動作（アレイリフレッシュ動作）をステ
ップＳ６により行う。なお、アレイリフレッシュ動作
は、単純に、そのメモリセルアレイ内のメモリセルを１
つずつ読み出して再書き込みしていく動作であるので、
図２に示した４×４のマトリックスでは、ワード線ＷＬ
およびビット線ＢＬのそれぞれの非選択セルの個数の和
３＋３＝６回のディスターブ（電位差）を受ける。この
ディスターブ（電位差）の回数が、所定回数Ｒ（２５５
回）に比べて十分小さければ問題はない。したがって、
この点を考慮して、メモリセルアレイに含まれるメモリ
セルの数を決める必要がある。

【００５５】すなわち、個々のメモリセルアレイを大き
くしすぎると、１つのメモリセルアレイに含まれるメモ
リセルの回数が増加するので、リフレッシュ動作によっ
てメモリセルが受けるディスターブ（電位差）の数が増
加する。この場合には、リフレッシュ動作によってメモ
リセルのデータが消えてしまう可能性がある。したがっ
て、メモリセルが受けるディスターブ（電位差）の回数
が所定回数Ｒ（２５５回）に比べて十分小さくなるよう
に、メモリセルアレイの大きさを決定する必要がある。
また、逆に、メモリセルアレイを究極的に小さくする
と、１セル／１アレイになる。この場合には、１メモリ
セル毎に、メモリセルよりも面積の大きいカウンタ部を
設ける必要があるので、メモリセルアレイ全体の面積が
増加する。このため、微細化には不適である。したがっ
て、メモリセルアレイは、ある程度の大きさにするのが
好ましい。

【００５６】第１実施形態では、上記のように、誘電体
メモリのメモリセルに対して再書き込みするためのリフ
レッシュコントローラを含む制御部１１を設けるととも
に、メモリセルの書き込み回数および読み出し回数をカ
ウントするカウンタ部１２ａ〜１２ｆを設けることによ
って、書き込み回数および読み出し回数の合計が所定の
回数に達したことに基づいて定期的にリフレッシュ動作
を行うことができる。これにより、容易に非選択セルの
データが消えるディスターブ現象を防止することができ
る。

【００５７】また、所定の個数のメモリセルを含むメモ
リセルアレイ１ａ〜１ｆごとにリフレッシュ（再書き込
み）動作を行うことによって、全てのメモリセルに対し
てリフレッシュ（再書き込み）動作を行う場合に比べ
て、リフレッシュ時にメモリセルが受けるディスターブ
（電位差）の回数を減少させることができる。これによ
り、リフレッシュ（再書き込み）動作によってデータが
消えることもない。

【００５８】また、第１実施形態におけるデータの書き
換えおよび読み出しの合計が所定回数に達したことに基
づくリフレッシュ動作は、ＤＲＡＭのリフレッシュ動作
などに比べて頻度が少ないので、リフレッシュ動作に必
要な電流も少なくて済む。

【００５９】（第２実施形態）図７は、本発明の第２実
施形態による１トランジスタ方式の強誘電体メモリの全
体構成を示したブロック図である。図８は、図７に示し
た第２実施形態の１トランジスタ方式の強誘電体メモリ
におけるメモリセルアレイ周辺の構成を示した等価回路
図である。まず、図７を参照して、この第２実施形態の
強誘電体メモリの基本的な構成は、図１に示した第１実
施形態と同様である。ただし、図７に示した第２実施形
態では、メモリセルアレイ６１ａ、６１ｂ、・・・、６
１ｆが図８に示すような１トランジスタ方式のメモリセ
ル９１によって構成されている。また、この第２実施形
態では、制御部７１が、クロック発生部およびリフレッ
シュコントローラのみならず、リテンションコントロー
ラも含んでいる。その他の構成は第１実施形態と同様で
ある。なお、制御部７１は、本発明の「リフレッシュ手
段」の一例である。

【００６０】また、図８に示すように、この第２実施形
態のメモリセル９１は、ＭＯＳトランジスタ（セルトラ
ンジスタ）９３のゲートに、強誘電体キャパシタ９２を
接続したような構成を有する。これにより、強誘電体キ
ャパシタ９２の分極方向によって、ＭＯＳトランジスタ
９３のしきい値電圧が変化するので、メモリセル電流が
変化する。このメモリセル電流の変化を検出することに
よって、データの読み出しが行われる。この１トランジ
スタ方式のメモリセル９１では、セル電流の変化を読み
出すので、ビット線容量を考慮する必要がない。このた
め、強誘電体キャパシタ９２を小さくすることができる
ので、微細化に適している。また、ＭＯＳトランジスタ
９３の電流を読み出せばよいので、読み出し時に強誘電
体キャパシタ９２を分極反転する必要がない。その結
果、非破壊読み出しが可能である。

【００６１】図８に示した第２実施形態の強誘電体メモ
リでは、カラムデコーダ２のトランスファゲート２３の
一方端子にＲＶ（ロウボルテージ）線が接続されてい
る。また、カラムデコーダ３のトランスファゲート３３
の一方端子には、ＣＶ（カラムボルテージ）線が接続さ
れている。

【００６２】上記のような構成を有する第２実施形態の
１トランジスタ方式の強誘電体メモリの動作について以
下に説明する。なお、各動作におけるワード線およびビ
ット線の電圧が表２に示されている。また、各動作の制
御は、制御部７１によって行う。

【００６３】

【表２】 スタンバイ時には、全ワード線ＷＬ１〜ＷＬ４、全ビッ
ト線ＢＬ１〜ＢＬ４および全ソース線ＳＬ１〜ＳＬ４の
全てが０Ｖになっている。この電圧０Ｖは、ＲＶ線およ
びＣＶ線から供給される。

【００６４】書き込み動作の際には、まず、データ
「０」を書き込む際には、スタンバイ状態から、ビット
線ＢＬ２をＶｐｐとして、ワード線ＷＬ２＜ビット線Ｂ
Ｌ２の電位差を選択セルに与える。これにより、データ
「０」の書き込みを行う。また、データ「１」を書き込
む際には、逆に、ワード線ＷＬ２をＶｐｐ、ビット線Ｂ
Ｌ２を０Ｖとして、ワード線ＷＬ２＞ビット線ＢＬ２の
電位差をメモリセルに与える。これにより、データ
「１」を書き込む。この場合、非選択のワード線ＷＬ
１、ＷＬ３およびＷＬ４には、１／２Ｖｐｐを印加する
とともに、データ「０」を書き込む際の非選択ビット線
は０Ｖ、データ「１」を書き込む際の非選択ビット線は
Ｖｐｐとすることによって、非選択セルのディスターブ
を１／２Ｖｐｐまでに抑える。

【００６５】読み出し動作の際は、まず、ＣＶ線をフロ
ーティング状態にすることによって、非選択のビット線
をフローティング状態にする。次に、選択ワード線ＷＬ
２を読み出し時のワード線電圧（分極反転しない程度の
電圧）Ｖｒに持ち上げることによって、ビット線ＢＬ２
からソースに電流が流れる。この場合、選択セルに記憶
されているデータ（分極の方向）によってビット線ＢＬ
２に流れる電流が異なるので、この電流差をリードアン
プ８で増幅して出力バッファ９から出力する。

【００６６】なお、各メモリセルアレイ６１ａ〜６１ｆ
ごとにカウンタ部１２ａ〜１２ｆを設けるとともに、デ
ィスターブ回数（書き込み回数）をカウントしてリフレ
ッシュする動作は、上記した第１実施形態と同様に行
う。

【００６７】ここで、この第２実施形態では、ディスタ
ーブを防止するためのリフレッシュ動作に加えて、１ト
ランジスタ方式の逆バイアスリテンションを防止するた
めのリフレッシュ動作も行う。具体的には、表２にした
がってデータ「１」の書き込みを行った後スタンバイ状
態に戻すと、図１７に示したような逆バイアス状態が強
誘電体キャパシタに掛かる。この逆バイアス状態でデー
タが変化する前に、この第２実施形態ではデータのリフ
レッシュ動作を行う。すなわち、タイマー（図示せず）
を内蔵するかまたは外部のクロックにより適当な間隔を
作り、リフレッシュ動作を行う。ただし、逆バイアスに
よるデータ変化は非常にゆっくりしたものであるので、
ＤＲＡＭやＳＲＡＭなどに比べてリフレッシュの間隔を
長くすることができる。

【００６８】このため、１トランジスタ方式の逆バイア
スリテンションを防止するためのリフレッシュ動作に必
要な電流が少なくて済むので、データ保持に必要な保持
電流はわずかである。これにより、フラッシュメモリな
どの不揮発性メモリと同等に使用可能である。このた
め、たとえば、電池によるバッテリーバックアップなど
の手段を用いれば、フラッシュメモリなどの不揮発性メ
モリの代替として容易に用いることが可能である。

【００６９】第２実施形態では、上記のように、データ
の保持時間が所定時間経過したことに応答してメモリセ
ルに対してリフレッシュ動作を行うリテンションコント
ローラを含む制御部７１を設けることによって、１トラ
ンジスタ方式の強誘電体メモリにおいて、スタンバイ時
（待機時）に逆バイアス状態が続くことに起因してデー
タが変化する逆バイアスリテンションを防止することが
できる。

【００７０】また、第２実施形態では、上記第１実施形
態と同様、誘電体メモリのメモリセルに対して再書き込
みするためのリフレッシュコントローラを含む制御部７
１を設けるとともに、メモリセルの書き込み回数および
読み出し回数をカウントするカウンタ部１２ａ〜１２ｆ
を設けることによって、書き込み回数および読み出し回
数の合計が所定の回数に達したことに基づいて定期的に
リフレッシュ動作を行うことができる。これにより、容
易に非選択セルのデータが消えるディスターブ現象を防
止することができる。

【００７１】また、第２実施形態では、上記第１実施形
態と同様、メモリセルアレイ６１ａ〜６１ｆごとにリフ
レッシュ動作を行うことによって、全てのメモリセルに
対してリフレッシュ（再書き込み）動作を行う場合に比
べて、リフレッシュ時にメモリセルが受けるディスター
ブの回数を減少させることができる。これにより、リフ
レッシュ（再書き込み）動作によってデータが消えるこ
ともない。

【００７２】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００７３】たとえば、上記第１および第２実施形態で
は、書き込み回数および読み出し回数の合計を記憶する
手段としてカウンタ部を用いたが、本発明はこれに限ら
ず、カウンタ部以外のメモリを用いても良い。

【００７４】また、上記実施形態では、キャパシタを有
する不揮発性のメモリセルを含む不揮発性メモリとし
て、強誘電体メモリを例にとって説明したが、本発明は
これに限らず、他の不揮発性メモリにおいても適用可能
である。特に、ビット線とワード線との間に配置された
容量手段を含むマトリックス状のメモリセルを有する不
揮発性メモリに適用可能である。

【００７５】

【発明の効果】以上のように、本発明によれば、不揮発
性のメモリセルに対して再書き込みするためのリフレッ
シュ手段を設けることによって、たとえば、不揮発性の
メモリの一種である強誘電体メモリにおいて、非選択セ
ルのデータが消えるディスターブ現象やスタンバイ時
（待機時）に逆バイアス状態が続くことに起因してデー
タが変化する逆バイアスリテンションを防止することが
できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による単純マトリックス
方式の強誘電体メモリの全体構成を示したブロック図で
ある。

【図２】図１に示した第１実施形態の単純マトリックス
方式の強誘電体メモリのメモリセルアレイ周辺の構成を
示した等価回路図である。

【図３】本発明の第１実施形態による単純マトリックス
方式の強誘電体メモリに用いるカウンタ部の配置状態を
説明するためのブロック図である。

【図４】図３に示した第１実施形態のカウンタ部が配置
されるメモリセルアレイを示したブロック図である。

【図５】図３に示した第１実施形態のカウンタ部の内部
構成を示した回路図である。

【図６】本発明の第１実施形態による単純マトリックス
方式の強誘電体メモリにおけるリフレッシュ動作を説明
するためのフローチャート図である。

【図７】本発明の第２実施形態による１トランジスタ方
式の強誘電体メモリの全体構成を示したブロック図であ
る。

【図８】図７に示した第２実施形態の１トランジスタ方
式の強誘電体メモリにおけるメモリセルアレイ周辺の構
成を示した等価回路図である。

【図９】従来のＤＲＡＭのメモリセルの構成を示した等
価回路図である。

【図１０】従来のＤＲＡＭのトレンチ型キャパシタの構
造を示した断面図である。

【図１１】従来の１トランジスタ１キャパシタ方式の強
誘電体メモリのメモリセルを示した等価回路図である。

【図１２】従来の単純マトリックス方式の強誘電体メモ
リのメモリセルアレイを示した等価回路図である。

【図１３】従来の単純マトリックス方式の強誘電体メモ
リの動作を説明するためのヒステリシス図である。

【図１４】従来の単純マトリックス方式の強誘電体メモ
リにおけるディスターブ現象を説明するためのヒステリ
シス図である。

【図１５】従来の１トランジスタ方式の強誘電体メモリ
のメモリセルを示した等価回路図である。

【図１６】図１５に示した従来の１トランジスタ方式の
強誘電体メモリの書き込み時における電圧印加状態を説
明するための等価回路図である。

【図１７】図１５に示した従来の１トランジスタ方式の
強誘電体メモリのスタンバイ時における電圧印加状態を
説明するための等価回路図である。

【符号の説明】

１ａ〜１ｆ、６１ａ〜６１ｆ メモリセルアレイ １１、７１ 制御部（リフレッシュ手段） １２ａ〜１２ｆ カウンタ部（回数検出手段） ４１、９１ メモリセル ４２、９２ 強誘電体キャパシタ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 キャパシタを有する不揮発性のメモリセ
   ルと、 前記不揮発性のメモリセルに対して再書き込みするため
   のリフレッシュ手段とを備えた、メモリ。
2. 【請求項２】 前記キャパシタは、ビット線と、前記ビ
   ット線と交差するように配置されたワード線と、前記ビ
   ット線と前記ワード線との間に配置された容量手段とか
   ら構成されている、請求項１に記載のメモリ。
3. 【請求項３】 前記キャパシタは、強誘電体キャパシタ
   を含み、 前記容量手段は、強誘電体層を含む、請求項２に記載の
   メモリ。
4. 【請求項４】 前記キャパシタは、第１電界効果トラン
   ジスタのゲート部分に設けられた強誘電体層を有する強
   誘電体キャパシタを含む、請求項１に記載のメモリ。
5. 【請求項５】 前記リフレッシュ手段は、前記データの
   保持時間が所定時間経過したことに応答して、前記メモ
   リセルに対して再書き込みを行う、請求項４に記載のメ
   モリ。
6. 【請求項６】 前記メモリセルの書き込み回数および読
   み出し回数を検出する回数検出手段をさらに備え、 前記リフレッシュ手段は、前記回数検出手段によって検
   出された書き込み回数および読み出し回数の合計が所定
   の回数に達したことに基づいて、前記メモリセルに対し
   て再書き込みを行う、請求項１〜５のいずれか１項に記
   載のメモリ。
7. 【請求項７】 前記回数検出手段は、カウンタを含む、
   請求項６に記載のメモリ。
8. 【請求項８】 複数の前記不揮発性のメモリセルを、そ
   れぞれ含む複数のメモリセルアレイをさらに備え、 前記回数検出手段は、前記メモリセルアレイ毎に設けら
   れており、 前記リフレッシュ手段は、前記回数検出手段によって１
   つの前記メモリセルアレイに含まれる前記メモリセルの
   書き込み回数および読み出し回数の合計が所定の回数に
   達したことが検出されたことに基づいて、前記１つのメ
   モリセルアレイに含まれる全てのメモリセルに対して再
   書き込みを行う、請求項１〜７のいずれか１項に記載の
   メモリ。
9. 【請求項９】 キャパシタを有する不揮発性のメモリセ
   ルを備えたメモリの動作方法であって、 データの書き込み回数および読み出し回数の合計が所定
   の回数に達したことを検出するステップと、 前記所定の回数に達したことの検出に応答して、データ
   を再書き込みする動作を行うステップとを備えた、メモ
   リの動作方法。
10. 【請求項１０】 キャパシタを有する不揮発性のメモリ
    セルを備えたメモリの動作方法であって、 データの保持時間が所定時間経過したことを検出するス
    テップと、 前記所定時間経過の検出に応答して、データを再書き込
    みする動作を行うステップとを備えた、メモリの動作方
    法。