JP4177220B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、記憶手段に記憶されたデータを判別するデータ判別手段を備えた半導体記憶装置に関する。

従来、記憶手段に記憶されたデータを読み出すためのデータ読出手段を備えた半導体記憶装置が知られている。図７には、データ読出手段を備えた半導体記憶装置の一例として、コンパレータ（データ読出手段）を備えた１Ｔ（トランジスタ）１Ｃ（キャパシタ）型強誘電体メモリの構成が示されている。ここで、強誘電体メモリとは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用する不揮発性メモリである。この１Ｔ１Ｃ型強誘電体メモリは、図７に示すように、ワード線ＷＬおよびプレート線ＰＬと、プレート線ＰＬおよびビット線ＢＬの間に接続されたメモリセル（記憶手段）１０１と、ビット線ＢＬに接続されたコンパレータ１０２とを備えている。また、メモリセル１０１は、１つの強誘電体キャパシタ１０３と、１つの選択トランジスタ１０７とを含んでいる。この選択トランジスタ１０７のゲートには、ワード線ＷＬが接続されている。また、コンパレータ１０２には、所定の方法で生成された参照電位Ｖｒｅｆが供給される。

図７に示した従来の１Ｔ１Ｃ型強誘電体メモリの読み出し動作としては、まず、ワード線ＷＬを立ち上げることにより、選択トランジスタ１０７がオン状態になる。その後、プレート線ＰＬに所定の読み出し電位が印加される。これにより、メモリセル１０１に記憶されたデータ「１」または「０」に応じた電位がビット線ＢＬに現れる。この際、データ「１」に対応する電位とデータ「０」に対応する電位との中間の電位を所定の方法で生成してコンパレータ１０２に供給する。そして、所定の方法で生成した電位を参照電位Ｖｒｅｆとして用いて、コンパレータ１０２によりビット線ＢＬに現れたメモリセル１０１のデータに対応する電位と参照電位Ｖｒｅｆとを比較することによって、メモリセル１０１から読み出されたデータがデータ「０」または「１」として判別される。そして、データ「０」または「１」として判別されたメモリセル１０１のデータは、コンパレータ１０２から外部へ出力される。

また、図８には、従来のデータ読出手段を備えた半導体記憶装置の他の例として、コンパレータ（データ読出手段）を備えた１Ｃ（キャパシタ）クロスポイント型強誘電体メモリが示されている。この１Ｃクロスポイント型強誘電体メモリは、図８に示すように、ワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬに接続されたメモリセル１１１と、ビット線ＢＬに接続されたコンパレータ１１２とを備えている。また、メモリセル１１１は、ワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とからなる１つの強誘電体キャパシタ１１３のみによって構成されている。また、コンパレータ１１２には、所定の方法で生成された参照電位Ｖｒｅｆが供給される。

図８に示した従来の１Ｃクロスポイント型強誘電体メモリの読み出し動作としては、まず、ワード線ＷＬに読み出し電位が印加される。これにより、メモリセル１１１に記憶されたデータ「１」または「０」に応じた電位がビット線ＢＬに現れる。この際、データ「１」に対応する電位とデータ「０」に対応する電位との中間の電位を有する参照電位Ｖｒｅｆを所定の方法で生成するとともに、コンパレータ１１２に供給する。そして、上記の１Ｔ１Ｃ型強誘電体メモリと同様、コンパレータ１１２によりメモリセル１１１からビット線ＢＬに読み出されたデータに対応する電位を参照電位Ｖｒｅｆと比較することによって、データ「０」または「１」が判別されてコンパレータ１１２から外部へ出力される。

しかしながら、図７に示した従来の１Ｔ１Ｃ型強誘電体メモリでは、メモリセル１０１からビット線ＢＬに読み出されるデータに対応する電位は、メモリセル１０１を構成する強誘電体キャパシタ１０３の製造プロセスによるばらつきや、メモリセル１０１へのデータの書換回数などによって変化される。これにより、メモリセル１０１からビット線ＢＬに読み出されるデータに対応する電位は、メモリセル１０１毎に異なるので、データを比較するための参照電位Ｖｒｅｆの最適な値もメモリセル１０１毎に異なる。このため、全てのメモリセル１０１に対して、最適な参照電位Ｖｒｅｆを供給するのは困難であるという不都合がある。

また、図８に示した従来の１Ｃクロスポイント型強誘電体メモリでも、メモリセル１１１からビット線ＢＬに読み出されるデータに対応する電位を参照電位Ｖｒｅｆと比較するので、図７に示した従来の１Ｔ１Ｃ型強誘電体メモリと同様、全てのメモリセル１１１に対して、最適な参照電位Ｖｒｅｆを供給するのは困難であるという不都合がある。

そこで、従来、参照電位を用いることなく、データの判別を行うことが可能な半導体記憶装置が提案されている（たとえば、非特許文献１参照）。

上記非特許文献１には、読み出し動作時に、参照電位を必要としない自己比較型読み出しを行うように構成されたクロスポイント型ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開示されている。具体的には、上記クロスポイント型ＭＲＡＭでは、まず、メモリセルから１回目のデータの読み出しを行うとともに、読み出したデータに対応する電圧を保持する。次に、メモリセルにデータ「０」または「１」を書き込む。次に、メモリセルから２回目のデータの読み出しを行うとともに、保持している１回目に読み出したデータに対応する電圧を、２回目に読み出したデータ「０」または「１」に対応する電圧と比較することによって、１回目に読み出したデータの判別を行う。このような自己比較型読み出しを行うことにより、上記非特許文献１に開示されたクロスポイント型ＭＲＡＭでは、参照電位を用いる必要がない。
"Ａ ５１２Ｋｂ Ｃｒｏｓｓ−Ｐｏｉｎｔ Ｃｅｌｌ ＭＲＡＭ"，ＩＳＳＣＣ ２００３／ＳＥＳＳＩＯＮ １６／ＮＯＮ−ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ／ＰＡＰＥＲ １６．１

しかしながら、上記非特許文献１に提案されたクロスポイント型ＭＲＡＭでは、メモリセルのデータを読み出して判別するために、１回目の読み出し動作、「０」または「１」の書き込み動作、および、２回目の読み出し動作の３サイクルの動作が必要となる。このため、動作数が増大するので、クロスポイント型ＭＲＡＭの動作時間が増大するという問題点があった。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、参照電位などを用いることなく、データの判別を行うとともに、動作時間を短縮することが可能な半導体記憶装置を提供することである。

課題を解決するための手段および発明の効果

この発明の一の局面による半導体記憶装置は、ビット線と電圧印加線との間に接続され、ヒステリシス特性を有する材料を含む記憶手段と、ビット線に接続され、記憶手段に記憶されたデータを読み出すデータ読出手段と、記憶手段に記憶された第１記憶データの読出し時のビット線の電位の変化量と第２記憶データの読出し時のビット線の電位の変化量との差よりも小さい電位だけ、電位を変化することが可能な所定の線とを備えている。そして、データの読み出し時に、ビット線と電圧印加線との電位差が実質的に０Ｖである初期状態から、ビット線をフローティング状態にするとともに、電圧印加線に少なくとも記憶手段の記憶状態を変化させることが可能な電圧を印加した後、電圧印加線の電圧を記憶手段の記憶状態が変化しない電圧に戻し、その時の所定の線の電位に基づいてデータ読出手段によりデータの読み出しを行う。

この一の局面による半導体記憶装置では、上記のように、データの読み出し時に、ビット線と電圧印加線との電位差が実質的に０Ｖである初期状態から、ビット線をフローティング状態にするとともに、電圧印加線に記憶手段の記憶状態を変化させることが可能な電圧を印加した後、電圧印加線の電圧を記憶手段の記憶状態が変化しない電圧に戻し、その時のビット線の電位に基づいてデータ読出手段によりデータの読出を行うことによって、たとえば、電圧印加線の電圧を記憶手段の記憶状態が変化しない電圧に戻した時のビット線の電位を、ビット線の初期状態の電位と比較すれば、参照電位を用いることなく、データの読み出しを行うことができる。また、電圧印加線の立ち上げおよび立ち下げを１回のみ行うだけで、データの読み出しを行うことができるので、動作時間を短縮することができるとともに、消費電流を低減することができる。

上記一の局面による半導体記憶装置において、好ましくは、所定の線は、ビット線であり、電圧印加線は、ワード線であり、記憶手段は、ワード線とビット線との間に接続され、ヒステリシス特性を有する強誘電体キャパシタからなり、データの読み出し時に、ビット線とワード線との電位差が実質的に０Ｖである初期状態から、ビット線をフローティング状態にするとともに、強誘電体キャパシタに記憶された第１記憶データの読出し時のビット線の電位の変化量と第２記憶データの読出し時のビット線の電位の変化量との差よりも小さい電位だけ、フローティング状態のビット線の電位を変化させ、ワード線に強誘電体キャパシタの記憶状態を変化させることが可能な電圧を印加した後、ワード線を初期状態の電位に戻し、その時のビット線の電位と初期状態のビット線の電位とに基づいてデータ読出手段によりデータの読み出しを行う。このように構成すれば、ワード線を初期状態の電位に戻した時のビット線の電位と、初期状態のビット線の電位とに基づいて、データの読み出しが行われるので、参照電位を用いることなく、データの読み出しを行うことができる。また、ワード線の立ち上げおよび立ち下げを１回のみ行うだけで、データの読み出しを行うことができるので、動作時間を短縮することができるとともに、消費電流を低減することができる。

この場合、好ましくは、データ読出手段は、入力端子および出力端子を有するとともに、ビット線に入力端子が接続され、所定の論理しきい値を有するインバータ回路と、インバータ回路の入力端子および出力端子に接続されるスイッチとを含み、初期状態では、データ読出手段のスイッチがオンすることにより、インバータ回路の入力および出力が論理しきい値の電位になることによって、ビット線は、インバータ回路の論理しきい値の電位にプリチャージされ、ビット線のフローティング状態では、データ読出手段のスイッチがオンからオフすることにより、ビット線の電位がインバータ回路の論理しきい値の電位から強誘電体キャパシタに記憶された第１記憶データの読出し時のビット線の電位の変化量と第２記憶データの読出し時のビット線の電位の変化量との差よりも小さい電位だけ変化され、データの読み出し時には、インバータ回路に入力されるビット線電位がインバータ回路の論理しきい値よりも大きいか小さいかで、インバータ回路の出力を変化させることによりデータの読み出しを行う。このように構成すれば、初期状態のビット線電位であるインバータ回路の論理しきい値と、ワード線を初期状態の電位に戻した時のビット線の電位とに基づいて、容易に、データの読み出しを行うことができる。

上記一の局面による半導体記憶装置において、好ましくは、 ビット線とビット線対を構成する反転ビット線と、反転ビット線を所定の電位に変化させる反転ビット線電位変化手段とをさらに備える。そして、所定の線は、反転ビット線であり、電圧印加線は、プレート線であり、記憶手段は、ビット線とプレート線との間に接続されたヒステリシス特性を有する強誘電体キャパシタを含み、データ読出手段は、ビット線および反転ビット線に接続され、ビット線および反転ビット線の電位差に基づいて記憶手段に記憶されたデータの読み出しを行うセンスアンプである。また、データの読み出し時に、ビット線とプレート線との電位差が実質的に０Ｖである初期状態から、ビット線をフローティング状態にするとともに、プレート線に強誘電体キャパシタの記憶状態を変化させることが可能な電圧を印加した後、プレート線を初期状態の電位に戻し、反転ビット線電位変化手段により反転ビット線を強誘電体キャパシタに記憶された第１記憶データの読出し時のビット線の電位の変化量と第２記憶データの読出し時のビット線の電位の変化量との差よりも小さい電位だけ変化させた状態で、ビット線および反転ビット線の電位に基づいてセンスアンプによりデータの読み出しを行う。このように構成すれば、ビット線および反転ビット線の電位によりデータの読み出しが行われるので、参照電位を用いることなく、容易に、データの読み出しを行うことができる。また、プレート線の立ち上げおよび立ち下げを１回のみ行うだけで、データの読み出しを行うことができるので、動作時間を短縮することができるとともに、消費電流を低減することができる。

上記センスアンプを含む半導体記憶装置において、好ましくは、データの読み出し時に、センスアンプによりビット線の電位を増幅するとともに、センスアンプにより増幅されたビット線の電位を用いてデータの再書き込みを行う。このように構成すれば、センスアンプを用いて、データの読み出し動作時に、同時にデータの再書き込みを行うことができるので、再書き込み動作を別途行う必要がない。これにより、読み出しおよび再書き込み動作をより簡略化することができる。

上記センスアンプを含む半導体記憶装置において、好ましくは、反転ビット線電位変化手段は、反転ビット線に交差するように配置される信号線と、信号線と反転ビット線との間に接続された容量手段とを含み、信号線に印加する電位を変化させることにより、容量手段を介して、反転ビット線に所定の電位が付与される。このように構成すれば、容易に、反転ビット線の電位をビット線の初期状態の電位と異なる電位に変化させることができるので、センスアンプを用いて、容易に、ビット線の電位と反転ビット線の電位とを比較することができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態によるクロスポイント型強誘電体メモリ（半導体記憶装置）の構成を示した回路図である。まず、図１を参照して、第１実施形態によるクロスポイント型強誘電体メモリの構成について説明する。

第１実施形態によるクロスポイント型強誘電体メモリは、互いに交差する方向に延びるように配置されたビット線ＢＬおよびワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続されたデータを記憶するためのメモリセル１と、ビット線ＢＬに接続されたチョッパコンパレータ２とを備えている。なお、ビット線ＢＬは、本発明の「データ読出線」の一例であり、ワード線ＷＬは、本発明の「電圧印加線」の一例である。また、チョッパコンパレータ２は、本発明の「データ読出手段」の一例である。

また、ビット線ＢＬは、所定の寄生容量ＣＢＬを有する。また、メモリセル１は、ビット線ＢＬおよびワード線ＷＬと、ビット線ＢＬおよびワード線ＷＬの間に接続された強誘電体膜（図示せず）とからなる１つの強誘電体キャパシタ３のみによって構成されている。なお、この強誘電体キャパシタ３は、±１／２Ｖｃｃの電位差が印加されることにより、分極反転するように構成されている。また、強誘電体キャパシタ３は、本発明の「記憶手段」の一例であり、強誘電体は、本発明の「ヒステリシス特性を有する材料」の一例である。また、チョッパコンパレータ２は、インバータ回路４と、スイッチ５とを含んでいる。このチョッパコンパレータ２は、メモリセル１に記憶されたデータ「０」または「１」を判別する機能を有している。また、チョッパコンパレータ２のインバータ回路４は、入力端子４ａおよび出力端子４ｂを有している。このインバータ回路４の入力端子４ａは、ビット線ＢＬに接続されているとともに、出力端子４ｂからは、外部へデータが出力される。また、インバータ回路４は、論理しきい値の電位ＶＴを有しており、この論理しきい値の電位ＶＴは、インバータ回路４を構成するトランジスタのサイズなどを調節することにより１／２Ｖｃｃに設定されている。また、チョッパコンパレータ２のスイッチ５は、ｎチャネルトランジスタによって構成されており、このｎチャネルトランジスタの一対のソース／ドレインは、それぞれ、インバータ回路４の入力端子４ａおよび出力端子４ｂに接続されている。また、スイッチ５を構成するｎチャネルトランジスタのゲートと拡散層との間には、所定のカップリング容量が存在する。

図２は、本発明の第１実施形態によるクロスポイント型強誘電体メモリの読み出し動作を説明するための電圧波形図であり、図３は、強誘電体キャパシタの分極状態の変化を説明するためのヒステリシス図である。図１〜図３を参照して、次に、本発明の第１実施形態によるクロスポイント型強誘電体メモリの読み出し動作について説明する。

第１実施形態によるクロスポイント型強誘電体メモリは、初期状態では、スイッチ５（図１参照）がオン状態になっている。これにより、スイッチ５を介して互いに接続されたインバータ回路４の入力端子４ａおよび出力端子４ｂの電位は、インバータ回路４の論理しきい値の電位ＶＴ（１／２Ｖｃｃ）になる。このため、ビット線ＢＬは、図２に示すように、インバータ回路４の論理しきい値の電位ＶＴ（１／２Ｖｃｃ）にプリチャージされる。また、初期状態において、ワード線ＷＬは、ワード線ドライバ（図示せず）によって１／２Ｖｃｃにプリチャージされる。このように、ビット線ＢＬおよびワード線ＷＬが共に１／２Ｖｃｃの電位にプリチャージされることにより、ビット線ＢＬおよびワード線ＷＬ間の電位差（Ｖ_ＷＬ−Ｖ_ＢＬ）は０Ｖになるので、ビット線ＢＬおよびワード線ＷＬの間に接続されたメモリセル１には０Ｖの電位差が印加される。このため、初期状態では、図３に示すように、メモリセル１を構成する強誘電体キャパシタ３は、データ「０」または「１」に対応する分極状態になっている。

次に、第１実施形態では、スイッチ５（図１参照）を構成するｎチャネルトランジスタをオン状態からオフ状態にする。これにより、ビット線ＢＬは、図２に示すように、フローティング状態になる。また、この際、スイッチ５を構成するｎチャネルトランジスタのゲートに入力される信号の電位は、ＨレベルからＬレベルに低下されるので、それに伴って、ビット線ＢＬの電位は、スイッチ５のｎチャネルトランジスタのゲート−拡散層間のカップリング容量に対応する電圧（ΔＶｉｎｉ）分低下される。これにより、ビット線ＢＬは、図２に示すように、１／２Ｖｃｃ−ΔＶｉｎｉの電位になる。

次に、ワード線ＷＬがＶｃｃに立ち上がることによって、メモリセル１に記憶されたデータ「０」または「１」に対応する電位がビット線ＢＬに現れる。このとき、メモリセル１に記憶されたデータが「０」であった場合には、ビット線ＢＬの電位は、１／２Ｖｃｃ−ΔＶｉｎｉ＋ΔＶ０に上昇される。一方、メモリセル１に記憶されたデータが「１」であった場合には、ビット線ＢＬの電位は、１／２Ｖｃｃ−ΔＶｉｎｉ＋ΔＶ１に上昇される。また、ワード線ＷＬがＶｃｃの電位に立ち上がるのに伴って、メモリセル１の強誘電体キャパシタ３の分極状態は、データ「０」が記憶されていた場合には、図３の「０」からＡ点へ移動し、データ「１」が記憶されていた場合には、図３の「１」点からＡ点へ移動する。なお、上記したΔＶ０は、強誘電体キャパシタ３の分極状態が図３の「０」点からＡ点へ移動するのに対応するビット線ＢＬの電位の変化量であり、ΔＶ１は、強誘電体キャパシタ３の分極状態が図３の「１」点からＡ点へ移動するのに対応するビット線ＢＬの電位の変化量である。

次に、ワード線ＷＬをＶｃｃから１／２Ｖｃｃの電位に立ち下げる。これに伴って、ワード線ＷＬおよびビット線ＢＬに接続されたメモリセル１の強誘電体キャパシタ３の分極状態は、初期状態でデータ「０」および「１」のどちらが記憶されていた場合にも、共に、図３のＡ点から「０」点に移動されるので、ビット線ＢＬの電位Ｖ_ＢＬはΔＶ０の分低下される。これにより、初期状態においてメモリセル１にデータ「０」が記憶されていた場合には、ビット線ＢＬの電位Ｖ_ＢＬは、以下の式（１）に示すようになる。

Ｖ_ＢＬ＝１／２Ｖｃｃ−ΔＶｉｎｉ＋ΔＶ０−ΔＶ０
＝１／２Ｖｃｃ−ΔＶｉｎｉ…（１）
一方、メモリセル１にデータ「１」が記憶されていた場合には、ビット線ＢＬの電位Ｖ_ＢＬは、以下の式（２）に示すようになる。

Ｖ_ＢＬ＝１／２Ｖｃｃ−ΔＶｉｎｉ＋ΔＶ１−ΔＶ０…（２）
次に、第１実施形態では、チョッパコンパレータ２のインバータ回路４によってデータ「０」または「１」の判別を行う。具体的には、ビット線ＢＬの電位Ｖ_ＢＬが、チョッパコンパレータ２のインバータ回路４の論理しきい値の電位ＶＴ（１／２Ｖｃｃ）よりも大きいか小さいかで、インバータ回路４の出力を０ＶまたはＶｃｃに変化させることによりデータの判別を行う。すなわち、ビット線ＢＬの電位Ｖ_ＢＬが１／２Ｖｃｃよりも小さい場合には、データ「０」と判別し、インバータ回路４から外部へＶｃｃ（Ｈレベル）の電位（Ｖｏｕｔ）が出力される。一方、ビット線ＢＬの電位Ｖ_ＢＬが１／２Ｖｃｃよりも大きい場合には、データ「１」と判別し、インバータ回路４から外部へ０Ｖ（Ｌレベル）の電位（Ｖｏｕｔ）が出力される。

上記式（１）より、初期状態でメモリセル１にデータ「０」が保持されていた場合のビット線ＢＬの電位Ｖ_ＢＬ（１／２Ｖｃｃ−ΔＶｉｎｉ）は、１／２Ｖｃｃよりも必ず小さくなるので、データ「０」と判別され、インバータ回路４から外部へＶｃｃの電位（Ｖｏｕｔ）が出力される。なお、この場合において、ビット線ＢＬの電位Ｖ_ＢＬが１／２Ｖｃｃよりも小さいことをインバータ回路４が検出できるようにするために、ΔＶｉｎｉの電圧をインバータ回路４の感度よりも大きくなるように設定する。

また、上記式（２）より、初期状態でメモリセル１にデータ「１」が保持されていた場合に、そのデータをインバータ回路４がデータ「１」と判別できるようにするために、ビット線ＢＬの電位Ｖ_ＢＬは、少なくとも以下に示す式（３）の条件を満たす必要がある。

Ｖ_ＢＬ＝１／２Ｖｃｃ−ΔＶｉｎｉ＋ΔＶ１−ΔＶ０＞１／２Ｖｃｃ…（３）
上記式（３）を変形することにより、以下の式（４）が得られる。

ΔＶｉｎｉ＋ΔＶ０＜ΔＶ１…（４）
上記式（４）の結果から、初期状態でメモリセル１がデータ「１」を保持している場合に、インバータ回路４がそのデータを「１」と判別できるようにするために、ΔＶｉｎｉの電圧（チョッパコンパレータ２のｎチャネルトランジスタのゲート−拡散層間のカップリング容量に対応する電圧）を、ΔＶｉｎｉとΔＶ０（図３の「０」からＡ点への分極状態の変化に対応する電位の変化量）との和が、ΔＶ１（図３の「１」からＡ点への分極状態の変化に対応する電位の変化量）を上回らないように設定する。このような電圧にΔＶｉｎｉを設定することにより、データ「１」を保持するメモリセル１からビット線ＢＬに読み出された電位Ｖ_ＢＬ（１／２Ｖｃｃ−ΔＶｉｎｉ＋ΔＶ１−ΔＶ０）は、１／２Ｖｃｃよりも小さくなるので、データ「１」と判別され、インバータ回路４から外部へ０Ｖ（Ｌレベル）の電位（Ｖｏｕｔ）が出力される。

第１実施形態では、上記のように、初期状態では、ビット線ＢＬをインバータ回路４の論理しきい値の電位ＶＴ（１／２Ｖｃｃ）にプリチャージした後、チョッパコンパレータ２のスイッチ５をオンからオフすることによりｎチャネルトランジスタ５のカップリング容量によりビット線ＢＬの電位をインバータ回路４の論理しきい値の電位ＶＴ（１／２Ｖｃｃ）からΔＶｉｎｉの電圧分低下させ、その後、ワード線ＷＬにＶｃｃの電圧を印加した後、ワード線ＷＬの電圧を１／２Ｖｃｃに戻し、その時のビット線ＢＬの電位が、インバータ回路４の論理しきい値の電位ＶＴ（１／２Ｖｃｃ）よりも大きいか小さいかで、データを判別して読み出すことによって、初期状態のビット線ＢＬの電位であるインバータ回路４の論理しきい値の電位ＶＴ（１／２Ｖｃｃ）と、ワード線ＷＬを１／２Ｖｃｃに戻した時のビット線ＢＬの電位とに基づいて、参照電位を用いることなく、データの読み出しを行うことができる。また、ワード線ＷＬの立ち上げおよび立ち下げを１回のみ行うだけの１パルスで、データの読み出しを行うことができるので、動作時間を短縮することができるとともに、消費電流を低減することができる。

（第２実施形態）
図４は、本発明の第２実施形態による１Ｔ（トランジスタ）１Ｃ（キャパシタ）型強誘電体メモリ（半導体記憶装置）の構成を示した回路図である。まず、図４を参照して、第２実施形態による１Ｔ１Ｃ型強誘電体メモリの構成について説明する。

第２実施形態による１Ｔ１Ｃ型強誘電体メモリでは、ビット線ＢＬ０および反転ビット線／ＢＬ０からなるビット線対とビット線ＢＬ１および反転ビット線／ＢＬ１からなるビット線対とに対して交差する方向に延びるように、ワード線ＷＬ０およびＷＬ１と、プレート線ＰＬと、ダミーワード線ＤＷＬ０およびＤＷＬ１とが配置されている。なお、ビット線ＢＬ０、ＢＬ１は、本発明の「データ読出線」の一例であり、プレート線ＰＬは、本発明の「電圧印加線」の一例である。

また、ビット線ＢＬ０とプレート線ＰＬとの間には、メモリセル１１ａが接続されており、反転ビット線／ＢＬ０とプレート線ＰＬとの間には、メモリセル１１ｂが接続されている。また、ビット線ＢＬ１とプレート線ＰＬとの間には、メモリセル１１ｃが接続されており、反転ビット線／ＢＬ１とプレート線ＰＬとの間には、メモリセル１１ｄが接続されている。また、メモリセル１１ａ〜１１ｄは、それぞれ、１つの強誘電体キャパシタ１３と１つの選択トランジスタ１７とによって構成されている。なお、強誘電体キャパシタ１３は、本発明の「記憶手段」の一例である。また、メモリセル１１ａおよび１１ｃの各々の選択トランジスタ１７のゲートは、ワード線ＷＬ０に接続されており、メモリセル１１ｂおよび１１ｄの各々の選択トランジスタ１７のゲートは、ワード線ＷＬ１に接続されている。また、メモリセル１１ａ〜１１ｄの各々の選択トランジスタ１７のソース／ドレインの一方は、対応するメモリセル１１ａ〜１１ｄの強誘電体キャパシタ１３の一方の電極に接続されており、各々の選択トランジスタ１７のソース／ドレインの他方は、それぞれ、ビット線ＢＬ０、反転ビット線／ＢＬ０、ビット線ＢＬ１および反転ビット線／ＢＬ１に接続されている。また、メモリセル１１ａ〜１１ｄの各々の強誘電体キャパシタ１３の他方の電極は、プレート線ＰＬに接続されている。また、強誘電体キャパシタ１３は、±１／２Ｖｃｃの電位差が印加されることにより、分極反転するように構成されている。

また、ビット線ＢＬ０および反転ビット線／ＢＬ０からなるビット線対と、ビット線ＢＬ１および反転ビット線／ＢＬ１からなるビット線対とに、それぞれ、センスアンプ１２ａおよび１２ｂが接続されている。なお、センスアンプ１２ａおよび１２ｂは、本発明の「データ読出手段」一例である。このセンスアンプ１２ａおよび１２ｂは、ビット線ＢＬ０（ＢＬ１）の電位と反転ビット線／ＢＬ０（／ＢＬ１）の電位とを比較することによりデータの判別を行う機能を有する。具体的には、ビット線ＢＬ０（ＢＬ１）の電位が反転ビット線／ＢＬ０（／ＢＬ１）の電位よりも大きい場合は、データ「１」と判別し、ビット線ＢＬ０（ＢＬ１）の電位が反転ビット線／ＢＬ０（／ＢＬ１）の電位よりも小さい場合は、データ「０」と判別する。また、センスアンプ１２ａ（１２ｂ）は、データ「０」または「１」に対応するビット線ＢＬ０（ＢＬ１）の電位と反転ビット線／ＢＬ０（／ＢＬ１）の電位とをそれぞれ増幅した後、ビット線ＢＬ０（ＢＬ１）を介してメモリセル１１ａ〜１１ｄにデータの再書き込みを行う機能を有する。

また、ダミーワード線ＤＷＬ０および反転ビット線／ＢＬ０の間と、ダミーワード線ＤＷＬ１およびビット線ＢＬ０の間と、ダミーワード線ＤＷＬ０および反転ビット線／ＢＬ１の間と、ダミーワード線ＤＷＬ１およびビット線ＢＬ１の間とに、それぞれ、キャパシタ１６ａ〜１６ｄが接続されている。なお、ダミーワード線ＤＷＬ０およびＤＷＬ１とキャパシタ１６ａ〜１６ｄとは、本発明の「反転ビット線電位変化手段」の一例であり、ダミーワード線ＤＷＬ０およびＤＷＬ１は、本発明の「信号線」の一例であり、キャパシタ１６ａ〜１６ｄは、本発明の「容量手段」の一例である。

図５は、本発明の第２実施形態による１Ｔ１Ｃ型強誘電体メモリの読み出し動作を説明するための電圧波形図である。図３〜図５を参照して、次に、第２実施形態による１Ｔ１Ｃ型強誘電体メモリの読み出し動作について説明する。

第２実施形態による１Ｔ１Ｃ型強誘電体メモリでは、図５に示すように、初期状態において、ビット線ＢＬ０、ＢＬ１、反転ビット線／ＢＬ０、／ＢＬ１およびプレート線ＰＬは、それぞれ、１／２Ｖｃｃの電位にプリチャージされている。また、初期状態では、ワード線ＷＬ０、ＷＬ１、ダミーワード線ＤＷＬ０、ＤＷＬ１およびセンスアンプ活性化信号ＳＡの電位は、共に０Ｖである。なお、ビット線ＢＬ０に接続されるメモリセル１１ａには、データ「０」が記憶されており、ビット線ＢＬ１に接続されるメモリセル１１ｃには、データ「１」が記憶されているとする。

次に、選択したワード線ＷＬ０を０ＶからＶｃｃに立ち上げる。これにより、メモリセル１１ａおよび１１ｃの選択トランジスタ１７（図４参照）がオン状態になる。一方、選択しないワード線ＷＬ１は、立ち上がらないので、メモリセル１１ｂおよび１１ｄの選択トランジスタ１７は、オフ状態に維持される。これにより、メモリセル１１ｂおよび１１ｄの各々が接続された反転ビット線／ＢＬ０および／ＢＬ１の電位は、共に、初期状態の１／２Ｖｃｃのまま維持される。この後、ビット線ＢＬ０、ＢＬ１、反転ビット線／ＢＬ０および／ＢＬ１をフローティング状態にする。

次に、プレート線ＰＬを１／２ＶｃｃからＶｃｃに立ち上げる。これにより、プレート線ＰＬとビット線ＢＬ０（ＢＬ１）との間の電位差（Ｖ_ＰＬ−Ｖ_ＢＬ）は１／２Ｖｃｃになるので、メモリセル１１ａおよび１１ｃの強誘電体キャパシタ１３には、１／２Ｖｃｃが印加される。このため、データ「０」が記憶されたメモリセル１１ａの強誘電体キャパシタ１３の分極状態は、図３の「０」からＡ点に移動されるとともに、それに対応する電圧ΔＶ０の分、メモリセル１１ａの強誘電体キャパシタ１３に接続されるビット線ＢＬ０の電位が上昇される。一方、データ「１」が記憶されたメモリセル１１ｃの強誘電体キャパシタ１３の分極状態は、図３の「１」からＡ点に移動されるとともに、それに対応する電圧ΔＶ１の分、メモリセル１１ｃの強誘電体キャパシタ１３に接続されるビット線ＢＬ１の電位が上昇される。これにより、ビット線ＢＬ０は、１／２Ｖｃｃ＋ΔＶ０の電位に上昇されるとともに、ビット線ＢＬ１は、１／２Ｖｃｃ＋ΔＶ１の電位に上昇される。

次に、プレート線ＰＬをＶｃｃから１／２Ｖｃｃに立ち下げる。これにより、メモリセル１１ａおよび１１ｃの各々の強誘電体キャパシタ１３の分極状態は、共に、図３のＡ点から「０」点に移動されるとともに、それに対応する電圧ΔＶ０の分、メモリセル１１ａに接続されるビット線ＢＬ０の電位と、メモリセル１１ｃに接続されるＢＬ１の電位とが低下される。このため、ビット線ＢＬ０は、１／２Ｖｃｃの電位に低下されるとともに、ビット線ＢＬ１は、１／２Ｖｃｃ＋ΔＶ１−ΔＶ０の電位に低下される。なお、この時、メモリセル１１ｃに記憶されていたデータ「１」が破壊されて、データ「０」が書き込まれる一方、メモリセル１１ａに記憶されているデータ「０」は破壊されない。

次に、第２実施形態では、ダミーワード線ＤＷＬ０を０ＶからＶｃｃの電位に立ち上げる。このダミーワード線ＤＷＬ０の０ＶからＶｃｃへの電位の変化に伴って、キャパシタ１４ａおよび１４ｃの容量に対応する電圧ΔＶｉｎｉの分、反転ビット線／ＢＬ０および／ＢＬ１の各々の電位が上昇される。これにより、反転ビット線／ＢＬ０および／ＢＬ１は、共に、１／２Ｖｃｃ＋ΔＶｉｎｉの電位に上昇される。この後、センスアンプ活性化信号ＳＡがＶｃｃの電位に立ち上がることにより、センスアンプ１２ａおよび１２ｂが活性化される。そして、第２実施形態では、センスアンプ１２ａにおいて、ビット線ＢＬ０の電位（１／２Ｖｃｃ）と反転ビット線／ＢＬ０の電位（１／２Ｖｃｃ＋ΔＶｉｎｉ）とを比較するとともに、センスアンプ１２ｂにおいて、ビット線ＢＬ１の電位（１／２Ｖｃｃ＋ΔＶ１−ΔＶ０）と反転ビット線／ＢＬ１の電位（１／２Ｖｃｃ＋ΔＶｉｎｉ）とを比較する。これにより、メモリセル１１ａおよび１１ｃの各々から読み出されたデータがデータ「０」または「１」のどちらであるかの判別を行う。

具体的には、ビット線ＢＬ０（ＢＬ１）の電位が反転ビット線／ＢＬ０（／ＢＬ１）の電位よりも小さい場合には、センスアンプ１２ａ（１２ｂ）によりメモリセル１１ａ（１１ｃ）から読み出されたデータは「０」と判別される。一方、ビット線ＢＬ０（ＢＬ１）の電位が反転ビット線／ＢＬ０（／ＢＬ１）の電位より大きい場合には、センスアンプ１２ａ（１２ｂ）によりメモリセル１１ａ（１１ｃ）から読み出されたデータは「１」と判別される。

上記したように、ビット線ＢＬ０の電位は、１／２Ｖｃｃであり、反転ビット線／ＢＬ０の電位は、１／２Ｖｃｃ＋ΔＶｉｎｉであるので、ビット線ＢＬ０の電位は反転ビット線／ＢＬ０の電位よりも必ず小さくなる。したがって、メモリセル１１ａからビット線ＢＬ０に読み出されたデータは、「０」と判別される。なお、この場合、センスアンプ１２ａによりビット線ＢＬ０の電位が反転ビット線／ＢＬ０の電位よりも小さいことを検出できるようにするために、ビット線ＢＬ０と反転ビット線／ＢＬ０との電位差に相当するΔＶｉｎｉの電圧（キャパシタ１６ａの容量に対応する電圧）をセンスアンプ１２ａ（１２ｂ）の感度よりも大きく設定する。

また、ビット線ＢＬ１の電位は、１／２Ｖｃｃ＋ΔＶ１−ΔＶ０であり、反転ビット線／ＢＬ１の電位は、１／２Ｖｃｃ＋ΔＶｉｎｉであるので、メモリセル１１ｃのデータ「１」に対応するビット線ＢＬ１の電位を、センスアンプ１２ｂによってデータ「１」と判別するためには、少なくとも以下に示す式（５）の条件を満たす必要がある。

１／２Ｖｃｃ＋ΔＶ１−ΔＶ０＞１／２Ｖｃｃ＋ΔＶｉｎｉ…（５）
上記式（５）を変形することにより、以下の式（６）が得られる。

ΔＶｉｎｉ＋ΔＶ０＜ΔＶ１…（６）
上記式（６）の結果から、初期状態でデータ「１」を保持しているメモリセル１１ｃからビット線ＢＬ１に読み出されたデータを、センスアンプ１２によって、「１」と判別するために、ΔＶｉｎｉの電圧（キャパシタ１６ｃの容量に対応する電圧）を、ΔＶｉｎｉとΔＶ０（図３の「０」からＡ点への分極状態の変化に対応する電位の変化量）との和が、ΔＶ１（図３の「１」からＡ点への分極状態の変化に対応する電位の変化量）を上回らないように設定する。このような電圧にΔＶｉｎｉを設定することにより、データ「１」を保持するメモリセル１１ｃからビット線ＢＬ１に読み出された電位（１／２Ｖｃｃ−ΔＶｉｎｉ＋ΔＶ１−ΔＶ０）は、反転ビット線／ＢＬ１の電位（１／２Ｖｃｃ＋ΔＶｉｎｉ）よりも大きくなるので、センスアンプ１２によりデータ「１」と判別される。

次に、センスアンプ１２ａによりデータ「０」と判別したビット線ＢＬ０の電位を０Ｖに増幅するとともに、反転ビット線／ＢＬ０の電位をＶｃｃに増幅する。また、センスアンプ１２ｂによりデータ「１」と判別したビット線ＢＬ１の電位をＶｃｃに増幅するとともに、反転ビット線／ＢＬ１の電位を０Ｖに増幅する。このように増幅されたビット線ＢＬ０およびＢＬ１の電位を、それぞれ、センスアンプ１２ａおよび１２ｂから出力することにより、外部へのデータの読み出しが行われる。

また、第２実施形態では、センスアンプ１２ｂでＶｃｃに増幅したビット線ＢＬ１の電位を用いて、ビット線ＢＬ１へのデータの読み出し時にデータ「１」が破壊されてデータ「０」が書き込まれたメモリセル１１ｃに、データ「１」の再書き込みを行う。すなわち、ビット線ＢＬ１に接続されたセンスアンプ１２ｂから、Ｖｃｃの電位がビット線ＢＬ１とメモリセル１１ｃのオン状態の選択トランジスタ１７とを介して、メモリセル１１ｃの強誘電体キャパシタ１３に印加される。このとき、プレート線ＰＬの電位は１／２Ｖｃｃになっているので、メモリセル１１ｃの強誘電体キャパシタ１３には、プレート線ＰＬとビット線ＢＬ１との電位差（Ｖ_ＰＬ−Ｖ_ＢＬ）である−１／２Ｖｃｃが印加される。これにより、メモリセル１１ｃの強誘電体キャパシタ１３の分極状態は、図３の「０」点からＢ点へ移動する。この後、プレート線ＰＬとビット線ＢＬ１との電位差（Ｖ_ＰＬ−Ｖ_ＢＬ）を０Ｖにすることにより、メモリセル１１ｃの強誘電体キャパシタ１３の分極状態は、図３のＢ点から「１」点へ移動する。これにより、メモリセル１１ｃの強誘電体キャパシタ１３に対するデータ「１」の再書き込みが完了する。なお、ビット線ＢＬ０へのデータの読み出し時に、データが破壊されなかったメモリセル１１ａの強誘電体キャパシタ１３にも、センスアンプ１２で増幅されたビット線ＢＬ０の電位（０Ｖ）を用いて、データ「０」の再書き込みが行われる。

第２実施形態では、上記のように、データの読み出し時に、ビット線ＢＬ０（ＢＬ１）とプレート線ＰＬとの電位差（Ｖ_ＰＬ−Ｖ_ＢＬ）が０Ｖである初期状態から、プレート線ＰＬにＶｃｃの電位を印加した後、プレート線ＰＬを初期状態の１／２Ｖｃｃの電位に戻し、さらに、ダミーワード線ＤＷＬ０およびキャパシタ１６ａ（１６ｃ）により反転ビット線／ＢＬ０（／ＢＬ１）を１／２Ｖｃｃ＋ΔＶｉｎｉの電位に上昇させた状態で、ビット線ＢＬ０（ＢＬ１）の電位と反転ビット線／ＢＬ０（／ＢＬ１）の電位とをセンスアンプ１２ａ（１２ｂ）で比較してデータの読み出しを行うことによって、参照電位を用いることなく、データの読み出しを行うことができる。また、プレート線ＰＬの立ち上げおよび立ち下げを１回のみ行うだけの１パルスで、データの読み出しを行うことができるので、動作時間を短縮することができるとともに、消費電流を低減することができる。

また、第２実施形態では、データの読み出し時に、センスアンプ１２ｂによりビット線ＢＬ１の電位をＶｃｃに増幅するとともに、センスアンプ１２ｂにより増幅されたビット線ＢＬ１の電位（Ｖｃｃ）を用いて、メモリセル１１ｃに対してデータ「１」の再書き込みを行うことによって、センスアンプ１２を用いて、データの読み出し動作時に、同時にデータの再書き込みを行うことができるので、再書き込み動作を別途行う必要がない。これにより、読み出しおよび再書き込み動作をより簡略化することができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、本発明のヒステリシス特性を有する材料を含む記憶手段を備えた半導体記憶装置の一例として、強誘電体メモリについて説明したが、本発明はこれに限らず、強誘電体メモリ以外のヒステリシス特性を有する材料を含む記憶手段を備えたメモリにも適用可能である。たとえば、磁気を利用してデータを記録する不揮発性メモリであるＭＲＡＭなどに本発明を適用することができる。

また、上記実施形態では、メモリセルに記憶されたデータを読み出すためのデータ読出手段として、チョッパコンパレータまたはセンスアンプを用いたが、本発明はこれに限らず、チョッパコンパレータやセンスアンプ以外のデータ読出手段を用いてもよい。

また、上記第１実施形態では、ビット線ＢＬのフローティング状態においてビット線ＢＬの電位をチョッパコンパレータのインバータ回路の論理しきい値の電位からΔＶｉｎｉ低下させるとともに、データの読み出し時には、インバータ回路に入力されるビット線ＢＬの電位がインバータ回路の論理しきい値よりも大きいか小さいかでデータの判別を行ったが、本発明はこれに限らず、ビット線ＢＬのフローティング状態においてビット線ＢＬの電位を低下させることなく、データの読み出し時には、その時のビット線ＢＬの電位がビット線ＢＬの初期状態の電位と等しいか異なるかでデータの判別を行ってもよい。この場合、ワード線ＷＬおよびビット線ＢＬには、図６に示す電圧波形に沿って電圧を印加する。なお、この場合には、図１の第１実施形態による強誘電体メモリの構成におけるチョッパコンパレータを、データ判別時のビット線ＢＬの電位がビット線ＢＬの初期状態の電位と等しいか異なるかを比較してデータの判別を行う機能を有するデータ読出手段に置き換えた構成を用いる。このように構成した場合にも、参照電位を用いることなく、データの読み出しを行うことができる。また、ワード線ＷＬの立ち上げおよび立ち下げを１回のみ行うだけで、データの読み出しを行うことができるので、動作時間を短縮することができるとともに、消費電流を低減することができる。

本発明の第１実施形態によるクロスポイント型強誘電体メモリ（半導体記憶装置）の構成を示した回路図である。 本発明の第１実施形態によるクロスポイント型強誘電体メモリの読み出し動作を説明するための電圧波形図である。 強誘電体キャパシタの分極状態の変化を説明するためのヒステリシス図である。 本発明の第２実施形態による１Ｔ１Ｃ型強誘電体メモリ（半導体記憶装置）の構成を示した回路図である。 本発明の第２実施形態による１Ｔ１Ｃ型強誘電体メモリの読み出し動作を説明するための電圧波形図である。 本発明の第１実施形態の変形例による強誘電体メモリに対して印加する電圧を示した電圧波形図である。 従来の１Ｔ１Ｃ型強誘電体メモリの構成を示した回路図である。 従来の１Ｃクロスポイント型強誘電体メモリの構成を示した回路図である。

符号の説明

１、１１ａ、１１ｂ、１１ｃ、１１ｄ メモリセル（記憶手段）
２ チョッパコンパレータ（データ読出手段）
３、１３ 強誘電体キャパシタ
ＢＬ、ＢＬ０、ＢＬ１ ビット線（データ読出線）
１２ａ、１２ｂ センスアンプ（データ読出手段）
ＷＬ ワード線（電圧印加線）
ＰＬ プレート線（電圧印加線）

Claims (3)

1. ビット線と電圧印加線との間に接続され、ヒステリシス特性を有する材料を含む記憶手段と、
   前記ビット線に接続され、前記記憶手段に記憶されたデータを読み出すデータ読出手段と、
   前記記憶手段に記憶された第１記憶データの読出し時の前記ビット線の電位の変化量と第２記憶データの読出し時の前記ビット線の電位の変化量との差よりも小さい電位だけ、電位を変化することが可能な所定の線とを備え、
   データの読み出し時に、前記ビット線と前記電圧印加線との電位差が実質的に０Ｖである初期状態から、前記ビット線をフローティング状態にするとともに、前記電圧印加線に前記記憶手段の記憶状態を変化させることが可能な電圧を印加した後、前記電圧印加線の電圧を前記記憶手段の記憶状態が変化しない電圧に戻し、その時の前記所定の線の電位に基づいて前記データ読出手段によりデータの読み出しを行い、
   前記所定の線は、前記ビット線であり、
   前記データ読出手段は、前記ビット線に接続された１つのスイッチを含み、
   前記データ読出手段の１つのスイッチをオンからオフにすることにより、前記ビット線をフローティング状態にするとともに前記ビット線の電位が前記記憶手段に記憶された前記第１記憶データの読出し時の前記ビット線の電位の変化量と前記第２記憶データの読出し時の前記ビット線の電位の変化量との差よりも小さい電位だけ変化されるように構成されている、半導体記憶装置。
2. 前記電圧印加線は、ワード線であり、
   前記記憶手段は、前記ワード線と前記ビット線との間に接続され、前記ヒステリシス特性を有する強誘電体キャパシタからなり、
   前記データの読み出し時に、前記ビット線と前記ワード線との電位差が実質的に０Ｖである初期状態から、前記スイッチをオンからオフにすることにより、前記ビット線をフローティング状態にするとともに前記強誘電体キャパシタに記憶された前記第１記憶データの読出し時の前記ビット線の電位の変化量と前記第２記憶データの読出し時の前記ビット線の電位の変化量との差よりも小さい電位だけ、前記フローティング状態の前記ビット線の電位を変化させ、前記ワード線に前記強誘電体キャパシタの記憶状態を変化させることが可能な電圧を印加した後、前記ワード線を初期状態の電位に戻し、その時の前記ビット線の電位と前記初期状態の前記ビット線の電位とに基づいて前記データ読出手段によりデータの読み出しを行う、請求項１に記載の半導体記憶装置。
3. 前記データ読出手段は、入力端子および出力端子を有するとともに、前記ビット線に前記入力端子が接続され、所定の論理しきい値を有するインバータ回路をさらに含み、
   前記スイッチは、前記インバータ回路の入力端子および出力端子に接続され、
   前記初期状態では、前記データ読出手段のスイッチがオンすることにより、前記インバータの入力および出力が前記論理しきい値の電位になることによって、前記ビット線は、前記インバータの論理しきい値の電位にプリチャージされ、
   前記ビット線のフローティング状態では、前記データ読出手段のスイッチがオンからオフすることにより、前記ビット線の電位が前記インバータの論理しきい値の電位から前記強誘電体キャパシタに記憶された前記第１記憶データの読出し時の前記ビット線の電位の変化量と前記第２記憶データの読出し時の前記ビット線の電位の変化量との差よりも小さい電位だけ変化され、
   前記データの読み出し時には、前記インバータ回路に入力される前記ビット線電位が前記インバータ回路の論理しきい値よりも大きいか小さいかで、前記インバータ回路の出力を変化させることにより前記データの読み出しを行う、請求項２に記載の半導体記憶装置。

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