JP3979947B2 - 強誘電体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリに関し、特に、強誘電体キャパシタを有する強誘電体メモリに関する。
【０００２】
【従来の技術】
近年、強誘電体メモリは、高速で低消費電力な不揮発性メモリとして注目されている。このため、強誘電体メモリに関する研究開発が精力的に行われている。図１１は、従来の最も一般的に用いられている１Ｔ１Ｃ型の強誘電体メモリの代表的な回路図であり、図１２は、図１１に対応する断面構造図である。図１１および図１２を参照して、この従来の構造では、半導体基板１０１の表面上の所定領域に素子分離領域１０２が形成されている。素子分離領域１０２によって囲まれた素子形成領域には、所定の間隔を隔てて、ソース領域１０３およびドレイン領域１０４が形成されている。ソース領域１０３とドレイン領域１０４との間に位置するチャネル領域上には、ゲート絶縁膜１０５を介して、ワード線（ＷＬ）を構成するゲート電極１０６が形成されている。ドレイン領域１０４には、ビット線（ＢＬ）１１３が電気的に接続されている。
【０００３】
また、ソース領域１０３には、プラグ電極１０８を介して、下部電極１０９が接続されている。下部電極１０９上には、強誘電体膜１１０を介して、プレート線（ＰＬ）を構成する上部電極１１１が形成されている。この下部電極１０９、強誘電体膜１１０および上部電極１１１によって強誘電体キャパシタ１１２が構成されている。また、ソース領域１０３およびドレイン領域１０４と、ゲート絶縁膜１０５と、ゲート電極１０６とによって、トランジスタ１０７が構成されている。このトランジスタ１０７は、メモリセルの選択を行うスイッチとして機能する。また、図１１に示すように、１つのメモリセル１００は、１つのトランジスタ１０７と、１つの強誘電体キャパシタ１１２とによって構成されている。このメモリセル構造は、１Ｔ１Ｃ型の強誘電体メモリと呼ばれている。この１Ｔ１Ｃ型は、ＤＲＡＭにおいて、蓄積用のキャパシタを強誘電体キャパシタに変えた構造を有するので、従来のＤＲＡＭの設計手法を利用しやすい。
【０００４】
また、従来、１つのメモリセルを１つの強誘電体キャパシタのみによって構成する単純マトリックス型の強誘電体キャパシタが開発されている。図１３は、従来の単純マトリックス型の強誘電体メモリの回路図であり、図１４は、図１３に対応した断面図である。図１３および図１４を参照して、従来の単純マトリックス型の強誘電体メモリでは、ビット線（ＢＬ）２０１上に、強誘電体膜２０２が形成されている。そして、その強誘電体膜２０２上に、ビット線２０１と交差する方向に、ワード線（ＷＬ）２０３が形成されている。このビット線２０１と強誘電体膜２０２とワード線２０３とによって、強誘電体キャパシタ２１０が構成されている。この単純マトリックス型の強誘電体メモリでは、図１３に示すように、１つのメモリセル２００が、１つの強誘電体キャパシタ２１０のみによって構成されている。このため、メモリセルの縮小化および高集積化を図ることができる。
【０００５】
しかしながら、上記した１Ｔ１Ｃ型および単純マトリクス型の強誘電体メモリでは、通常、データの読み出し時において、強誘電体膜の分極方向を変える分極反転が必要になる。このような分極反転を繰り返すと、残留分極値の低下などの分極疲労劣化が生じるという不都合があった。
【０００６】
そこで、従来、分極反転を生じない読み出し方法を有するＦＥＴ型の強誘電体メモリが開発されている（たとえば、特許文献１参照）。また、ＦＥＴ型の強誘電体メモリとしては、トランジスタのゲート部に強誘電体キャパシタを形成したＭＦＩＳ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属・強誘電体・絶縁体・半導体−電界効果トランジスタ）、または、ＭＦＭＩＳ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＭｅｔａｌＩｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属・強誘電体・金属・絶縁体・半導体−電界効果トランジスタ）型の強誘電体メモリが知られている。
【０００７】
図１５は、従来のＭＦＭＩＳ−ＦＥＴをメモリセルとした１トランジスタ（ＦＥＴ）型の強誘電体メモリを示した回路図であり、図１６は、図１５に対応する断面構造図である。図１５および図１６を参照して、このＦＥＴ型の強誘電体メモリでは、半導体基板３０１の表面にウェル領域３０２が形成されている。そして、このウェル領域３０２の表面に、所定の間隔を隔てて、ソース領域３０３およびドレイン領域３０４が形成されている。ソース領域３０３およびドレイン領域３０４間に位置するチャネル領域上には、ゲート絶縁膜３０５を介して、ゲート電極３０６が形成されている。
【０００８】
ゲート電極３０６上には、強誘電体膜３０７を介して、ワード線（ＷＬ）３０８が形成されている。ドレイン領域３０４には、ビット線（ＢＬ）３１０が電気的に接続されている。ソース領域３０３には、プレート線（ＰＬ）３１１が接続されている。ウェル領域３０２には、ソース線（ＳＬ）３１２が接続されている。ゲート電極３０６、強誘電体膜３０７およびワード線３０８によって、１トランジスタ型の強誘電体キャパシタ３１５が構成されている。また、ソース領域３０３およびドレイン領域３０４と、ゲート絶縁膜３０５と、ゲート電極３０６とによって、トランジスタ３０９が構成されている。この場合、１つのメモリセル３００は、１つのトランジスタ３０９のゲート部上に、強誘電体キャパシタ３１５が形成された構造を有する。
【０００９】
また、上記特許文献１に開示されたＦＥＴ型の強誘電体メモリでは、分極状態の相違に起因する電気容量の違いを利用した分極反転を生じない読み出し方法が提案されている。
【００１０】
【特許文献１】
特開２００２−２５１８７７号公報
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示されたＦＥＴ型の強誘電体メモリでは、記憶されているデータ「０」またはデータ「１」の情報を読み出す時の信号電位差を大きくすることにより読み出しマージンを高める方法については開示されていない。このため、データ「０」またはデータ「１」の情報を読み出す時の信号電位差が読み出し可能な最小の信号電位差よりも小さくなる場合がある。その場合には、データの誤読み出しなどが発生するという問題点がある。
【００１１】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、読み出しマージンを高めることによりデータの誤読み出しなどが発生するのを抑制することが可能な強誘電体メモリを提供することである。
【００１２】
この発明のもう１つの目的は、分極反転を伴わずに、読み出しマージンを高めることによりデータの誤読み出しなどが発生するのを抑制することが可能な単純マトリックス型または１Ｔ１Ｃ型の強誘電体メモリを提供することである。
【００１３】
【課題を解決するための手段および発明の効果】
この発明の一の局面による強誘電体メモリは、分極反転を生じない読み出し方法を用いる強誘電体メモリであって、電圧を印加しない初期状態で異なる電気容量値Ｃｆ０およびＣｆ１を取ることが可能な強誘電体膜と、強誘電体膜を挟むように形成された第１電極線および第２電極線とを有する強誘電体キャパシタを含むメモリセルと、第１電極線に読み出し電圧ＶＲを印加する手段と、強誘電体膜の電気容量値Ｃｆ０に対応する第２電極線の電位と、強誘電体膜の電気容量値Ｃｆ１に対応する第２電極線の電位との電位差がＶＳ以上の強誘電体膜の電気容量値Ｃｆ０およびＣｆ１の相違を検知することが可能な検出手段とを備え、強誘電体膜の電気容量値Ｃｆ０に対応する第２電極線の電位と、強誘電体膜の電気容量値Ｃｆ１に対応する第２電極線の電位との電位差が最大になるように第２電極線の電気容量値Ｃ２を、Ｃ２＝（Ｃｆ１×Ｃｆ０）１／２ とし、第２電極線の電気容量値Ｃ２は、以下の式を満たすように設定されている。
【００１４】
Ｃｆ０＜Ｃ２≦１／２×｛（Ｃｆ１−Ｃｆ０）ＶＲ／ＶＳ−（Ｃｆ１＋Ｃｆ０）｝
上記一の局面による強誘電体メモリでは、上記のように、第２電極線の電気容量値ＣＢ を、上記の式を満たすように設定することによって、強誘電体膜の電気容量値Ｃｆ０およびＣｆ１の相違に対応する第２電極線の電位差を検出限界電圧ＶＳ以上にすることができるので、読み出しマージンを高めることができる。これにより、データの誤読み出しなどが発生するのを抑制することができる。
【００１６】
上記一の局面による強誘電体メモリにおいて、好ましくは、データの読み出し時に、読み出し電圧の印加方向に対して逆方向の分極方向のデータを保持しており、強誘電体膜に印加される電圧は、強誘電体膜が分極反転する電圧よりも小さい。このように構成すれば、読み出しマージンを高めながら、データの読み出し時に、強誘電体膜が分極反転するのを防止することができる。これにより、読み出しマージンを高めながら、分極疲労劣化を抑制することができる。
【００１７】
上記一の局面による強誘電体メモリにおいて、好ましくは、第２電極線は、ビット線またはトランジスタのゲート電極を含み、第２電極線の電気容量は、ビット線の電気容量またはゲート電極の電気容量を含む。
【００２０】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２１】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。図２は、図１に示した第１実施形態による強誘電体メモリのデータ読み出し動作を説明するための等価回路図である。図３は、第１実施形態による強誘電体メモリのデータ読み出し動作を説明するための特性図である。
【００２２】
まず、図１を参照して、第１実施形態の単純マトリックス型の強誘電体メモリの全体構成について説明する。この第１実施形態による強誘電体メモリでは、メモリセルアレイ５０は、複数のメモリセル１がマトリックス状に配置されて構成されている（図１では説明の便宜上、９個のメモリセルのみを示している）。各メモリセル１を構成する強誘電体キャパシタ２の一方の端子は、ワード線ＷＬ0〜ＷＬ2に接続され、強誘電体キャパシタ２の他方の端子は、ビット線ＢＬ0〜ＢＬ2に接続されている。すなわち、この第１実施形態では、１つのメモリセル１は、１つの強誘電体キャパシタ２のみから構成されている。なお、強誘電体キャパシタ２は、電圧を印加しない初期状態で異なる電気容量値Ｃf0およびＣf1を取ることが可能な強誘電体膜を含んでいる。
【００２３】
各ワード線ＷＬ0〜ＷＬ2は、ロウデコーダ３１に接続されている。また、各ビット線ＢＬ0〜ＢＬ2は、カラムデコーダ３２に接続されている。
【００２４】
外部から指定されたロウアドレスおよびカラムアドレスは、アドレスピン３３に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン３３からアドレスラッチ３４へ転送される。アドレスラッチ３４でラッチされた各アドレスのうち、ロウアドレスは、アドレスバッファ３５を介してロウデコーダ３１へ転送され、カラムアドレスはアドレスバッファ３５を介してカラムデコーダ３２へ転送される。
【００２５】
ロウデコーダ３１は、各ワード線ＷＬ0〜ＷＬ2のうち、アドレスラッチ３４でラッチされたロウアドレスに対応したワード線を選択し、各ワード線の電位を動作モードに対応して制御する。
【００２６】
カラムデコーダ３２は、各ビット線ＢＬ0〜ＢＬ2のうち、アドレスラッチ３４でラッチされたカラムアドレスに対応するビット線を選択し、各ビット線の電位を動作モードに対応して制御する。
【００２７】
ここで、第１実施形態では、ロウデコーダ３１は、データの読み出し時にワード線ＷＬ0〜ＷＬ2に読み出し電圧ＶRを印加するための読み出し電圧印加回路４１を含んでいる。この読み出し電圧印加回路４１は、本発明の「読み出し電圧ＶRを印加する手段」の一例である。
【００２８】
外部から指定されたデータは、データピン３６に入力される。そのデータは、データピン３６から入力バッファ３７を介してカラムデコーダ３２へ転送される。カラムデコーダ３２は、各ビット線ＢＬ0〜ＢＬ2の電位を、そのデータに対応した電位に制御する。
【００２９】
また、第１実施形態では、任意のメモリセル１から読み出されたデータは、各ビット線ＢＬ0〜ＢＬ2からカラムデコーダ３２を介してセンスアンプ３８へ転送される。センスアンプ３８は電圧センスアンプである。なお、センスアンプ３８は、本発明の「強誘電体膜の電気容量値Ｃf0およびＣf1の相違を検知することが可能な検出手段」の一例である。センスアンプ３８で判別されたデータは、出力バッファ３９からデータピン３６を介して外部へ出力される。
【００３０】
なお、上記した各回路（３１〜３９、４１）の動作は、制御コア回路４０によって制御される。
【００３１】
ここで、この第１実施形態における強誘電体キャパシタ２を含むメモリセルは、図２に示すように、強誘電体キャパシタ２が、互いに交差するように延びたワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬによって挟まれた強誘電体膜とにより構成されている。すなわち、ワード線ＷＬおよびビット線ＢＬは、それぞれ、強誘電体キャパシタ２の一方の電極（第１電極）および他方の電極（第２電極）として機能する。また、ビット線ＢＬの電気容量（ビット線容量）は、ＣBで表される。なお、ビット線容量ＣBは、本発明の「第２電極における電気容量Ｃ2」の一例である。
【００３２】
図２に示したノードＡの電位は、ビット線ＢＬに現れる電位ＶB（ＶB0、ＶB1）を表している。このノードＡには、ビット線ＢＬに現れる電位（ＶB0およびＶB1の相違を検出する手段（図１のセンスアンプ３８）が接続されている。
【００３３】
図３には、強誘電体キャパシタのヒステリシス特性が示されている。図３を参照して、縦軸には、強誘電体キャパシタに保持される分極の電荷量Ｑが示されており、横軸には、強誘電体キャパシタに印加される電圧Ｖが示されている。ここで、残留分極がプラス側の電荷量を保持する場合のデータを「０」とし、残留分極がマイナス側の電荷量を保持する場合のデータを「１」とする。また、強誘電体キャパシタにデータ「０」が記憶された場合のビット線容量の負荷線がＬ０であり、負荷線Ｌ０の状態からワード線ＷＬに読み出し電圧ＶRを印加した時の負荷線がＬ０ａである。また、強誘電体キャパシタにデータ「１」が記憶された場合のビット線容量の負荷線がＬ１であり、負荷線Ｌ１の状態からワード線ＷＬに読み出し電圧ＶRを印加した時の負荷線がＬ１ａである。
【００３４】
図２および図３を参照して、以下に、読み出しマージンを高めるメモリ構造について説明する。ワード線ＷＬに読み出し電圧ＶRを印加した場合に、データ「０」およびデータ「１」における電荷量Ｑの変化率を表す電気容量を、それぞれ、Ｃf0およびＣf1（Ｃf1＞Ｃf0）とする。また、データ「０」およびデータ「１」が保持されている場合にワード線ＷＬに読み出し電圧ＶRを印加した場合に、ノードＡに現れるビット線電位ＶBを、それぞれ、ＶB0およびＶB1とする。この場合、ビット線ＢＬの電位差（ＶB1−ＶB0）を大きくすることが、読み出し電圧のマージンを高めることになる。データ「０」が保持されている場合の読み出し時のビット線電位ＶB0およびデータ「１」が保持されている場合の読み出し時のビット線電位ＶB1は、それぞれ、以下の式（１）および式（２）によって表される。
【００３５】
ＶB0＝Ｃf0／（Ｃf0＋ＣB）×ＶR ・・・（１）
ＶB1＝Ｃf1／（Ｃf1＋ＣB）×ＶR ・・・（２）
上記式（１）および式（２）から、データ「０」とデータ「１」が保持されている場合のビット線に現れる電位差（ＶB1−ＶB0）は、以下の式（３）によって表される。
【００３６】
ＶＢ１−ＶＢ０＝Ｃｆ１／（Ｃｆ１＋ＣＢ）×ＶＲ−Ｃｆ０／（Ｃｆ０＋ＣＢ）×ＶＲ
＝｛１／（１＋ＣＢ／Ｃｆ１）−１／（１＋ＣＢ／Ｃｆ０）｝×ＶＲ
＝｛（ＣＢ／Ｃｆ０−ＣＢ／Ｃｆ１）／（１＋ＣＢ／Ｃｆ１）・
（１＋ＣＢ／Ｃ ｆ０ ）｝×ＶＲ ・・・（３）
ここで、ＣＢ／Ｃｆ０＝Ｘ、Ｃｆ０／Ｃｆ１＝Ｋとおくと、ＫＸ＝ＣＢ／Ｃｆ１となり、これらを上記式（３）に代入すると、以下の式（４）が得られる。
【００３７】
ここで、相加平均≧相乗平均の関係を、上記式（４）中のＫＸ＋１／Ｘの分母部分について適用すると、以下の式（５）が得られる。
【００３８】
上記式（５）を上記式（４）のＫＸ＋１／Ｘの分母部分に代入すると、以下の式（６）が得られる。
【００３９】
ＶＢ１−ＶＢ０≦｛（１−Ｋ）／（２Ｋ１／２＋１＋Ｋ）｝×ＶＲ
≦｛（１−Ｋ）／（１＋Ｋ１／２）２｝×ＶＲ ・・・（６）
上記式（６）では、ＫＸ＋１／Ｘが分母部分であるので、相加平均≧相乗平均の関係を適用すると、≧記号が逆の≦記号になっている。ここで、式（６）において、等号が成り立つのは、相加平均と相乗平均との関係から、ＫＸ＝１／Ｘの場合であり、これを変形すると、Ｘ＝１／Ｋ１／２になる。これに、上記したＸ＝ＣＢ／Ｃｆ０、Ｋ＝Ｃｆ０／Ｃｆ１の関係を挿入すると、ＣＢ／Ｃｆ０＝１／（Ｃｆ０／Ｃｆ１）１／２となり、両辺にＣｆ０を掛けると、ＣＢ＝（Ｃｆ０・Ｃｆ１）１／２が得られる。したがって、式（６）における等号は、ＣＢ＝（Ｃｆ０・Ｃｆ１）１／２の時に成り立つ。この関係より、ＶＢ１−ＶＢ０の最大値は、式（６）に、Ｋ＝Ｃｆ０／Ｃｆ１を挿入するとともに、（Ｃｆ０・Ｃｆ１）１／２＝ＣＢを適用した以下の式（７）によって得られる。
【００４０】
ここで、ノードＡに接続されるビット線電位の検出手段が、ＶS以上の電位差を検出できる手段（センスアンプ３８）である場合、データ「０」とデータ「１」の場合のビット線電位の相違（ＶB1−ＶB0）を確実に検出して読み出しマージンを高めるためには、上記式（７）から、以下の式（８）を満たす必要がある。
【００４１】
ＶB1−ＶB0＝（Ｃf1−Ｃf0）／（Ｃf1＋Ｃf0＋２ＣB）×ＶR≧ＶS ・・・（８）
上記式（８）から、ビット線容量ＣBに必要な条件式が以下の式（９）によって表される。
【００４２】
ＣB≦１／２×｛（Ｃf1−Ｃf0）ＶR／ＶS−（Ｃf1＋Ｃf0）｝ ・・・（９）
また、ＣB＝（Ｃf0・Ｃf1）1/2と、Ｃf1＞Ｃf0との関係から、ビット線容量ＣBは、以下の式（１０）も満足する必要がある。
【００４３】
ＣB＞Ｃf0 ・・・（１０）
したがって、式（９）および式（１０）から、ノードＡに接続される検出手段（センスアンプ３８）でデータ「０」とデータ「１」の場合の相違を確実に読み出すためには、ビット線容量ＣBを、以下の式（１１）を満たすように設定する必要がある。
【００４４】
Ｃｆ０＜ＣＢ≦１／２×｛（Ｃｆ１ −Ｃｆ０）ＶＲ／ＶＳ−（Ｃｆ１＋Ｃｆ０）｝
・・・（１１）
次に、上記式（１１）を満たす条件で実験した結果について以下に説明する。強誘電体膜として、図４に示すヒステリシス特性を有するＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９膜）を用いた単純マトリックス型の強誘電体メモリにおいて、データ「０」の場合とデータ「１」の場合とに、図５に示す読み出し電圧（ＶＲ＝１．８Ｖ）を印加した時のビット線に発生するパルス波形（ビット線電圧ＶＢ）を図６に示す。この場合の単純マトリックス型の強誘電体メモリのビット線幅およびワード線幅はどちらも１μｍとした。
【００４５】
また、データ「０」の場合の強誘電体キャパシタの電気容量Ｃf0、データ「１」の場合の強誘電体キャパシタの電気容量Ｃf1、および、ビット線容量ＣBは、それぞれ、２０ｆＦ、８３ｆＦおよび４０ｆＦとした。また、ビット線ＢＬに接続される検出手段（センスアンプ３８）の検出限界電圧ＶSは、１００ｍＶ程度とした。これらはいずれも式（１１）を満たしている。図６に示すように、データ１の場合とデータ０の場合とのビット線電圧ＶBの差（ＶB1−ＶB0）は、（ＶB1−ＶB0）＝約６１０ｍＶであり、検出限界電圧ＶS（１００ｍＶ程度）よりも十分大きいことがわかる。このため、上記式（１１）の条件を満たすようにビット線容量ＣBを設定すれば、データ「０」の場合とデータ「１」の場合との相違を十分に検出可能であることを確認することができた。
【００４６】
また、メモリセルに保持されているデータがデータ「１」の場合に、強誘電体膜に印加される電圧（ＶR−ＶB1）は、約０．６Ｖであり、分極反転する電圧である抗電圧（約０．９Ｖ）よりも小さくなっている。この場合、強誘電体膜の分極反転を伴わないため、分極疲労劣化を大幅に抑制することができる。なお、データ「０」の場合は、抗電圧以上の電圧を印加しても分極反転は伴わない。
【００４７】
第１実施形態では、上記のように、ビット線容量ＣBを、上記の式（１１）を満たすように設定することによって、データ「１」の場合とデータ「０」の場合とのビット線電位の電位差を検出限界電圧ＶS以上にすることができるので、読み出しマージンを高めることができる。これにより、データの誤読み出しなどが発生するのを有効に抑制することができる。
【００４８】
また、上記第１実施形態では、データ「０」を保持している場合の強誘電体キャパシタの容量Ｃf0、データ「１」を保持している場合の強誘電体キャパシタの電気容量Ｃf1、および、ビット線容量ＣBを、実質的に、ＣB＝（Ｃf1×Ｃf0）1/2の関係を満たすように設定することによって、強誘電体キャパシタの電気容量値Ｃf0およびＣf1の相違に対応するビット線電位の電位差を最大にすることができるので、読み出しマージンをより高めることができる。
【００４９】
また、上記第１実施形態では、データ「１」の場合に強誘電体膜に印加される電圧（ＶR−ＶB1）を分極反転する電圧（抗電圧）以下になるように設定することによって、データ「１」の読み出し時に強誘電体膜が分極反転するのを防止することができる。これにより、単純マトリックス型の強誘電体メモリにおいて、分極反転を伴わずに、読み出しマージンを高めることが可能な構造を得ることができる。
【００５０】
（第２実施形態）
図７は、本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの全体構成を示した回路図であり、図８は、図７に示した第２実施形態による強誘電体メモリのデータ読み出し動作を説明するためのメモリセルの等価回路図である。図７および図８を参照して、この第２実施形態では、本発明を１Ｔ１Ｃ型の強誘電体メモリに適用した場合について説明する。
【００５１】
まず、この第２実施形態では、図７に示すように、メモリセルアレイ６０は、複数のメモリセル１１がマトリックス状に配置されて構成されている（図７では、説明の便宜上、９個のメモリセルのみを示している）。各メモリセル１１は、１つの強誘電体キャパシタ１２と、１つのスイッチングトランジスタ１３とによって構成されている。強誘電体キャパシタ１２の一方の電極（第１電極）は、プレート線ＰＬ0〜ＰＬ2に接続され、強誘電体キャパシタ１２の他方の電極（第２電極）は、スイッチングトランジスタ１３のソース／ドレイン領域の一方に接続されている。また、スイッチングトランジスタ１３のソース／ドレイン領域の他方は、ビット線ＢＬ0〜ＢＬ2に接続されている。スイッチングトランジスタ１３のゲート電極は、ワード線ＷＬ0〜ＷＬ2に接続されている。また、ロウデコーダ３１には、プレート線ＰＬ0〜ＰＬ2に読み出し電圧ＶRを印加するための読み出し電圧印加回路４１ａが内蔵されている。なお、読み出し電圧印加回路４１ａは、本発明の「読み出し電圧ＶRを印加する手段」の一例である。その他の構成は、図１に示した第１実施形態と同様である。
【００５２】
図７に示した第２実施形態による強誘電体メモリのメモリセル１１において、データ読み出し時に、ワード線ＷＬ0〜ＷＬ2をハイレベルにしてスイッチングトランジスタ１３をオン状態にした時の等価回路図は、図８に示すようになる。このメモリセル１１では、図７に示した読み出し電圧印加回路４１ａによりプレート線ＰＬに読み出し電圧ＶRを印加することによって、上記した第１実施形態と同様、ビット線ＢＬ（ノードＢ）の電位の相違（ＶB1−ＶB0）を、電圧センスアンプであるセンスアンプ３８により検知する。これにより、データが読み出される。
【００５３】
ここで、図８に示すように、第２実施形態による１Ｔ１Ｃ型の強誘電体メモリのデータ読み出し時の等価回路は、図２に示した第１実施形態の場合と同様である。したがって、この第２実施形態においても、上記式（１１）を適用し、かつ、メモリセル１１のデータがデータ「１」である場合に強誘電体膜に印加される電圧を、分極反転する電圧（抗電圧）よりも小さくすることによって、第２実施形態による１Ｔ１Ｃ型の強誘電体メモリにおいても、分極反転を伴わないで、読み出しマージンを高めることができる。
【００５４】
（第３実施形態）
図９は、本発明の第３実施形態によるＦＥＴ型の強誘電体メモリの全体構成を示した回路図であり、図１０は、図９に示した第３実施形態による強誘電体メモリのデータ読み出し時の等価回路図である。図９および図１０を参照して、この第３実施形態では、本発明をＦＥＴ型の強誘電体メモリに適用した例について説明する。
【００５５】
この第３実施形態によるＦＥＴ型の強誘電体メモリでは、メモリセルアレイ７０は、複数のメモリセル２１がマトリックス状に配置されて構成されている（図９では、説明の便宜上、９個のメモリセルのみを示している）。各メモリセル２１は、１つのトランジスタ（ＦＥＴ）２３と、そのトランジスタ２３のゲート部に形成された強誘電体キャパシタ２２とから構成されている。強誘電体キャパシタ２２の一方の電極（第１電極）は、ワード線ＷＬ0〜ＷＬ1に接続されている。また、強誘電体キャパシタ２２の他方の電極（第２電極）は、トランジスタ２３のゲート電極に接続されている。また、トランジスタ２３のソース／ドレイン領域の一方は、ビット線ＢＬ0〜ＢＬ2に接続されており、ソース／ドレイン領域の他方は、プレート線ＰＬ0〜ＰＬ2に接続されている。また、トランジスタ２３のチャネル領域（ウェル領域）は、ソース線ＳＬ0〜ＳＬ2に接続されている。
【００５６】
ここで、第３実施形態では、ロウデコーダ３１に、ワード線ＷＬ0〜ＷＬ2に読み出し電圧ＶRを印加するための読み出し電圧印加回路４１ｂが設けられている。なお、読み出し電圧印加回路４１ｂは、本発明の「読み出し電圧ＶRを印加する手段」の一例である。また、ビット線ＢＬ0〜ＢＬ2には、カラムデコーダ３２を介して、電流センスアンプであるセンスアンプ３８ａが接続されている。このセンスアンプ３８ａは、本発明の「強誘電体膜の電気容量値Ｃf0およびＣf1の相違を検知することが可能な検出手段」の一例である。第３実施形態のその他の構成は、図１に示した第１実施形態の構成と同様である。
【００５７】
図９に示した第３実施形態のＦＥＴ型の強誘電体メモリのメモリセルにおいて、データ読み出し時の等価回路図は、図１０に示すようになる。図１０において、ＣIは、ＭＩＳトランジスタ２３のゲート電極の電気容量を示している。なお、ゲート電極の電気容量ＣIは、本発明の「第２電極における電気容量Ｃ2」の一例である。データ読み出し時動作としては、ノードＣの電位の相違によって、ＭＩＳトランジスタ２３に流れる電流値が変化するので、その電流値を電流センスアンプであるセンスアンプ３８ａによって読み出す。
【００５８】
ここで、図１０に示すように、第３実施形態によるＦＥＴ型の強誘電体メモリのデータ読み出し時の等価回路は、図２に示した第１実施形態の場合と同様である。したがって、この第３実施形態によるＦＥＴ型の強誘電体メモリにおいて、ゲート電極の電気容量ＣIを、上記式（１１）のビット線容量ＣBの代わりに代入して、上記式（１１）を満たすように設定するとともに、メモリセルに保持されているデータがデータ「１」の場合に、強誘電体膜に印加される電圧を、分極反転する電圧（抗電圧）よりも小さく設定することによって、ＦＥＴ型の強誘電体メモリにおいても、分極反転を伴わない読み出し方法で読み出しマージンを高めることができる。
【００５９】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６０】
たとえば、上記第１実施形態では、強誘電体膜としてＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜を用いた場合について説明したが、本発明はこれに限らず、ＳｒＢｉ2（Ｎｂ，Ｔａ）2Ｏ9（ＳＢＮＴ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3（ＰＬＺＴ）、（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12（ＢＬＴ）、Ｂｉ4Ｔｉ3Ｏ12（ＢＩＴ）またはこれに準ずる強誘電体膜を用いることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。
【図２】図１に示した第１実施形態による強誘電体メモリのデータ読み出し動作を説明するための等価回路図である。
【図３】第１実施形態による強誘電体メモリのデータ読み出し動作を説明するための特性図である。
【図４】本発明の第１実施形態による実験で用いた強誘電体キャパシタのヒステリシス特性を示した図である。
【図５】本発明の第１実施形態による実験で用いた読み出し動作における読み出し電圧パルスを示した図である。
【図６】本発明の第１実施形態による実験での読み出し動作におけるビット線で発生するパルス波形を示した図である。
【図７】本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの全体構成を示した回路図である。
【図８】図７に示した第２実施形態による強誘電体メモリの読み出し動作時の等価回路図である。
【図９】本発明の第３実施形態によるＦＥＴ型の強誘電体メモリの全体構成を示した回路図である。
【図１０】図９に示した第３実施形態による強誘電体メモリの読み出し動作時の等価回路図である。
【図１１】従来の１Ｔ１Ｃ型の強誘電体メモリの回路図である。
【図１２】図１１に示した従来の１Ｔ１Ｃ型の強誘電体メモリの断面図である。
【図１３】従来の単純マトリックス型の強誘電体メモリを示した回路図である。
【図１４】図１３に示した従来の単純マトリックス型の強誘電体メモリの断面図である。
【図１５】従来のＦＥＴ型（ＭＦＭＩＳ−ＦＥＴ型）の強誘電体メモリの回路図である。
【図１６】図１５に示した従来のＦＥＴ型の強誘電体メモリを示した断面図である。
【符号の説明】
１、１１、２１ メモリセル
２、１２、２２ 強誘電体キャパシタ
１３、２３ トランジスタ
３８ センスアンプ（検出手段）
３８ａ センスアンプ（検出手段）
４１、４１ａ、４１ｂ 読み出し電圧印加回路（読み出し電圧を印加する手段）
【発明の属する技術分野】
この発明は、強誘電体メモリに関し、特に、強誘電体キャパシタを有する強誘電体メモリに関する。
【０００２】
【従来の技術】
近年、強誘電体メモリは、高速で低消費電力な不揮発性メモリとして注目されている。このため、強誘電体メモリに関する研究開発が精力的に行われている。図１１は、従来の最も一般的に用いられている１Ｔ１Ｃ型の強誘電体メモリの代表的な回路図であり、図１２は、図１１に対応する断面構造図である。図１１および図１２を参照して、この従来の構造では、半導体基板１０１の表面上の所定領域に素子分離領域１０２が形成されている。素子分離領域１０２によって囲まれた素子形成領域には、所定の間隔を隔てて、ソース領域１０３およびドレイン領域１０４が形成されている。ソース領域１０３とドレイン領域１０４との間に位置するチャネル領域上には、ゲート絶縁膜１０５を介して、ワード線（ＷＬ）を構成するゲート電極１０６が形成されている。ドレイン領域１０４には、ビット線（ＢＬ）１１３が電気的に接続されている。
【０００３】
また、ソース領域１０３には、プラグ電極１０８を介して、下部電極１０９が接続されている。下部電極１０９上には、強誘電体膜１１０を介して、プレート線（ＰＬ）を構成する上部電極１１１が形成されている。この下部電極１０９、強誘電体膜１１０および上部電極１１１によって強誘電体キャパシタ１１２が構成されている。また、ソース領域１０３およびドレイン領域１０４と、ゲート絶縁膜１０５と、ゲート電極１０６とによって、トランジスタ１０７が構成されている。このトランジスタ１０７は、メモリセルの選択を行うスイッチとして機能する。また、図１１に示すように、１つのメモリセル１００は、１つのトランジスタ１０７と、１つの強誘電体キャパシタ１１２とによって構成されている。このメモリセル構造は、１Ｔ１Ｃ型の強誘電体メモリと呼ばれている。この１Ｔ１Ｃ型は、ＤＲＡＭにおいて、蓄積用のキャパシタを強誘電体キャパシタに変えた構造を有するので、従来のＤＲＡＭの設計手法を利用しやすい。
【０００４】
また、従来、１つのメモリセルを１つの強誘電体キャパシタのみによって構成する単純マトリックス型の強誘電体キャパシタが開発されている。図１３は、従来の単純マトリックス型の強誘電体メモリの回路図であり、図１４は、図１３に対応した断面図である。図１３および図１４を参照して、従来の単純マトリックス型の強誘電体メモリでは、ビット線（ＢＬ）２０１上に、強誘電体膜２０２が形成されている。そして、その強誘電体膜２０２上に、ビット線２０１と交差する方向に、ワード線（ＷＬ）２０３が形成されている。このビット線２０１と強誘電体膜２０２とワード線２０３とによって、強誘電体キャパシタ２１０が構成されている。この単純マトリックス型の強誘電体メモリでは、図１３に示すように、１つのメモリセル２００が、１つの強誘電体キャパシタ２１０のみによって構成されている。このため、メモリセルの縮小化および高集積化を図ることができる。
【０００５】
しかしながら、上記した１Ｔ１Ｃ型および単純マトリクス型の強誘電体メモリでは、通常、データの読み出し時において、強誘電体膜の分極方向を変える分極反転が必要になる。このような分極反転を繰り返すと、残留分極値の低下などの分極疲労劣化が生じるという不都合があった。
【０００６】
そこで、従来、分極反転を生じない読み出し方法を有するＦＥＴ型の強誘電体メモリが開発されている（たとえば、特許文献１参照）。また、ＦＥＴ型の強誘電体メモリとしては、トランジスタのゲート部に強誘電体キャパシタを形成したＭＦＩＳ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属・強誘電体・絶縁体・半導体−電界効果トランジスタ）、または、ＭＦＭＩＳ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＭｅｔａｌＩｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属・強誘電体・金属・絶縁体・半導体−電界効果トランジスタ）型の強誘電体メモリが知られている。
【０００７】
図１５は、従来のＭＦＭＩＳ−ＦＥＴをメモリセルとした１トランジスタ（ＦＥＴ）型の強誘電体メモリを示した回路図であり、図１６は、図１５に対応する断面構造図である。図１５および図１６を参照して、このＦＥＴ型の強誘電体メモリでは、半導体基板３０１の表面にウェル領域３０２が形成されている。そして、このウェル領域３０２の表面に、所定の間隔を隔てて、ソース領域３０３およびドレイン領域３０４が形成されている。ソース領域３０３およびドレイン領域３０４間に位置するチャネル領域上には、ゲート絶縁膜３０５を介して、ゲート電極３０６が形成されている。
【０００８】
ゲート電極３０６上には、強誘電体膜３０７を介して、ワード線（ＷＬ）３０８が形成されている。ドレイン領域３０４には、ビット線（ＢＬ）３１０が電気的に接続されている。ソース領域３０３には、プレート線（ＰＬ）３１１が接続されている。ウェル領域３０２には、ソース線（ＳＬ）３１２が接続されている。ゲート電極３０６、強誘電体膜３０７およびワード線３０８によって、１トランジスタ型の強誘電体キャパシタ３１５が構成されている。また、ソース領域３０３およびドレイン領域３０４と、ゲート絶縁膜３０５と、ゲート電極３０６とによって、トランジスタ３０９が構成されている。この場合、１つのメモリセル３００は、１つのトランジスタ３０９のゲート部上に、強誘電体キャパシタ３１５が形成された構造を有する。
【０００９】
また、上記特許文献１に開示されたＦＥＴ型の強誘電体メモリでは、分極状態の相違に起因する電気容量の違いを利用した分極反転を生じない読み出し方法が提案されている。
【００１０】
【特許文献１】
特開２００２−２５１８７７号公報
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示されたＦＥＴ型の強誘電体メモリでは、記憶されているデータ「０」またはデータ「１」の情報を読み出す時の信号電位差を大きくすることにより読み出しマージンを高める方法については開示されていない。このため、データ「０」またはデータ「１」の情報を読み出す時の信号電位差が読み出し可能な最小の信号電位差よりも小さくなる場合がある。その場合には、データの誤読み出しなどが発生するという問題点がある。
【００１１】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、読み出しマージンを高めることによりデータの誤読み出しなどが発生するのを抑制することが可能な強誘電体メモリを提供することである。
【００１２】
この発明のもう１つの目的は、分極反転を伴わずに、読み出しマージンを高めることによりデータの誤読み出しなどが発生するのを抑制することが可能な単純マトリックス型または１Ｔ１Ｃ型の強誘電体メモリを提供することである。
【００１３】
【課題を解決するための手段および発明の効果】
この発明の一の局面による強誘電体メモリは、分極反転を生じない読み出し方法を用いる強誘電体メモリであって、電圧を印加しない初期状態で異なる電気容量値Ｃｆ０およびＣｆ１を取ることが可能な強誘電体膜と、強誘電体膜を挟むように形成された第１電極線および第２電極線とを有する強誘電体キャパシタを含むメモリセルと、第１電極線に読み出し電圧ＶＲを印加する手段と、強誘電体膜の電気容量値Ｃｆ０に対応する第２電極線の電位と、強誘電体膜の電気容量値Ｃｆ１に対応する第２電極線の電位との電位差がＶＳ以上の強誘電体膜の電気容量値Ｃｆ０およびＣｆ１の相違を検知することが可能な検出手段とを備え、強誘電体膜の電気容量値Ｃｆ０に対応する第２電極線の電位と、強誘電体膜の電気容量値Ｃｆ１に対応する第２電極線の電位との電位差が最大になるように第２電極線の電気容量値Ｃ２を、Ｃ２＝（Ｃｆ１×Ｃｆ０）１／２ とし、第２電極線の電気容量値Ｃ２は、以下の式を満たすように設定されている。
【００１４】
Ｃｆ０＜Ｃ２≦１／２×｛（Ｃｆ１−Ｃｆ０）ＶＲ／ＶＳ−（Ｃｆ１＋Ｃｆ０）｝
上記一の局面による強誘電体メモリでは、上記のように、第２電極線の電気容量値ＣＢ を、上記の式を満たすように設定することによって、強誘電体膜の電気容量値Ｃｆ０およびＣｆ１の相違に対応する第２電極線の電位差を検出限界電圧ＶＳ以上にすることができるので、読み出しマージンを高めることができる。これにより、データの誤読み出しなどが発生するのを抑制することができる。
【００１６】
上記一の局面による強誘電体メモリにおいて、好ましくは、データの読み出し時に、読み出し電圧の印加方向に対して逆方向の分極方向のデータを保持しており、強誘電体膜に印加される電圧は、強誘電体膜が分極反転する電圧よりも小さい。このように構成すれば、読み出しマージンを高めながら、データの読み出し時に、強誘電体膜が分極反転するのを防止することができる。これにより、読み出しマージンを高めながら、分極疲労劣化を抑制することができる。
【００１７】
上記一の局面による強誘電体メモリにおいて、好ましくは、第２電極線は、ビット線またはトランジスタのゲート電極を含み、第２電極線の電気容量は、ビット線の電気容量またはゲート電極の電気容量を含む。
【００２０】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２１】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。図２は、図１に示した第１実施形態による強誘電体メモリのデータ読み出し動作を説明するための等価回路図である。図３は、第１実施形態による強誘電体メモリのデータ読み出し動作を説明するための特性図である。
【００２２】
まず、図１を参照して、第１実施形態の単純マトリックス型の強誘電体メモリの全体構成について説明する。この第１実施形態による強誘電体メモリでは、メモリセルアレイ５０は、複数のメモリセル１がマトリックス状に配置されて構成されている（図１では説明の便宜上、９個のメモリセルのみを示している）。各メモリセル１を構成する強誘電体キャパシタ２の一方の端子は、ワード線ＷＬ0〜ＷＬ2に接続され、強誘電体キャパシタ２の他方の端子は、ビット線ＢＬ0〜ＢＬ2に接続されている。すなわち、この第１実施形態では、１つのメモリセル１は、１つの強誘電体キャパシタ２のみから構成されている。なお、強誘電体キャパシタ２は、電圧を印加しない初期状態で異なる電気容量値Ｃf0およびＣf1を取ることが可能な強誘電体膜を含んでいる。
【００２３】
各ワード線ＷＬ0〜ＷＬ2は、ロウデコーダ３１に接続されている。また、各ビット線ＢＬ0〜ＢＬ2は、カラムデコーダ３２に接続されている。
【００２４】
外部から指定されたロウアドレスおよびカラムアドレスは、アドレスピン３３に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン３３からアドレスラッチ３４へ転送される。アドレスラッチ３４でラッチされた各アドレスのうち、ロウアドレスは、アドレスバッファ３５を介してロウデコーダ３１へ転送され、カラムアドレスはアドレスバッファ３５を介してカラムデコーダ３２へ転送される。
【００２５】
ロウデコーダ３１は、各ワード線ＷＬ0〜ＷＬ2のうち、アドレスラッチ３４でラッチされたロウアドレスに対応したワード線を選択し、各ワード線の電位を動作モードに対応して制御する。
【００２６】
カラムデコーダ３２は、各ビット線ＢＬ0〜ＢＬ2のうち、アドレスラッチ３４でラッチされたカラムアドレスに対応するビット線を選択し、各ビット線の電位を動作モードに対応して制御する。
【００２７】
ここで、第１実施形態では、ロウデコーダ３１は、データの読み出し時にワード線ＷＬ0〜ＷＬ2に読み出し電圧ＶRを印加するための読み出し電圧印加回路４１を含んでいる。この読み出し電圧印加回路４１は、本発明の「読み出し電圧ＶRを印加する手段」の一例である。
【００２８】
外部から指定されたデータは、データピン３６に入力される。そのデータは、データピン３６から入力バッファ３７を介してカラムデコーダ３２へ転送される。カラムデコーダ３２は、各ビット線ＢＬ0〜ＢＬ2の電位を、そのデータに対応した電位に制御する。
【００２９】
また、第１実施形態では、任意のメモリセル１から読み出されたデータは、各ビット線ＢＬ0〜ＢＬ2からカラムデコーダ３２を介してセンスアンプ３８へ転送される。センスアンプ３８は電圧センスアンプである。なお、センスアンプ３８は、本発明の「強誘電体膜の電気容量値Ｃf0およびＣf1の相違を検知することが可能な検出手段」の一例である。センスアンプ３８で判別されたデータは、出力バッファ３９からデータピン３６を介して外部へ出力される。
【００３０】
なお、上記した各回路（３１〜３９、４１）の動作は、制御コア回路４０によって制御される。
【００３１】
ここで、この第１実施形態における強誘電体キャパシタ２を含むメモリセルは、図２に示すように、強誘電体キャパシタ２が、互いに交差するように延びたワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬによって挟まれた強誘電体膜とにより構成されている。すなわち、ワード線ＷＬおよびビット線ＢＬは、それぞれ、強誘電体キャパシタ２の一方の電極（第１電極）および他方の電極（第２電極）として機能する。また、ビット線ＢＬの電気容量（ビット線容量）は、ＣBで表される。なお、ビット線容量ＣBは、本発明の「第２電極における電気容量Ｃ2」の一例である。
【００３２】
図２に示したノードＡの電位は、ビット線ＢＬに現れる電位ＶB（ＶB0、ＶB1）を表している。このノードＡには、ビット線ＢＬに現れる電位（ＶB0およびＶB1の相違を検出する手段（図１のセンスアンプ３８）が接続されている。
【００３３】
図３には、強誘電体キャパシタのヒステリシス特性が示されている。図３を参照して、縦軸には、強誘電体キャパシタに保持される分極の電荷量Ｑが示されており、横軸には、強誘電体キャパシタに印加される電圧Ｖが示されている。ここで、残留分極がプラス側の電荷量を保持する場合のデータを「０」とし、残留分極がマイナス側の電荷量を保持する場合のデータを「１」とする。また、強誘電体キャパシタにデータ「０」が記憶された場合のビット線容量の負荷線がＬ０であり、負荷線Ｌ０の状態からワード線ＷＬに読み出し電圧ＶRを印加した時の負荷線がＬ０ａである。また、強誘電体キャパシタにデータ「１」が記憶された場合のビット線容量の負荷線がＬ１であり、負荷線Ｌ１の状態からワード線ＷＬに読み出し電圧ＶRを印加した時の負荷線がＬ１ａである。
【００３４】
図２および図３を参照して、以下に、読み出しマージンを高めるメモリ構造について説明する。ワード線ＷＬに読み出し電圧ＶRを印加した場合に、データ「０」およびデータ「１」における電荷量Ｑの変化率を表す電気容量を、それぞれ、Ｃf0およびＣf1（Ｃf1＞Ｃf0）とする。また、データ「０」およびデータ「１」が保持されている場合にワード線ＷＬに読み出し電圧ＶRを印加した場合に、ノードＡに現れるビット線電位ＶBを、それぞれ、ＶB0およびＶB1とする。この場合、ビット線ＢＬの電位差（ＶB1−ＶB0）を大きくすることが、読み出し電圧のマージンを高めることになる。データ「０」が保持されている場合の読み出し時のビット線電位ＶB0およびデータ「１」が保持されている場合の読み出し時のビット線電位ＶB1は、それぞれ、以下の式（１）および式（２）によって表される。
【００３５】
ＶB0＝Ｃf0／（Ｃf0＋ＣB）×ＶR ・・・（１）
ＶB1＝Ｃf1／（Ｃf1＋ＣB）×ＶR ・・・（２）
上記式（１）および式（２）から、データ「０」とデータ「１」が保持されている場合のビット線に現れる電位差（ＶB1−ＶB0）は、以下の式（３）によって表される。
【００３６】
ＶＢ１−ＶＢ０＝Ｃｆ１／（Ｃｆ１＋ＣＢ）×ＶＲ−Ｃｆ０／（Ｃｆ０＋ＣＢ）×ＶＲ
＝｛１／（１＋ＣＢ／Ｃｆ１）−１／（１＋ＣＢ／Ｃｆ０）｝×ＶＲ
＝｛（ＣＢ／Ｃｆ０−ＣＢ／Ｃｆ１）／（１＋ＣＢ／Ｃｆ１）・
（１＋ＣＢ／Ｃ ｆ０ ）｝×ＶＲ ・・・（３）
ここで、ＣＢ／Ｃｆ０＝Ｘ、Ｃｆ０／Ｃｆ１＝Ｋとおくと、ＫＸ＝ＣＢ／Ｃｆ１となり、これらを上記式（３）に代入すると、以下の式（４）が得られる。
【００３７】
【００３８】
【００３９】
ＶＢ１−ＶＢ０≦｛（１−Ｋ）／（２Ｋ１／２＋１＋Ｋ）｝×ＶＲ
≦｛（１−Ｋ）／（１＋Ｋ１／２）２｝×ＶＲ ・・・（６）
上記式（６）では、ＫＸ＋１／Ｘが分母部分であるので、相加平均≧相乗平均の関係を適用すると、≧記号が逆の≦記号になっている。ここで、式（６）において、等号が成り立つのは、相加平均と相乗平均との関係から、ＫＸ＝１／Ｘの場合であり、これを変形すると、Ｘ＝１／Ｋ１／２になる。これに、上記したＸ＝ＣＢ／Ｃｆ０、Ｋ＝Ｃｆ０／Ｃｆ１の関係を挿入すると、ＣＢ／Ｃｆ０＝１／（Ｃｆ０／Ｃｆ１）１／２となり、両辺にＣｆ０を掛けると、ＣＢ＝（Ｃｆ０・Ｃｆ１）１／２が得られる。したがって、式（６）における等号は、ＣＢ＝（Ｃｆ０・Ｃｆ１）１／２の時に成り立つ。この関係より、ＶＢ１−ＶＢ０の最大値は、式（６）に、Ｋ＝Ｃｆ０／Ｃｆ１を挿入するとともに、（Ｃｆ０・Ｃｆ１）１／２＝ＣＢを適用した以下の式（７）によって得られる。
【００４０】
【００４１】
ＶB1−ＶB0＝（Ｃf1−Ｃf0）／（Ｃf1＋Ｃf0＋２ＣB）×ＶR≧ＶS ・・・（８）
上記式（８）から、ビット線容量ＣBに必要な条件式が以下の式（９）によって表される。
【００４２】
ＣB≦１／２×｛（Ｃf1−Ｃf0）ＶR／ＶS−（Ｃf1＋Ｃf0）｝ ・・・（９）
また、ＣB＝（Ｃf0・Ｃf1）1/2と、Ｃf1＞Ｃf0との関係から、ビット線容量ＣBは、以下の式（１０）も満足する必要がある。
【００４３】
ＣB＞Ｃf0 ・・・（１０）
したがって、式（９）および式（１０）から、ノードＡに接続される検出手段（センスアンプ３８）でデータ「０」とデータ「１」の場合の相違を確実に読み出すためには、ビット線容量ＣBを、以下の式（１１）を満たすように設定する必要がある。
【００４４】
Ｃｆ０＜ＣＢ≦１／２×｛（Ｃｆ１ −Ｃｆ０）ＶＲ／ＶＳ−（Ｃｆ１＋Ｃｆ０）｝
・・・（１１）
次に、上記式（１１）を満たす条件で実験した結果について以下に説明する。強誘電体膜として、図４に示すヒステリシス特性を有するＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９膜）を用いた単純マトリックス型の強誘電体メモリにおいて、データ「０」の場合とデータ「１」の場合とに、図５に示す読み出し電圧（ＶＲ＝１．８Ｖ）を印加した時のビット線に発生するパルス波形（ビット線電圧ＶＢ）を図６に示す。この場合の単純マトリックス型の強誘電体メモリのビット線幅およびワード線幅はどちらも１μｍとした。
【００４５】
また、データ「０」の場合の強誘電体キャパシタの電気容量Ｃf0、データ「１」の場合の強誘電体キャパシタの電気容量Ｃf1、および、ビット線容量ＣBは、それぞれ、２０ｆＦ、８３ｆＦおよび４０ｆＦとした。また、ビット線ＢＬに接続される検出手段（センスアンプ３８）の検出限界電圧ＶSは、１００ｍＶ程度とした。これらはいずれも式（１１）を満たしている。図６に示すように、データ１の場合とデータ０の場合とのビット線電圧ＶBの差（ＶB1−ＶB0）は、（ＶB1−ＶB0）＝約６１０ｍＶであり、検出限界電圧ＶS（１００ｍＶ程度）よりも十分大きいことがわかる。このため、上記式（１１）の条件を満たすようにビット線容量ＣBを設定すれば、データ「０」の場合とデータ「１」の場合との相違を十分に検出可能であることを確認することができた。
【００４６】
また、メモリセルに保持されているデータがデータ「１」の場合に、強誘電体膜に印加される電圧（ＶR−ＶB1）は、約０．６Ｖであり、分極反転する電圧である抗電圧（約０．９Ｖ）よりも小さくなっている。この場合、強誘電体膜の分極反転を伴わないため、分極疲労劣化を大幅に抑制することができる。なお、データ「０」の場合は、抗電圧以上の電圧を印加しても分極反転は伴わない。
【００４７】
第１実施形態では、上記のように、ビット線容量ＣBを、上記の式（１１）を満たすように設定することによって、データ「１」の場合とデータ「０」の場合とのビット線電位の電位差を検出限界電圧ＶS以上にすることができるので、読み出しマージンを高めることができる。これにより、データの誤読み出しなどが発生するのを有効に抑制することができる。
【００４８】
また、上記第１実施形態では、データ「０」を保持している場合の強誘電体キャパシタの容量Ｃf0、データ「１」を保持している場合の強誘電体キャパシタの電気容量Ｃf1、および、ビット線容量ＣBを、実質的に、ＣB＝（Ｃf1×Ｃf0）1/2の関係を満たすように設定することによって、強誘電体キャパシタの電気容量値Ｃf0およびＣf1の相違に対応するビット線電位の電位差を最大にすることができるので、読み出しマージンをより高めることができる。
【００４９】
また、上記第１実施形態では、データ「１」の場合に強誘電体膜に印加される電圧（ＶR−ＶB1）を分極反転する電圧（抗電圧）以下になるように設定することによって、データ「１」の読み出し時に強誘電体膜が分極反転するのを防止することができる。これにより、単純マトリックス型の強誘電体メモリにおいて、分極反転を伴わずに、読み出しマージンを高めることが可能な構造を得ることができる。
【００５０】
（第２実施形態）
図７は、本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの全体構成を示した回路図であり、図８は、図７に示した第２実施形態による強誘電体メモリのデータ読み出し動作を説明するためのメモリセルの等価回路図である。図７および図８を参照して、この第２実施形態では、本発明を１Ｔ１Ｃ型の強誘電体メモリに適用した場合について説明する。
【００５１】
まず、この第２実施形態では、図７に示すように、メモリセルアレイ６０は、複数のメモリセル１１がマトリックス状に配置されて構成されている（図７では、説明の便宜上、９個のメモリセルのみを示している）。各メモリセル１１は、１つの強誘電体キャパシタ１２と、１つのスイッチングトランジスタ１３とによって構成されている。強誘電体キャパシタ１２の一方の電極（第１電極）は、プレート線ＰＬ0〜ＰＬ2に接続され、強誘電体キャパシタ１２の他方の電極（第２電極）は、スイッチングトランジスタ１３のソース／ドレイン領域の一方に接続されている。また、スイッチングトランジスタ１３のソース／ドレイン領域の他方は、ビット線ＢＬ0〜ＢＬ2に接続されている。スイッチングトランジスタ１３のゲート電極は、ワード線ＷＬ0〜ＷＬ2に接続されている。また、ロウデコーダ３１には、プレート線ＰＬ0〜ＰＬ2に読み出し電圧ＶRを印加するための読み出し電圧印加回路４１ａが内蔵されている。なお、読み出し電圧印加回路４１ａは、本発明の「読み出し電圧ＶRを印加する手段」の一例である。その他の構成は、図１に示した第１実施形態と同様である。
【００５２】
図７に示した第２実施形態による強誘電体メモリのメモリセル１１において、データ読み出し時に、ワード線ＷＬ0〜ＷＬ2をハイレベルにしてスイッチングトランジスタ１３をオン状態にした時の等価回路図は、図８に示すようになる。このメモリセル１１では、図７に示した読み出し電圧印加回路４１ａによりプレート線ＰＬに読み出し電圧ＶRを印加することによって、上記した第１実施形態と同様、ビット線ＢＬ（ノードＢ）の電位の相違（ＶB1−ＶB0）を、電圧センスアンプであるセンスアンプ３８により検知する。これにより、データが読み出される。
【００５３】
ここで、図８に示すように、第２実施形態による１Ｔ１Ｃ型の強誘電体メモリのデータ読み出し時の等価回路は、図２に示した第１実施形態の場合と同様である。したがって、この第２実施形態においても、上記式（１１）を適用し、かつ、メモリセル１１のデータがデータ「１」である場合に強誘電体膜に印加される電圧を、分極反転する電圧（抗電圧）よりも小さくすることによって、第２実施形態による１Ｔ１Ｃ型の強誘電体メモリにおいても、分極反転を伴わないで、読み出しマージンを高めることができる。
【００５４】
（第３実施形態）
図９は、本発明の第３実施形態によるＦＥＴ型の強誘電体メモリの全体構成を示した回路図であり、図１０は、図９に示した第３実施形態による強誘電体メモリのデータ読み出し時の等価回路図である。図９および図１０を参照して、この第３実施形態では、本発明をＦＥＴ型の強誘電体メモリに適用した例について説明する。
【００５５】
この第３実施形態によるＦＥＴ型の強誘電体メモリでは、メモリセルアレイ７０は、複数のメモリセル２１がマトリックス状に配置されて構成されている（図９では、説明の便宜上、９個のメモリセルのみを示している）。各メモリセル２１は、１つのトランジスタ（ＦＥＴ）２３と、そのトランジスタ２３のゲート部に形成された強誘電体キャパシタ２２とから構成されている。強誘電体キャパシタ２２の一方の電極（第１電極）は、ワード線ＷＬ0〜ＷＬ1に接続されている。また、強誘電体キャパシタ２２の他方の電極（第２電極）は、トランジスタ２３のゲート電極に接続されている。また、トランジスタ２３のソース／ドレイン領域の一方は、ビット線ＢＬ0〜ＢＬ2に接続されており、ソース／ドレイン領域の他方は、プレート線ＰＬ0〜ＰＬ2に接続されている。また、トランジスタ２３のチャネル領域（ウェル領域）は、ソース線ＳＬ0〜ＳＬ2に接続されている。
【００５６】
ここで、第３実施形態では、ロウデコーダ３１に、ワード線ＷＬ0〜ＷＬ2に読み出し電圧ＶRを印加するための読み出し電圧印加回路４１ｂが設けられている。なお、読み出し電圧印加回路４１ｂは、本発明の「読み出し電圧ＶRを印加する手段」の一例である。また、ビット線ＢＬ0〜ＢＬ2には、カラムデコーダ３２を介して、電流センスアンプであるセンスアンプ３８ａが接続されている。このセンスアンプ３８ａは、本発明の「強誘電体膜の電気容量値Ｃf0およびＣf1の相違を検知することが可能な検出手段」の一例である。第３実施形態のその他の構成は、図１に示した第１実施形態の構成と同様である。
【００５７】
図９に示した第３実施形態のＦＥＴ型の強誘電体メモリのメモリセルにおいて、データ読み出し時の等価回路図は、図１０に示すようになる。図１０において、ＣIは、ＭＩＳトランジスタ２３のゲート電極の電気容量を示している。なお、ゲート電極の電気容量ＣIは、本発明の「第２電極における電気容量Ｃ2」の一例である。データ読み出し時動作としては、ノードＣの電位の相違によって、ＭＩＳトランジスタ２３に流れる電流値が変化するので、その電流値を電流センスアンプであるセンスアンプ３８ａによって読み出す。
【００５８】
ここで、図１０に示すように、第３実施形態によるＦＥＴ型の強誘電体メモリのデータ読み出し時の等価回路は、図２に示した第１実施形態の場合と同様である。したがって、この第３実施形態によるＦＥＴ型の強誘電体メモリにおいて、ゲート電極の電気容量ＣIを、上記式（１１）のビット線容量ＣBの代わりに代入して、上記式（１１）を満たすように設定するとともに、メモリセルに保持されているデータがデータ「１」の場合に、強誘電体膜に印加される電圧を、分極反転する電圧（抗電圧）よりも小さく設定することによって、ＦＥＴ型の強誘電体メモリにおいても、分極反転を伴わない読み出し方法で読み出しマージンを高めることができる。
【００５９】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６０】
たとえば、上記第１実施形態では、強誘電体膜としてＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜を用いた場合について説明したが、本発明はこれに限らず、ＳｒＢｉ2（Ｎｂ，Ｔａ）2Ｏ9（ＳＢＮＴ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3（ＰＬＺＴ）、（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12（ＢＬＴ）、Ｂｉ4Ｔｉ3Ｏ12（ＢＩＴ）またはこれに準ずる強誘電体膜を用いることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。
【図２】図１に示した第１実施形態による強誘電体メモリのデータ読み出し動作を説明するための等価回路図である。
【図３】第１実施形態による強誘電体メモリのデータ読み出し動作を説明するための特性図である。
【図４】本発明の第１実施形態による実験で用いた強誘電体キャパシタのヒステリシス特性を示した図である。
【図５】本発明の第１実施形態による実験で用いた読み出し動作における読み出し電圧パルスを示した図である。
【図６】本発明の第１実施形態による実験での読み出し動作におけるビット線で発生するパルス波形を示した図である。
【図７】本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの全体構成を示した回路図である。
【図８】図７に示した第２実施形態による強誘電体メモリの読み出し動作時の等価回路図である。
【図９】本発明の第３実施形態によるＦＥＴ型の強誘電体メモリの全体構成を示した回路図である。
【図１０】図９に示した第３実施形態による強誘電体メモリの読み出し動作時の等価回路図である。
【図１１】従来の１Ｔ１Ｃ型の強誘電体メモリの回路図である。
【図１２】図１１に示した従来の１Ｔ１Ｃ型の強誘電体メモリの断面図である。
【図１３】従来の単純マトリックス型の強誘電体メモリを示した回路図である。
【図１４】図１３に示した従来の単純マトリックス型の強誘電体メモリの断面図である。
【図１５】従来のＦＥＴ型（ＭＦＭＩＳ−ＦＥＴ型）の強誘電体メモリの回路図である。
【図１６】図１５に示した従来のＦＥＴ型の強誘電体メモリを示した断面図である。
【符号の説明】
１、１１、２１ メモリセル
２、１２、２２ 強誘電体キャパシタ
１３、２３ トランジスタ
３８ センスアンプ（検出手段）
３８ａ センスアンプ（検出手段）
４１、４１ａ、４１ｂ 読み出し電圧印加回路（読み出し電圧を印加する手段）
Claims (3)
- 分極反転を生じない読み出し方法を用いる強誘電体メモリであって、
電圧を印加しない初期状態で異なる電気容量値Ｃｆ０およびＣｆ１を取ることが可能な強誘電体膜と、前記強誘電体膜を挟むように形成された第１電極線および第２電極線とを有する強誘電体キャパシタを含むメモリセルと、
前記第１電極線に読み出し電圧ＶＲを印加する手段と、
前記強誘電体膜の電気容量値Ｃｆ０に対応する前記第２電極線の電位と、前記強誘電体膜の電気容量値Ｃｆ１に対応する前記第２電極線の電位との電位差がＶＳ以上の前記強誘電体膜の電気容量値Ｃｆ０およびＣｆ１の相違を検知することが可能な検出手段とを備え、
前記強誘電体膜の電気容量値Ｃｆ０に対応する前記第２電極線の電位と、前記強誘電体膜の電気容量値Ｃｆ１に対応する前記第２電極線の電位との電位差が最大になるように前記第２電極線の電気容量値Ｃ２を、Ｃ２＝（Ｃｆ１×Ｃｆ０）１／２ とし、
前記第２電極線の電気容量値Ｃ２は、以下の式を満たすように設定されている、強誘電体メモリ。
Ｃｆ０＜Ｃ２≦１／２×｛（Ｃｆ１−Ｃｆ０）ＶＲ／ＶＳ−（Ｃｆ１＋Ｃｆ０）｝ - データの読み出し時に、前記読み出し電圧の印加方向に対して逆方向の分極方向のデータを保持しており、前記強誘電体膜に印加される電圧は、前記強誘電体膜が分極反転する電圧よりも小さい、請求項１に記載の強誘電体メモリ。
- 前記第２電極線は、ビット線またはトランジスタのゲート電極を含み、前記第２電極線の電気容量は、前記ビット線の電気容量または前記ゲート電極の電気容量を含む、請求項１または２に記載の強誘電体メモリ。
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