JP2002251877A - 非破壊読出し可能な強誘電体メモリデバイス - Google Patents
非破壊読出し可能な強誘電体メモリデバイスInfo
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Abstract
(57)【要約】
【目的】 書込み電圧Ｖfを強誘電体キャパシタＦのみ
に印加することにより、非破壊読出し可能な強誘電体メ
モリデバイスを得る。 【構成】 ＭＩＳ−ＦＥＴに直列接続された強誘電体キ
ャパシタＦと、強誘電体キャパシタＦ／ＭＩＳ−ＦＥＴ
間の接続点Ｎ及び強誘電体キャパシタＦの他の接続点Ａ
に接続された書込み用電源と、直列状態のＭＩＳ−ＦＥ
Ｔ及び強誘電体キャパシタＦに接続された読出し用電源
とを備えている。強誘電体キャパシタＦに書込み電圧Ｖ
fが印加され、強誘電体キャパシタＦ／ＭＩＳ−ＦＥＴ
間の接続点をオフ状態にして強誘電体キャパシタＦ及び
ＭＩＳ−ＦＥＴに読出し電圧Ｖiが印加される。
に印加することにより、非破壊読出し可能な強誘電体メ
モリデバイスを得る。 【構成】 ＭＩＳ−ＦＥＴに直列接続された強誘電体キ
ャパシタＦと、強誘電体キャパシタＦ／ＭＩＳ−ＦＥＴ
間の接続点Ｎ及び強誘電体キャパシタＦの他の接続点Ａ
に接続された書込み用電源と、直列状態のＭＩＳ−ＦＥ
Ｔ及び強誘電体キャパシタＦに接続された読出し用電源
とを備えている。強誘電体キャパシタＦに書込み電圧Ｖ
fが印加され、強誘電体キャパシタＦ／ＭＩＳ−ＦＥＴ
間の接続点をオフ状態にして強誘電体キャパシタＦ及び
ＭＩＳ−ＦＥＴに読出し電圧Ｖiが印加される。
Description
【０００１】
【産業上の利用分野】本発明は、定電圧動作で高速の非
破壊読出しが可能な強誘電体メモリデバイスに関する。
破壊読出しが可能な強誘電体メモリデバイスに関する。
【０００２】
【従来の技術】強誘電体薄膜を用いた記憶素子が一部で
実用化されているが、最低でも一つのＭＯＳ−ＦＥＴ
（Metal-Oxide-Semiconductor Field Effect Transisto
r）と一つの強誘電体薄膜によるコンデンサからなる１
トランジスタ１キャパシタ方式（１Ｔ１Ｃ方式）が従来
の強誘電体素子の主流である。１Ｔ１Ｃ方式は、不揮発
性であるものの破壊読出しであるため、記録された情報
を一旦読み出すと再度の書き込みを必要とする。そのた
め、再書き込みに対応した周辺回路を必要とし、装置が
複雑化するばかりでなく消費電力も多くなる。
実用化されているが、最低でも一つのＭＯＳ−ＦＥＴ
（Metal-Oxide-Semiconductor Field Effect Transisto
r）と一つの強誘電体薄膜によるコンデンサからなる１
トランジスタ１キャパシタ方式（１Ｔ１Ｃ方式）が従来
の強誘電体素子の主流である。１Ｔ１Ｃ方式は、不揮発
性であるものの破壊読出しであるため、記録された情報
を一旦読み出すと再度の書き込みを必要とする。そのた
め、再書き込みに対応した周辺回路を必要とし、装置が
複雑化するばかりでなく消費電力も多くなる。
【０００３】情報機器の高性能化，高密度化に伴って情
報機器に組み込まれる記憶素子の集積度が１Ｇビット以
上になると、電荷量を保持するためのキャパシタ構造が
複雑になり、記憶素子の作製自体が困難になることが予
想される。そこで、強誘電体薄膜をゲートにもつＦＥＴ
タイプの強誘電体メモリデバイスが提案され、現在研究
段階にある。たとえば、特開平５−１９８１９４号公報
では、正・負の読み取り信号をセンスアンプ回路で加算
し、加算極性を強誘電体コンデンサ内に格納することに
より分極状態を確定する非破壊読取装置が紹介されてい
る。
報機器に組み込まれる記憶素子の集積度が１Ｇビット以
上になると、電荷量を保持するためのキャパシタ構造が
複雑になり、記憶素子の作製自体が困難になることが予
想される。そこで、強誘電体薄膜をゲートにもつＦＥＴ
タイプの強誘電体メモリデバイスが提案され、現在研究
段階にある。たとえば、特開平５−１９８１９４号公報
では、正・負の読み取り信号をセンスアンプ回路で加算
し、加算極性を強誘電体コンデンサ内に格納することに
より分極状態を確定する非破壊読取装置が紹介されてい
る。
【０００４】
【発明が解決しようとする課題】改良された強誘電体メ
モリデバイスは、非破壊読出しであり、一つの素子で作
製できることから、１Ｔ１Ｃ方式に比較して高集積化で
きる理想的なメモリデバイスと考えられている。しか
し、これまで提案されている強誘電体メモリデバイスで
は、Ｓｉ／強誘電体薄膜の界面に低誘電率層が形成され
るため、１Ｔ１Ｃ方式のメモリデバイスに比較して駆動
電圧が高くなる。
モリデバイスは、非破壊読出しであり、一つの素子で作
製できることから、１Ｔ１Ｃ方式に比較して高集積化で
きる理想的なメモリデバイスと考えられている。しか
し、これまで提案されている強誘電体メモリデバイスで
は、Ｓｉ／強誘電体薄膜の界面に低誘電率層が形成され
るため、１Ｔ１Ｃ方式のメモリデバイスに比較して駆動
電圧が高くなる。
【０００５】
【課題を解決するための手段】本発明は、このような問
題を解消すべく案出されたものであり、強誘電体のヒス
テリシスループにおける正及び負の分極から飽和分極に
至る分極勾配を起因とする電気容量の相違を利用するこ
とにより、ＭＯＳ−ＦＥＴ等のＭＩＳ−ＦＥＴ（Metal-
Insulator-Semiconductor FET）に流れる電流の大小で
“０”又は“１”を判定し、非破壊読出しを可能とした
強誘電体メモリデバイスを提供することを目的とする。
題を解消すべく案出されたものであり、強誘電体のヒス
テリシスループにおける正及び負の分極から飽和分極に
至る分極勾配を起因とする電気容量の相違を利用するこ
とにより、ＭＯＳ−ＦＥＴ等のＭＩＳ−ＦＥＴ（Metal-
Insulator-Semiconductor FET）に流れる電流の大小で
“０”又は“１”を判定し、非破壊読出しを可能とした
強誘電体メモリデバイスを提供することを目的とする。
【０００６】本発明の強誘電体メモリデバイスは、その
目的を達成するため、ＭＩＳ−ＦＥＴのゲートに直列接
続された強誘電体キャパシタと、強誘電体キャパシタ／
ＭＩＳ−ＦＥＴ間の接続点及び強誘電体キャパシタの他
の接続点に接続される書込み用電源と、直列状態のＭＩ
Ｓ−ＦＥＴのドレン又はソース及び強誘電体キャパシタ
に接続される読出し用電源とを備え、強誘電体キャパシ
タに書込み電圧が印加され、強誘電体キャパシタ／ＭＩ
Ｓ−ＦＥＴ間の接続点をオフ状態にして強誘電体キャパ
シタ及びＭＩＳ−ＦＥＴに読出し電圧が印加されること
を特徴とする。
目的を達成するため、ＭＩＳ−ＦＥＴのゲートに直列接
続された強誘電体キャパシタと、強誘電体キャパシタ／
ＭＩＳ−ＦＥＴ間の接続点及び強誘電体キャパシタの他
の接続点に接続される書込み用電源と、直列状態のＭＩ
Ｓ−ＦＥＴのドレン又はソース及び強誘電体キャパシタ
に接続される読出し用電源とを備え、強誘電体キャパシ
タに書込み電圧が印加され、強誘電体キャパシタ／ＭＩ
Ｓ−ＦＥＴ間の接続点をオフ状態にして強誘電体キャパ
シタ及びＭＩＳ−ＦＥＴに読出し電圧が印加されること
を特徴とする。
【０００７】
【実施の形態】強誘電体Ｆの分極Ｐと電界Ｅとの間に
は、図１に示すようなヒステリシス特性の関係がある。
Ｐr -から飽和分極Ｐsに急激に立ち上がる分極Ｐの電界
Ｅに対する変化割合と、Ｐr +から飽和分極Ｐsに緩やか
に立ち上がる分極Ｐの変化割合、すなわち勾配ｄＰ／ｄ
Ｅと電気容量との比例関係から強誘電体キャパシタの分
極状態に対応した大きな電気容量Ｃfと小さな電気容量
Ｃfを利用することにより、読出し電圧印加によってＭ
ＩＳ−ＦＥＴに流れる電流の相違を利用し、電流の大小
又はその結果発生した電圧の高低を“０”又は“１”と
する非破壊読出しが可能となる。
は、図１に示すようなヒステリシス特性の関係がある。
Ｐr -から飽和分極Ｐsに急激に立ち上がる分極Ｐの電界
Ｅに対する変化割合と、Ｐr +から飽和分極Ｐsに緩やか
に立ち上がる分極Ｐの変化割合、すなわち勾配ｄＰ／ｄ
Ｅと電気容量との比例関係から強誘電体キャパシタの分
極状態に対応した大きな電気容量Ｃfと小さな電気容量
Ｃfを利用することにより、読出し電圧印加によってＭ
ＩＳ−ＦＥＴに流れる電流の相違を利用し、電流の大小
又はその結果発生した電圧の高低を“０”又は“１”と
する非破壊読出しが可能となる。
【０００８】本発明に従った強誘電体メモリデバイス
は、図２の概念図に示されるように、強誘電体キャパシ
タＦとＭＩＳ−ＦＥＴとを直列接続し、強誘電体キャパ
シタＦの接続点Ａと強誘電体キャパシタＦ／ＭＩＳ−Ｆ
ＥＴ間の接続点Ｎとの間に書込み電圧Ｖfをかけ、ＭＩ
Ｓ−ＦＥＴから独立して強誘電体キャパシタＦに印加す
る構成を採用している。強誘電体キャパシタＦは、書込
み電圧Ｖfの印加によってＰr +又はＰr -に分極され、そ
の分極状態が保持される。読み出しに際しては、強誘電
体キャパシタＦ及びＭＩＳ−ＦＥＴの全体に電圧Ｖ
i（読出し電圧）を印加し、出力電圧Ｖoに対応してＭＩ
Ｓ−ＦＥＴに流れる出力電流Ｉが制御される。
は、図２の概念図に示されるように、強誘電体キャパシ
タＦとＭＩＳ−ＦＥＴとを直列接続し、強誘電体キャパ
シタＦの接続点Ａと強誘電体キャパシタＦ／ＭＩＳ−Ｆ
ＥＴ間の接続点Ｎとの間に書込み電圧Ｖfをかけ、ＭＩ
Ｓ−ＦＥＴから独立して強誘電体キャパシタＦに印加す
る構成を採用している。強誘電体キャパシタＦは、書込
み電圧Ｖfの印加によってＰr +又はＰr -に分極され、そ
の分極状態が保持される。読み出しに際しては、強誘電
体キャパシタＦ及びＭＩＳ−ＦＥＴの全体に電圧Ｖ
i（読出し電圧）を印加し、出力電圧Ｖoに対応してＭＩ
Ｓ−ＦＥＴに流れる出力電流Ｉが制御される。
【０００９】読出し電圧Ｖiを印加したときにＭＩＳ−
ＦＥＴに加わる電圧Ｖoは、ＭＩＳ−ＦＥＴのもつ電気
容量Ｃoとの関係で、式Ｖo＝Ｖi・Ｃf／（Ｃo＋Ｃf）で
与えられる。電気容量Ｃoは、強誘電体キャパシタの電
気容量Ｃfと共に実際には電圧の関数となるが、本件明
細書では簡略化のため定数として扱う。読出し電圧Ｖi
を印加してＰr +→Ｐs方向へと分極が変化する場合、電
気容量Ｃfが小さいため出力電圧Ｖoが小さくなる（図
１）。読出し電圧Ｖiを印加してＰr -→Ｐs方向へと分極
が変化する場合、電気容量Ｃfが大きいため出力電圧Ｖo
が大きくなる。厳密には、電気容量Ｃf及び電気容量Ｃo
は電界依存性のある非線形容量になることからグラフィ
ック又は統計的手法で電圧Ｖoを求める必要があるが、
何れにしても電圧Ｖoの相違に応じてＭＩＳ−ＦＥＴに
流れる電流Ｉが変化する。そこで、出力電流Ｉの大小に
より“０”又は“１”を決定することにより読出しが可
能となる。
ＦＥＴに加わる電圧Ｖoは、ＭＩＳ−ＦＥＴのもつ電気
容量Ｃoとの関係で、式Ｖo＝Ｖi・Ｃf／（Ｃo＋Ｃf）で
与えられる。電気容量Ｃoは、強誘電体キャパシタの電
気容量Ｃfと共に実際には電圧の関数となるが、本件明
細書では簡略化のため定数として扱う。読出し電圧Ｖi
を印加してＰr +→Ｐs方向へと分極が変化する場合、電
気容量Ｃfが小さいため出力電圧Ｖoが小さくなる（図
１）。読出し電圧Ｖiを印加してＰr -→Ｐs方向へと分極
が変化する場合、電気容量Ｃfが大きいため出力電圧Ｖo
が大きくなる。厳密には、電気容量Ｃf及び電気容量Ｃo
は電界依存性のある非線形容量になることからグラフィ
ック又は統計的手法で電圧Ｖoを求める必要があるが、
何れにしても電圧Ｖoの相違に応じてＭＩＳ−ＦＥＴに
流れる電流Ｉが変化する。そこで、出力電流Ｉの大小に
より“０”又は“１”を決定することにより読出しが可
能となる。
【００１０】記録された情報の読出しに際し、仮に正の
読出し電圧Ｖiが印加されると、Ｐr +の分極状態は読出
し電圧Ｖi印加後も維持される（図３ａ）。他方、Ｐr -
の分極状態は、読出し電圧Ｖiの印加によって一部が反
転する。反転を元の状態に戻して初期のＰr -値にするま
でには、読出し電圧Ｖiが印加され再びゼロとなった
後、強誘電体キャパシタＦに逆電圧として加わる電圧Ｖ
oが小さい。そのため、復帰後の分極状態は、Ｐr -より
も小さなＰr -*になる（図３ｂ）。しかし、２回目以上
の読出しでも、Ｐr +からの分極勾配よりもＰr -*からの
分極勾配が十分大きな同じヒステリシスループを経由す
るので、支障なく記録情報を判別する非破壊読出しが可
能となる。
読出し電圧Ｖiが印加されると、Ｐr +の分極状態は読出
し電圧Ｖi印加後も維持される（図３ａ）。他方、Ｐr -
の分極状態は、読出し電圧Ｖiの印加によって一部が反
転する。反転を元の状態に戻して初期のＰr -値にするま
でには、読出し電圧Ｖiが印加され再びゼロとなった
後、強誘電体キャパシタＦに逆電圧として加わる電圧Ｖ
oが小さい。そのため、復帰後の分極状態は、Ｐr -より
も小さなＰr -*になる（図３ｂ）。しかし、２回目以上
の読出しでも、Ｐr +からの分極勾配よりもＰr -*からの
分極勾配が十分大きな同じヒステリシスループを経由す
るので、支障なく記録情報を判別する非破壊読出しが可
能となる。
【００１１】なお、図３の縦軸を表す電荷Ｑは、読出し
電圧Ｖiの印加によってＭＩＳ−ＦＥＴのキャパシタに
蓄えられる電荷を表しており、強誘電体キャパシタＦに
新たに加えられる電荷でもある。すなわち、読出し電圧
Ｖiの印加前では電荷Ｑがゼロであり、このときの電荷
を図３の縦軸の基準としている。したがって、仮に強誘
電体キャパシタＦの分極がＰr +又はＰr -で、それに基づ
く電荷が蓄えられていても、読出し電圧Ｖiが印加され
ず、追加の電荷Ｑがない場合には図３では電荷Ｑがゼロ
である。
電圧Ｖiの印加によってＭＩＳ−ＦＥＴのキャパシタに
蓄えられる電荷を表しており、強誘電体キャパシタＦに
新たに加えられる電荷でもある。すなわち、読出し電圧
Ｖiの印加前では電荷Ｑがゼロであり、このときの電荷
を図３の縦軸の基準としている。したがって、仮に強誘
電体キャパシタＦの分極がＰr +又はＰr -で、それに基づ
く電荷が蓄えられていても、読出し電圧Ｖiが印加され
ず、追加の電荷Ｑがない場合には図３では電荷Ｑがゼロ
である。
【００１２】このことは、それぞれＣo，Ｃfの電気容量
を持つ二つのキャパシタを直列接続した図４の模式図か
ら理解される。二つのキャパシタが共に当初の電荷がゼ
ロの場合、二つのキャパシタの接点で総電荷量がゼロの
ため、電圧Ｖiの印加によって個々のキャパシタに同じ
電荷Ｑが蓄えられる（図４ａ）。一方、電気容量Ｃfを
もつ強誘電体キャパシタＦに電荷▲±Ｑf▼が蓄えられ
ていても、直列接続された二つのキャパシタに読出し電
圧Ｖiを加えることによって二つのキャパシタで新たに
発生した電荷▲±Ｑf▼は同じ量になる（図４ｂ）。但
し、この場合強誘電体キャパシタＦには書き込み電圧Ｖ
fによって予め蓄えられている電荷▲±Ｑf▼がある為、
総電荷量は±（Ｑ−Ｑf）となる。したがって、式
（１），（２）が導き出され、式（１），（２）から式
（３）が得られる。式中、ＶFは読出し電圧Ｖiによって
強誘電体キャパシタＦに加わる電圧を示し，Ｑ＝Ｃ
o（−ＶF）はＶi＝０のときを意味する。 Ｖi＝ＶF＋Ｖo ・・・・（１） Ｑ＝ＣoＶo ・・・・（２） Ｑ＝Ｃo（Ｖi−ＶF）・・・・（３）
を持つ二つのキャパシタを直列接続した図４の模式図か
ら理解される。二つのキャパシタが共に当初の電荷がゼ
ロの場合、二つのキャパシタの接点で総電荷量がゼロの
ため、電圧Ｖiの印加によって個々のキャパシタに同じ
電荷Ｑが蓄えられる（図４ａ）。一方、電気容量Ｃfを
もつ強誘電体キャパシタＦに電荷▲±Ｑf▼が蓄えられ
ていても、直列接続された二つのキャパシタに読出し電
圧Ｖiを加えることによって二つのキャパシタで新たに
発生した電荷▲±Ｑf▼は同じ量になる（図４ｂ）。但
し、この場合強誘電体キャパシタＦには書き込み電圧Ｖ
fによって予め蓄えられている電荷▲±Ｑf▼がある為、
総電荷量は±（Ｑ−Ｑf）となる。したがって、式
（１），（２）が導き出され、式（１），（２）から式
（３）が得られる。式中、ＶFは読出し電圧Ｖiによって
強誘電体キャパシタＦに加わる電圧を示し，Ｑ＝Ｃ
o（−ＶF）はＶi＝０のときを意味する。 Ｖi＝ＶF＋Ｖo ・・・・（１） Ｑ＝ＣoＶo ・・・・（２） Ｑ＝Ｃo（Ｖi−ＶF）・・・・（３）
【００１３】図３の各ヒステリシスループと式（３）で
表される直線の交点（黒丸で示した動作点）は実際のデ
バイスが動作している時のＱ及びＶFになる。書き込ま
れた強誘電体キャパシタＦの分極状態がＰr +（図３ａ）
では、読出し電圧Ｖi（＞０）の変化に応じてヒステリ
シス特性の上ループを動作点が通る。書き込まれた強誘
電体キャパシタＦの分極状態がＰr -（図３ｂ）では、読
出し電圧Ｖi（＞０）の変化に応じてヒステリシス特性
の下ループを動作点が通る。ここで、読出し電圧Ｖiを
印加して再び読出し電圧Ｖiがゼロに戻ったとき、強誘
電体キャパシタＦの分極状態がＰr +の場合には、動作点
はヒステリシス特性の上ループを戻り、強誘電体キャパ
シタＦの分極状態は変化せずに残る。しかし、強誘電体
キャパシタＦの分極状態がＰr -の場合（図３ｂ）には、
読出し電圧Ｖiの印加に応じて、動作点はヒステリシス
特性の下ループを辿って、図の右上方向に移動するが、
再び読出し電圧Ｖiがゼロに戻るとき、強誘電体キャパ
シタの分極状態は若干減少し、Ｐr -には戻らずＰr -*の
点になる。
表される直線の交点（黒丸で示した動作点）は実際のデ
バイスが動作している時のＱ及びＶFになる。書き込ま
れた強誘電体キャパシタＦの分極状態がＰr +（図３ａ）
では、読出し電圧Ｖi（＞０）の変化に応じてヒステリ
シス特性の上ループを動作点が通る。書き込まれた強誘
電体キャパシタＦの分極状態がＰr -（図３ｂ）では、読
出し電圧Ｖi（＞０）の変化に応じてヒステリシス特性
の下ループを動作点が通る。ここで、読出し電圧Ｖiを
印加して再び読出し電圧Ｖiがゼロに戻ったとき、強誘
電体キャパシタＦの分極状態がＰr +の場合には、動作点
はヒステリシス特性の上ループを戻り、強誘電体キャパ
シタＦの分極状態は変化せずに残る。しかし、強誘電体
キャパシタＦの分極状態がＰr -の場合（図３ｂ）には、
読出し電圧Ｖiの印加に応じて、動作点はヒステリシス
特性の下ループを辿って、図の右上方向に移動するが、
再び読出し電圧Ｖiがゼロに戻るとき、強誘電体キャパ
シタの分極状態は若干減少し、Ｐr -には戻らずＰr -*の
点になる。
【００１４】
【実施例】Ｉｒ薄膜／ＹＳＺ薄膜／Ｓｉ基板上にエピタ
キシャル成長させた膜厚２８２ｎｍのＰＺＴ〔Ｐｂ(Ｚ
ｒxＴｉ1-x)Ｏ3〕薄膜を強誘電体キャパシタに、０．０
０５μＦの市販の固定コンデンサをＭＩＳ−ＦＥＴに代
用した。ＰＺＴ薄膜の下部電極にはＩｒ薄膜を、上部電
極には直径０．１ｍｍのＩｒＯ2薄膜を使用し、図５に
示す回路構成の強誘電体メモリデバイスを作製した。な
お、ＭＩＳ−ＦＥＴに代えて固定コンデンサを使用した
ことは、電気容量Ｃfの異なる状態で出力電圧Ｖoの大き
さの異同を検出することが重要であり、コンデンサの場
合に出力電圧Ｖoを容易に測定できることに依る。但
し、図５では固定コンデンサの電気容量をＣoとしてい
る。
キシャル成長させた膜厚２８２ｎｍのＰＺＴ〔Ｐｂ(Ｚ
ｒxＴｉ1-x)Ｏ3〕薄膜を強誘電体キャパシタに、０．０
０５μＦの市販の固定コンデンサをＭＩＳ−ＦＥＴに代
用した。ＰＺＴ薄膜の下部電極にはＩｒ薄膜を、上部電
極には直径０．１ｍｍのＩｒＯ2薄膜を使用し、図５に
示す回路構成の強誘電体メモリデバイスを作製した。な
お、ＭＩＳ−ＦＥＴに代えて固定コンデンサを使用した
ことは、電気容量Ｃfの異なる状態で出力電圧Ｖoの大き
さの異同を検出することが重要であり、コンデンサの場
合に出力電圧Ｖoを容易に測定できることに依る。但
し、図５では固定コンデンサの電気容量をＣoとしてい
る。
【００１５】Ｐr +及びＰr -の分極状態にする書込み電圧
Ｖfを図６（ａ），（ｂ）にそれぞれ示す。また、＋５
Ｖの読出し電圧Ｖiを印加したときの出力電圧Ｖoをオシ
ロスコープで測定した波形を図７，８に示す。読出し電
圧Ｖiとしては、非破壊特性をみるため＋５Ｖの方形波
を４パルス連続して印加した。
Ｖfを図６（ａ），（ｂ）にそれぞれ示す。また、＋５
Ｖの読出し電圧Ｖiを印加したときの出力電圧Ｖoをオシ
ロスコープで測定した波形を図７，８に示す。読出し電
圧Ｖiとしては、非破壊特性をみるため＋５Ｖの方形波
を４パルス連続して印加した。
【００１６】図７，８から明らかなように、Ｐr +の分極
状態での出力電圧Ｖoが１Ｖ程度であるのに対し、Ｐr -
の分極状態での出力電圧Ｖoが２．２Ｖ程度となってお
り、両者の間に１Ｖ以上の電圧差が生じていた。１Ｖ以
上の電圧差は、ＭＩＳ−ＦＥＴのオン・オフ状態を区別
する上で十分な値である。しかも、後続の３パルスにつ
いて出力電圧Ｖoをみると、出力電圧Ｖoの波形がほとん
ど変わっていない。このことは、本発明の強誘電体メモ
リデバイスが、安定条件下で繰返し読出しできる非破壊
メモリデバイスとして使用できることを意味する。
状態での出力電圧Ｖoが１Ｖ程度であるのに対し、Ｐr -
の分極状態での出力電圧Ｖoが２．２Ｖ程度となってお
り、両者の間に１Ｖ以上の電圧差が生じていた。１Ｖ以
上の電圧差は、ＭＩＳ−ＦＥＴのオン・オフ状態を区別
する上で十分な値である。しかも、後続の３パルスにつ
いて出力電圧Ｖoをみると、出力電圧Ｖoの波形がほとん
ど変わっていない。このことは、本発明の強誘電体メモ
リデバイスが、安定条件下で繰返し読出しできる非破壊
メモリデバイスとして使用できることを意味する。
【００１７】強誘電体メモリデバイスを組み込んだ実際
の集積回路では、一例を図９に示すように、スイッチン
グ用のＭＩＳ−ＦＥＴ２を接続点Ｎとビット線Ｂとの間
に介装しているが、スイッチング動作する限り、ＭＩＳ
−ＦＥＴ２に代えて他の素子を使用することもできる。
読出し用ＭＩＳ−ＦＥＴ１のＥ点は、オン・オフ時の電
流Ｉに十分な差がでるような電位に保持されれば良く、
必ずしもアースする必要はない。
の集積回路では、一例を図９に示すように、スイッチン
グ用のＭＩＳ−ＦＥＴ２を接続点Ｎとビット線Ｂとの間
に介装しているが、スイッチング動作する限り、ＭＩＳ
−ＦＥＴ２に代えて他の素子を使用することもできる。
読出し用ＭＩＳ−ＦＥＴ１のＥ点は、オン・オフ時の電
流Ｉに十分な差がでるような電位に保持されれば良く、
必ずしもアースする必要はない。
【００１８】書込みに際しては、書込み用ワード線Ｗr
を介してスイッチング用ＭＩＳ−ＦＥＴ２をオンにし、
ワード線Ｗ及びビット線Ｂを介して強誘電体キャパシタ
をＰ r +又はＰr -の分極状態にする。書込み終了後、ワー
ド線Ｗ及びビット線Ｂを共にゼロ電位にし、書込み用ワ
ード線Ｗrを介してスイッチング用ＭＩＳ−ＦＥＴ２を
オフにすることにより、書き込まれた情報を保持する。
読出しに際しては、ＭＩＳ−ＦＥＴ１に適度な電流が流
れるようにワード線Ｗに読出し電圧Ｖiを印加する。こ
のとき、強誘電体キャパシタの分極状態に応じて出力電
圧Ｖoの値が異なり、ＭＩＳ−ＦＥＴ１及びビット線Ｂ
に流れる電流Ｉの大小によって“０”及び“１”が判定
される。
を介してスイッチング用ＭＩＳ−ＦＥＴ２をオンにし、
ワード線Ｗ及びビット線Ｂを介して強誘電体キャパシタ
をＰ r +又はＰr -の分極状態にする。書込み終了後、ワー
ド線Ｗ及びビット線Ｂを共にゼロ電位にし、書込み用ワ
ード線Ｗrを介してスイッチング用ＭＩＳ−ＦＥＴ２を
オフにすることにより、書き込まれた情報を保持する。
読出しに際しては、ＭＩＳ−ＦＥＴ１に適度な電流が流
れるようにワード線Ｗに読出し電圧Ｖiを印加する。こ
のとき、強誘電体キャパシタの分極状態に応じて出力電
圧Ｖoの値が異なり、ＭＩＳ−ＦＥＴ１及びビット線Ｂ
に流れる電流Ｉの大小によって“０”及び“１”が判定
される。
【００１９】Ｖi＞０ならば、強誘電体キャパシタのＰ
−Ｅヒステリシス特性を抗電界より若干少なめの負の方
向にシフトさせること（図１０）によって、Ｐr +から飽
和分極Ｐsに至る分極の勾配がより小さくなり、またＰr
-から飽和分極Ｐsに至る分極の勾配が大きくなるため、
大きな信号差での読出しが可能となる。
−Ｅヒステリシス特性を抗電界より若干少なめの負の方
向にシフトさせること（図１０）によって、Ｐr +から飽
和分極Ｐsに至る分極の勾配がより小さくなり、またＰr
-から飽和分極Ｐsに至る分極の勾配が大きくなるため、
大きな信号差での読出しが可能となる。
【００２０】
【発明の効果】以上に説明したように、本発明の強誘電
体メモリデバイスは、強誘電体キャパシタに書込み電圧
を印加し、分極−電界のヒステリシスループにおけるＰ
r +及びＰr -状態から飽和分極Ｐsに至る分極勾配の差、
つまり強誘電体キャパシタの電気容量の差に起因したＭ
ＩＳ−ＦＥＴの出力電流又は電圧の大小によって“０”
及び“１”を判定している。この方式によるとき、高い
駆動電圧を必要とせず高速の非破壊読出しが可能とな
る。
体メモリデバイスは、強誘電体キャパシタに書込み電圧
を印加し、分極−電界のヒステリシスループにおけるＰ
r +及びＰr -状態から飽和分極Ｐsに至る分極勾配の差、
つまり強誘電体キャパシタの電気容量の差に起因したＭ
ＩＳ−ＦＥＴの出力電流又は電圧の大小によって“０”
及び“１”を判定している。この方式によるとき、高い
駆動電圧を必要とせず高速の非破壊読出しが可能とな
る。
【図１】 強誘電体の分極−電界ヒステリシス特性を示
すグラフ
すグラフ
【図２】 本発明に従った強誘電体メモリデバイスの回
路構成の概略図
路構成の概略図
【図３】 正の書込み電圧Ｖf（ａ）及び負の書込み電
圧Ｖf（ｂ）を印加したときの分極状態を示すグラフ
圧Ｖf（ｂ）を印加したときの分極状態を示すグラフ
【図４】 直列接続された強誘電体キャパシタとＭＩＳ
−ＦＥＴがもつキャパシタの電荷分布状態を示す模式図
−ＦＥＴがもつキャパシタの電荷分布状態を示す模式図
【図５】 実施例で採用した強誘電体メモリデバイスの
回路構成を示す図
回路構成を示す図
【図６】 強誘電体キャパシタＰr +（ａ）及びＰ
r -（ｂ）の分極状態になるようにする書込み電圧Ｖfを
示すグラフ
r -（ｂ）の分極状態になるようにする書込み電圧Ｖfを
示すグラフ
【図７】 Ｐr +の分極状態で読出し電圧Ｖi（＞０）を
印加したときの出力電圧Ｖoを示すグラフ
印加したときの出力電圧Ｖoを示すグラフ
【図８】 Ｐr -の分極状態で読出し電圧Ｖi（＞０）を
印加したときの出力電圧Ｖoを示すグラフ
印加したときの出力電圧Ｖoを示すグラフ
【図９】 強誘電体メモリデバイスを組み込んだ集積回
路の回路構成を示す図
路の回路構成を示す図
【図１０】 負の電界方向にシフトした分極−電界ヒス
テリシスループを示すグラフ
テリシスループを示すグラフ
Ｆ：強誘電体キャパシタ Ｎ：強誘電体キャパシタ／
ＭＩＳ−ＦＥＴ間の接続点 Ａ：強誘電体キャパシタ
の他の接続点 Ｃo，Ｃf：電気容量 Ｖf：書込み電圧 Ｖi：読出
し電圧 Ｖo：出力電圧 Ｉ：読出し電流 ＶF：
読出し電圧Ｖiの印加で強誘電体キャパシタにかかる電
圧 Ｑ：電荷 Ｑf：書込み電圧Ｖfにより強誘電体
キャパシタに蓄えられた電荷 ΔＱ：読出し後、Ｖi
＝０になったときの強誘電体キャパシタに蓄えられる電
荷のＱfから減少した電荷分 Ｆ：強誘電体キャパシ
タ
ＭＩＳ−ＦＥＴ間の接続点 Ａ：強誘電体キャパシタ
の他の接続点 Ｃo，Ｃf：電気容量 Ｖf：書込み電圧 Ｖi：読出
し電圧 Ｖo：出力電圧 Ｉ：読出し電流 ＶF：
読出し電圧Ｖiの印加で強誘電体キャパシタにかかる電
圧 Ｑ：電荷 Ｑf：書込み電圧Ｖfにより強誘電体
キャパシタに蓄えられた電荷 ΔＱ：読出し後、Ｖi
＝０になったときの強誘電体キャパシタに蓄えられる電
荷のＱfから減少した電荷分 Ｆ：強誘電体キャパシ
タ
【手続補正書】
【提出日】平成１３年４月１８日（２００１．４．１
８）
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】このことは、それぞれＣo，Ｃfの電気容量
を持つ二つのキャパシタを直列接続した図４の模式図か
ら理解される。二つのキャパシタが共に当初の電荷がゼ
ロの場合、二つのキャパシタの接点で総電荷量がゼロの
ため、電圧Ｖiの印加によって個々のキャパシタに同じ
電荷Ｑが蓄えられる（図４ａ）。一方、電気容量Ｃfを
もつ強誘電体キャパシタＦに電荷▲±Ｑf▼が蓄えられ
ていても、直列接続された二つのキャパシタに読出し電
圧Ｖiを加えることによって二つのキャパシタで新たに
発生した電荷±Ｑは同じ量になる（図４ｂ）。但し、こ
の場合強誘電体キャパシタＦには書き込み電圧Ｖfによ
って予め蓄えられている電荷▲±Ｑf▼がある為、総電
荷量は±（Ｑ−Ｑf）となる。したがって、式（１），
（２）が導き出され、式（１），（２）から式（３）が
得られる。式中、ＶFは読出し電圧Ｖiによって強誘電体
キャパシタＦに加わる電圧を示し，Ｑ＝Ｃo（−ＶF）は
Ｖi＝０のときを意味する。 Ｖi＝ＶF＋Ｖo ・・・・（１） Ｑ＝ＣoＶo ・・・・（２） Ｑ＝Ｃo（Ｖi−ＶF）・・・・（３）
を持つ二つのキャパシタを直列接続した図４の模式図か
ら理解される。二つのキャパシタが共に当初の電荷がゼ
ロの場合、二つのキャパシタの接点で総電荷量がゼロの
ため、電圧Ｖiの印加によって個々のキャパシタに同じ
電荷Ｑが蓄えられる（図４ａ）。一方、電気容量Ｃfを
もつ強誘電体キャパシタＦに電荷▲±Ｑf▼が蓄えられ
ていても、直列接続された二つのキャパシタに読出し電
圧Ｖiを加えることによって二つのキャパシタで新たに
発生した電荷±Ｑは同じ量になる（図４ｂ）。但し、こ
の場合強誘電体キャパシタＦには書き込み電圧Ｖfによ
って予め蓄えられている電荷▲±Ｑf▼がある為、総電
荷量は±（Ｑ−Ｑf）となる。したがって、式（１），
（２）が導き出され、式（１），（２）から式（３）が
得られる。式中、ＶFは読出し電圧Ｖiによって強誘電体
キャパシタＦに加わる電圧を示し，Ｑ＝Ｃo（−ＶF）は
Ｖi＝０のときを意味する。 Ｖi＝ＶF＋Ｖo ・・・・（１） Ｑ＝ＣoＶo ・・・・（２） Ｑ＝Ｃo（Ｖi−ＶF）・・・・（３）
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 Ｆ：強誘電体キャパシタ Ｎ：強誘電体キャパシタ／
ＭＩＳ−ＦＥＴ間の接続点 Ａ：強誘電体キャパシタ
の他の接続点 Ｃo，Ｃf：電気容量 Ｖf：書込み電圧 Ｖi：読出
し電圧 Ｖo：出力電圧 Ｉ：読出し電流 ＶF：
読出し電圧Ｖiの印加で強誘電体キャパシタにかかる電
圧 Ｑ：電荷 Ｑf：書込み電圧Ｖfにより強誘電体
キャパシタに蓄えられた電荷
ＭＩＳ−ＦＥＴ間の接続点 Ａ：強誘電体キャパシタ
の他の接続点 Ｃo，Ｃf：電気容量 Ｖf：書込み電圧 Ｖi：読出
し電圧 Ｖo：出力電圧 Ｉ：読出し電流 ＶF：
読出し電圧Ｖiの印加で強誘電体キャパシタにかかる電
圧 Ｑ：電荷 Ｑf：書込み電圧Ｖfにより強誘電体
キャパシタに蓄えられた電荷
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (1)
- 【請求項１】 ＭＩＳ−ＦＥＴのゲートに直列接続され
た強誘電体キャパシタと、強誘電体キャパシタ／ＭＩＳ
−ＦＥＴ間の接続点及び強誘電体キャパシタの他の接続
点に接続される書込み用電源と、直列状態のＭＩＳ−Ｆ
ＥＴのドレン又はソース及び強誘電体キャパシタに接続
される読出し用電源とを備え、強誘電体キャパシタに書
込み電圧が印加され、強誘電体キャパシタ／ＭＩＳ−Ｆ
ＥＴ間の接続点をオフ状態にして強誘電体キャパシタ及
びＭＩＳ−ＦＥＴに読出し電圧が印加されることを特徴
とする非破壊読出し可能な強誘電体メモリデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001051139A JP2002251877A (ja) | 2001-02-26 | 2001-02-26 | 非破壊読出し可能な強誘電体メモリデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001051139A JP2002251877A (ja) | 2001-02-26 | 2001-02-26 | 非破壊読出し可能な強誘電体メモリデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002251877A true JP2002251877A (ja) | 2002-09-06 |
Family
ID=18911988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001051139A Pending JP2002251877A (ja) | 2001-02-26 | 2001-02-26 | 非破壊読出し可能な強誘電体メモリデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002251877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6901002B2 (en) | 2003-02-04 | 2005-05-31 | Sanyo Electric Co., Ltd. | Ferroelectric memory |
-
2001
- 2001-02-26 JP JP2001051139A patent/JP2002251877A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6901002B2 (en) | 2003-02-04 | 2005-05-31 | Sanyo Electric Co., Ltd. | Ferroelectric memory |
| CN100461294C (zh) * | 2003-02-04 | 2009-02-11 | 三洋电机株式会社 | 铁电体存储器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20031031 |
|
| RD03 | Notification of appointment of power of attorney |
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|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060420 |
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| RD02 | Notification of acceptance of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070309 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070326 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070608 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081125 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081216 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090428 |