JP3627457B2 - 強誘電体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体材料を用いた電気的に書換え可能な不揮発性メモリに関するものである。
【０００２】
【従来の技術】
近年、ＤＲＡＭと同様に高集積化が可能で且つ不揮発性という特性を有するメモリである強誘電体メモリが注目されてきている。強誘電体メモリセルの読み出し動作又は書き込み動作は、強誘電体のヒステリシス特性を利用しているため、ＤＲＡＭ、ＳＲＡＭ又はＲＯＭにはない特殊な制御方法が用いられる。従来、この強誘電体メモリは、ＵＳＰ５，４３０，６７１等に記載されているように強誘電体材料のヒステリシス特性を利用して、２値の情報を記憶するようにしていた。
【０００３】
【発明が解決しようとする課題】
しかしながら従来の構成では、強誘電体メモリセル１つあたり２値の情報しか書き込み及び読み出しをする事ができないので、メモリ容量を増やすためにはメモリセルの数を増やさなければならず、その結果チップ面積が増大して、コストが上がるという課題を有していた。
【０００４】
本発明は、メモリセルの数を変えずにメモリ容量を増やすことのできる強誘電体メモリ装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明は上記課題を解決するために、１個のメモリセルに代表的には４値少なくとも３値以上の情報を記憶させるようにし、そのための強誘電体メモリ装置には、少なくとも３値以上の情報の書き込みおよび読み出し動作をする制御回路を備えたものにするという手段をとるものである。そして３値以上の書き込み、読み出しを具体的に実現するために強誘電体キャパシタのヒステリシス特性がその分極の終状態だけではなく、終状態にいたるまでにたどったヒステリシス曲線の経路に依存して変化するということに着目し、これを利用した。以下に書き込みの原理の詳細を図７を参照しながら説明する。図７において横軸は強誘電体キャパシタに印加される電圧を縦軸との交点を基準に右を正の方向に、左を負の方向にとっている。縦軸は強誘電体キャパシタに蓄えられる電荷を表す。強誘電体キャパシタのヒステリシス特性は点Ａ・Ｂ・Ｃ・Ｄ・Ｅ・Ｆ・Ｇ・Ａを通る経路によって表される。強誘電体キャパシタを構成する強誘電体薄膜内部は分極の方向が異なる複数の領域（以下ドメインと記載）の集合によって構成され、ある一定の電圧をキャパシタに印加した時、分極電荷の反転は強誘電体薄膜内部の全てのドメインで一斉に起こるわけではなく、分極電荷の反転が起きる電圧（以下分極電荷の反転が起きる電圧のことを反転電位と記載）が低い強誘電体薄膜内部のドメインや、反転電位の高い強誘電体薄膜内部のドメインなどが存在している。そのために、点Ａから点Ｂを通って点Ｃに到達する際に分極電荷が負の方向から正の方向に反転していくのである。点Ａから点Ｂではまず反転電位の低いドメインのみが負の方向から正の方向に分極電荷の反転を起こし、点Ｂから点Ｃにいたる際に反転電位の高いドメインが負の方向から正の方向に分極電荷の反転を起こしている。そのため点Ｂの状態で正の方向の電圧印加をやめると点Ｈへと遷移するが、この経路を通って点Ｈに到達したときには反転電位の低いドメインはすでに正の方向に分極反転した状態にあるが、反転電位の高いドメインの方は、まだ負の方向に分極反転した状態のままである。この状態から負の方向の電圧印加を行うと、反転電位の低いドメインは正の方向に分極反転していたために負の方向に反転し点Ｈから点Ｇへと変化する。反転電位の高いドメインは負の方向に分極反転したままの状態であったため、変化せず点Ｇから点Ｆへと変化する。逆に点Ｅの状態から負の方向への電圧印加をやめてもＨへと遷移するが、この経路を通って点Ｈに到達したときには反転電位の低いドメインが負の方向に分極反転しており、反転電位の高いドメインが正の方向に分極したままであって、点Ｂからの場合とは全く逆の状態である。この状態から負の方向の電圧印加を行うと、反転電位の低いドメインはすでに負の方向に分極反転していたために変化せず点Ｈから点Ｅへと変化する。反転電位の高いドメインはまだ正の方向に分極したままであったために負の方向に反転し点Ｅから点Ｆへと変化する。以上のように同じ状態である点Ｈであっても、その状態にいたるまでの経路によってその後の特性が違う。
【０００６】
そこで本発明における強誘電体メモリ装置の書き込み用制御回路は、ドメインの分極の方向をドメインの反転電位の大きさに応じて任意に制御して書き込む。すなわち、第一の書き込みはドメインの反転電位の小さなものから大きなものに至るまでほとんど全てのドメインについて第一の方向に分極させた書き込み、第二の書き込みはドメインの反転電位の大きなものは第一の方向に分極させ、反転電位の小さなものは第二の方向に分極させた書き込み、第三の書き込みはドメインを反転電位の小さなものから大きなものまで第二の方向に分極させた書き込み、第四の書き込みはドメインの反転電位の大きなものは第二の方向に分極させ、反転電位の小さなものは第一の方向に分極させた書き込みである。第二の書き込みと第四の書き込みは分極電荷の値が同一であっても、反転電位の大きなドメインと小さなドメインの分極の方向が互いに異なった書き込み状態となっているのである。以上のように本発明における強誘電体メモリ装置は、ドメインの分極方向が異なる三つ以上の状態を上記のように書き込むための書き込み用制御回路を備える様にしたものである。
【０００７】
そして本発明における強誘電体メモリ装置の読み出し用制御回路は、記憶されたドメインの分極の方向を、ドメインの反転電位の大きさに応じて任意に制御して２段階で読み出す。すなわち第一段階の読み出しは強誘電体キャパシタに反転電位の小さなドメインに対応した第一の電界を印加して読み出す。次に第二段階の読み出しは強誘電体キャパシタに反転電位の大きなドメインに対応した第一の電界よりも大きな第二の電界を印加して読み出す。以上のように本発明の制御回路は二回以上の読み出し段階を備えている。読み出し動作については以下の発明の実施の形態においてより詳細な内容を明らかにする。
【０００８】
以上述べたように、本発明の強誘電体メモリ装置は、一つのメモリセルに３値以上の状態を記憶させることができるので、メモリセルの数を変えなくても、メモリ容量を増やすことができる。
【０００９】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１０】
図１は本発明の実施形態に係わる強誘電体メモリ装置の書き込み用の回路を示すものであり、図１において１０１は書き込み時にビット線（ＢＬ）を駆動するビット線駆動回路（ＢＬ駆動回路）、１０２は書き込み時にセルプレート線（ＣＰ）を駆動するセルプレート線駆動回路（ＣＰ駆動回路）、１０３は第一の電極をＣＰに接続し第二の電極をアクセストランジスタ１０４に接続した強誘電体キャパシタ、１０４はゲート電極をワード線（ＷＬ）に接続しソース電極をＢＬに接続しドレイン電極を強誘電体キャパシタ１０３の第一の電極に接続したアクセストランジスタ、１０５は強誘電体キャパシタ１０３とアクセストランジスタ１０４からなる強誘電体メモリセルである。１０６はＢＬ駆動回路１０１とＣＰ駆動回路１０２から構成される書き込み用制御回路である。
【００１１】
図２は本発明の実施形態に係わる強誘電体メモリセル１０５に書き込むときのヒステリシス特性を示すものである。図１の強誘電体メモリ装置の動作を図２のヒステリシス特性を用いて説明する。アクセストランジスタ１０４は書き込みが行われる期間はアクティブ状態を保っている。
【００１２】
まず第一の状態を書き込む場合について説明する。初期状態として強誘電体キャパシタ１０３の状態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣＰ駆動回路１０２は接地電圧である０Ｖを出力している。最初にＢＬ駆動回路１０１の出力を電源電圧である３Ｖにして、図２における電圧の正の方向（以下正の方向と記載）に電圧を印加する。強誘電体キャパシタ１０３を構成する強誘電体薄膜の反転電位の小さなドメインも反転電位の大きなドメインも分極電荷が正の方向に反転し、強誘電体キャパシタ１０３の状態が点Ａから点Ｂを経由し点Ｃへと変化する。その後ＢＬ駆動回路１０１の出力を接地電圧である０Ｖにして、正の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ｄに変化し、第一の状態の書き込みは終了する。この時強誘電体薄膜中の分極電荷の方向は、分極電位の小さなドメインで正、反転電位の大きなドメインで正の状態となっている。
【００１３】
次に第二の状態を書き込む場合について説明する。初期状態として強誘電体キャパシタ１０３の状態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣＰ駆動回路１０２は接地電圧である０Ｖを出力している。最初にＢＬ駆動回路１０１の出力を電源電圧である３Ｖにして、正の方向に電圧を印加する。強誘電体キャパシタ１０３の反転電位の小さなドメインも反転電位の大きなドメインも分極電荷が正の方向に反転し、強誘電体キャパシタ１０３の状態は点Ａから点Ｂを経由し点Ｃへと変化する。その後ＢＬ駆動回路１０１の出力を接地電圧である０Ｖにして、正の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ｄに変化する。次にＣＰ駆動回路１０２の出力を電源電圧よりも小さな１Ｖにして、図２における電圧の負の方向（以下負の方向と記載）に電圧を印加する。強誘電体キャパシタ１０３の反転電位の小さなドメインの分極電荷が負の方向に反転する。この電圧の絶対値１Ｖは点Ｃへと変化させるために印加した電圧の絶対値３Ｖよりも小さく、反転電位の大きなドメインの分極電荷をほとんど反転しない。このとき強誘電体キャパシタ１０３の状態は点Ｅに変化する。その後ＣＰ駆動回路１０２の出力を接地電圧である０Ｖにして、負の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ｆに変化し、第二の状態の書き込みを終了する。この時強誘電体薄膜中の分極電荷の方向は、反転電位の小さなドメインで負、反転電位の大きなドメインで正の状態となっている。
【００１４】
次に第三の状態を書き込む場合について説明する。初期状態として強誘電体キャパシタ１０３の状態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣＰ駆動回路１０２は接地電圧である０Ｖを出力している。最初にＣＰ駆動回路１０２の出力を電源電圧である３Ｖにして、負の方向に電圧を印加する。強誘電体キャパシタ１０３の状態は点Ａから点Ｈを経由し点Ｇへと変化する。その後ＣＰ駆動回路１０２の出力を接地電圧である０Ｖにして、負の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ａに変化し、第三の状態の書き込みは終了する。この時強誘電体薄膜中の分極電荷の方向は、反転電位の小さなドメインで負、反転電位の大きなドメインで負の状態となっている。
【００１５】
最後に第四の状態を書き込む場合について説明する。初期状態として強誘電体キャパシタ１０３の状態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣＰ駆動回路１０２は接地電圧である０Ｖを出力している。最初にＣＰ駆動回路１０２の出力を電源電圧である３Ｖにして、負の方向に電圧を印加する。強誘電体キャパシタ１０３の状態は点Ａから点Ｈを経由し点Ｇへと変化する。その後ＣＰ駆動回路１０２の出力を接地電圧である０Ｖにして、負の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ａに変化する。次にＢＬ駆動回路１０１の出力を電源電圧よりも小さな１Ｖにして、正の方向に電圧を印加する。強誘電体キャパシタ１０３の反転電荷の小さなドメインの分極電荷が正の方向に反転する。この電圧の絶対値は点Ｇへと変化させるために印加した電圧の絶対値よりも小さく、反転電位の大きなドメインの分極電荷を反転しない。このとき強誘電体キャパシタ１０３の状態は点Ｂに変化する。その後ＢＬ駆動回路１０１の出力を接地電圧である０Ｖにして、正の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ｉに変化し、第四の状態の書き込みは終了する。この時強誘電体薄膜中の分極電荷の方向は、反転電位の小さなドメインで正、反転電位の大きなドメインで負の状態となっている。
【００１６】
以上のように本実施の形態によれば書き込み用制御回路１０６を設けることにより、３値以上の状態を強誘電体キャパシタ１０３に書き込むことができる。
【００１７】
なおこのときの強誘電体キャパシタ１０３の分極の状態は反転電位の小さなドメインと大きなドメインの分極方向の組み合わせだけが問題であって、例えば図２における分極電荷軸上の点Ｆと点Ｉとの相対的な位置関係には限定されず、点Ｆの正の方向の分極電荷が点Ｉより大きくても、点Ｉの正の方向の分極電荷が点Ｆより大きくても構わない。また初期状態で強誘電体キャパシタ１０３の状態が点Ａの位置にあるときについて説明したが、点Ｄ・点Ｆ・点Ｉ等どの位置にあっても同様の方法で書き込みができる。また本実施の形態では１つのアクセストランジスタと１つの強誘電体キャパシタから構成されるメモリセルを想定したが、２つのアクセストランジスタと２つの強誘電体キャパシタから構成されるメモリセルとしてもよい。また書き込みは本実施の形態のようにＣＰやＢＬの電圧を変化させる方法だけでなく、書き込みの電圧を一定としておいてパルスの長さを調節するという方法を用いても実現できる。
【００１８】
図３は本発明の実施の形態に係わる強誘電体メモリ装置の読み出し用の回路を示すものであり、図３において３０１は読み出し時にＢＬの電位を増幅するセンスアンプ回路、３０２は読み出し時にＣＰを駆動するＣＰ駆動回路で図１のＣＰ駆動回路１０２と同じものである。３０３・３０４・３０５は図１の強誘電体キャパシタ１０３・アクセストランジスタ１０４・強誘電体メモリセル１０５と同じである。３０６はセンスアンプ回路３０１とＣＰ駆動回路３０２から構成される読み出し用制御回路である。
【００１９】
図４は本発明の実施形態に係わる強誘電体メモリセル３０５に書き込まれた情報を読み出すときの強誘電体キャパシタ３０３の特性を示すものである。点Ｄ・点Ｅ・点Ｇを遷移する線は、図２の第一の書き込み後の状態点Ｄを初期状態として読み出すときの強誘電体キャパシタ３０３の特性を示す線である。点Ｆ・点Ｅ・点Ｇを遷移する線は、図２の第二の書き込み後の状態点Ｆを初期状態として読み出すときの強誘電体キャパシタ３０３の特性を示す線である。点Ａ・点Ｈ・点Ｇを遷移する線は、図２の第三の書き込み後の状態点Ａを初期状態として読み出すときの強誘電体キャパシタ３０３の特性を示す線である。点Ｉ・点Ｈ・点Ｇを遷移する線は、図２の第四の書き込み後の状態点Ｉを初期状態として読み出すときの強誘電体キャパシタ３０３の特性を示す線である。
【００２０】
図５は図４に示された前半の読み出しの領域について初期の電荷を０として書き直したものである。曲線Ｄは図４の点Ｄ・点Ｅ・点Ｇを遷移する線で、第一の状態を読み出すときの強誘電体キャパシタ３０３の特性を示し、点Ｄでの電荷の値を０に標準化している。曲線Ｆは図４の点Ｆ・点Ｅ・点Ｇを遷移する線で、第二の状態を読み出すときの強誘電体キャパシタ３０３の特性を示し、点Ｆでの電荷の値を０に標準化している。曲線Ａは図４の点Ａ・点Ｈ・点Ｇを遷移する線で、第三の状態を読み出すときの強誘電体キャパシタ３０３の特性を示し、点Ａでの電荷の値を０に標準化している。曲線Ｉは図４の点Ｉ・点Ｈ・点Ｇを遷移する線で、第四の状態を読み出すときの強誘電体キャパシタ３０３の特性を示し、点Ｉでの電荷の値を０に標準化している。
【００２１】
前半の読み出しについて図５を参照して説明する。初期状態としてセンスアンプ回路３０１によりＢＬを接地電圧の０Ｖにした後、ＢＬをハイインピーダンス状態にしておく。それからＷＬを駆動してアクセストランジスタ３０４をアクティブ状態にして、ＣＰ駆動回路３０２でＣＰの電圧を１Ｖに上げることによりＢＬには強誘電体キャパシタ３０３の状態に応じた電圧値が出力される。この時の電位はビット線容量負荷の線と強誘電体キャパシタ３０３の特性を示す線との交点により得られる。図５に示すように第二の状態を読み出したときの電位ＶＦと第三の状態を読み出したときの電位ＶＡは第一の状態を読み出したときの電位ＶＤと第四の状態を読み出したときの電位ＶＩに比べて低い電位が出力される。この段階でセンスアンプ回路３０１を用いて第二の状態・第三の状態を”０”、第一の状態・第四の状態を”１”と判定する。
【００２２】
図６は図４に示された後半の読み出しの領域について前半の読み出し直後の電荷を０として書き直したものである。曲線Ｅは図４の点Ｅ・点Ｇを遷移する線で、第一の状態を読み出すときの点Ｄ・点Ｅ・点Ｇを遷移する線の後半部分でもあり、第二の状態を読み出すときの点Ｆ・点Ｅ・点Ｇを遷移する線の後半部分でもある。曲線Ｈは図４の点Ｈ・点Ｇを遷移する線で、第三の状態を読み出すときの点Ａ・点Ｈ・点Ｇを遷移する線の後半部分でもあり、第四の状態を読み出すときの点Ｉ・点Ｈ・点Ｇを遷移する線の後半部分でもある。
【００２３】
後半の読み出しについて図６を参照して説明する。前半の読み出しに続けてＣＰ駆動回路３０２によりＣＰの電圧を１Ｖに保ったままセンスアンプ回路３０１でＢＬの電圧を接地電圧の０Ｖにした後、ＢＬをハイインピーダンス状態にしておく。それから更にＣＰ駆動回路３０２でＣＰの電圧を電源電圧の３Ｖに上げることによりＢＬにはビット線容量と強誘電体キャパシタ３０３の容量によって分配された電圧値が出力される。この時の電位はビット線容量に基づく電圧−電荷特性の線と強誘電体キャパシタ３０３の電圧−電荷特性曲線との交点により得られる。図６に示すように第一の状態あるいは第二の状態を読み出したときの電位ＶＥは第三の状態・第四の状態を読み出したときの電位ＶＨに比べて高い電位が出力される。この段階でセンスアンプ回路３０１を用いて第一の状態・第二の状態を”１”、第三の状態・第四の状態を”０”と判定する。
【００２４】
このようにして前半の読み出しと後半の読み出しでセンスアンプ回路３０１から得られた情報を組み合わせることにより、第一の状態は”１１”（前半の読み出しで得た情報が１、および後半の読み出しで得た情報が１の組み合わせ）、第二の状態は”０１”、第三の状態は”００”、第四の状態は”１０”と書き込まれた４種類の情報を区別して読み出すことができるのである。
【００２５】
なお前半の読み出しと後半の読み出しは図４に示す前半の読み出しの電圧領域と後半の読み出しの電圧領域で行えばよく、本実施の形態のようにＣＰの電位を変化させる方法だけではなく、読み出しの電圧を一定としておいてＢＬの負荷容量を小さな値から大きな値に変化させる方法や、読み出しの電圧を一定としておいて読み出しの時間のタイミングを調節するという方法を用いても実現できる。
【００２６】
以上のように書き込み用制御回路１０６と読み出し用制御回路３０６を設けることにより、３値以上の状態を強誘電体キャパシタ３０３に書き込み、その情報を強誘電体キャパシタ３０３から読み出すことができる。
【００２７】
【発明の効果】
本発明は以上のように動作する書き込み用制御回路と読み出し用制御回路を設けることにより一個のメモリセルで３値以上の情報を書き込み、読み出しすることができるので、メモリセルの数を変えずに実質的にメモリ容量を増やすことができるという優れた効果を発揮するものである。
【図面の簡単な説明】
【図１】本発明の実施形態における強誘電体メモリ装置の書き込み用ブロック図
【図２】本発明の実施形態における強誘電体キャパシタの書き込み時の特性図
【図３】本発明の実施形態における強誘電体メモリ装置の読み出し用ブロック図
【図４】本発明の実施形態における強誘電体キャパシタの読み出し時の特性図
【図５】本発明の実施形態における強誘電体キャパシタの前半の読み出し時の特性図
【図６】本発明の実施形態における強誘電体キャパシタの後半の読み出し時の特性図
【図７】本発明の課題を解決する手段を説明する強誘電体キャパシタの特性図
【符号の説明】
１０１ ＢＬ駆動回路
１０２ ＣＰ駆動回路
１０３ 強誘電体キャパシタ
１０４ アクセストランジスタ
１０５ 強誘電体メモリセル
１０６ 書き込み用制御回路
３０１ センスアンプ回路
３０２ ＣＰ駆動回路
３０３ 強誘電体キャパシタ
３０４ アクセストランジスタ
３０５ 強誘電体メモリセル
３０６ 読み出し用制御回路
【発明の属する技術分野】
本発明は、強誘電体材料を用いた電気的に書換え可能な不揮発性メモリに関するものである。
【０００２】
【従来の技術】
近年、ＤＲＡＭと同様に高集積化が可能で且つ不揮発性という特性を有するメモリである強誘電体メモリが注目されてきている。強誘電体メモリセルの読み出し動作又は書き込み動作は、強誘電体のヒステリシス特性を利用しているため、ＤＲＡＭ、ＳＲＡＭ又はＲＯＭにはない特殊な制御方法が用いられる。従来、この強誘電体メモリは、ＵＳＰ５，４３０，６７１等に記載されているように強誘電体材料のヒステリシス特性を利用して、２値の情報を記憶するようにしていた。
【０００３】
【発明が解決しようとする課題】
しかしながら従来の構成では、強誘電体メモリセル１つあたり２値の情報しか書き込み及び読み出しをする事ができないので、メモリ容量を増やすためにはメモリセルの数を増やさなければならず、その結果チップ面積が増大して、コストが上がるという課題を有していた。
【０００４】
本発明は、メモリセルの数を変えずにメモリ容量を増やすことのできる強誘電体メモリ装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明は上記課題を解決するために、１個のメモリセルに代表的には４値少なくとも３値以上の情報を記憶させるようにし、そのための強誘電体メモリ装置には、少なくとも３値以上の情報の書き込みおよび読み出し動作をする制御回路を備えたものにするという手段をとるものである。そして３値以上の書き込み、読み出しを具体的に実現するために強誘電体キャパシタのヒステリシス特性がその分極の終状態だけではなく、終状態にいたるまでにたどったヒステリシス曲線の経路に依存して変化するということに着目し、これを利用した。以下に書き込みの原理の詳細を図７を参照しながら説明する。図７において横軸は強誘電体キャパシタに印加される電圧を縦軸との交点を基準に右を正の方向に、左を負の方向にとっている。縦軸は強誘電体キャパシタに蓄えられる電荷を表す。強誘電体キャパシタのヒステリシス特性は点Ａ・Ｂ・Ｃ・Ｄ・Ｅ・Ｆ・Ｇ・Ａを通る経路によって表される。強誘電体キャパシタを構成する強誘電体薄膜内部は分極の方向が異なる複数の領域（以下ドメインと記載）の集合によって構成され、ある一定の電圧をキャパシタに印加した時、分極電荷の反転は強誘電体薄膜内部の全てのドメインで一斉に起こるわけではなく、分極電荷の反転が起きる電圧（以下分極電荷の反転が起きる電圧のことを反転電位と記載）が低い強誘電体薄膜内部のドメインや、反転電位の高い強誘電体薄膜内部のドメインなどが存在している。そのために、点Ａから点Ｂを通って点Ｃに到達する際に分極電荷が負の方向から正の方向に反転していくのである。点Ａから点Ｂではまず反転電位の低いドメインのみが負の方向から正の方向に分極電荷の反転を起こし、点Ｂから点Ｃにいたる際に反転電位の高いドメインが負の方向から正の方向に分極電荷の反転を起こしている。そのため点Ｂの状態で正の方向の電圧印加をやめると点Ｈへと遷移するが、この経路を通って点Ｈに到達したときには反転電位の低いドメインはすでに正の方向に分極反転した状態にあるが、反転電位の高いドメインの方は、まだ負の方向に分極反転した状態のままである。この状態から負の方向の電圧印加を行うと、反転電位の低いドメインは正の方向に分極反転していたために負の方向に反転し点Ｈから点Ｇへと変化する。反転電位の高いドメインは負の方向に分極反転したままの状態であったため、変化せず点Ｇから点Ｆへと変化する。逆に点Ｅの状態から負の方向への電圧印加をやめてもＨへと遷移するが、この経路を通って点Ｈに到達したときには反転電位の低いドメインが負の方向に分極反転しており、反転電位の高いドメインが正の方向に分極したままであって、点Ｂからの場合とは全く逆の状態である。この状態から負の方向の電圧印加を行うと、反転電位の低いドメインはすでに負の方向に分極反転していたために変化せず点Ｈから点Ｅへと変化する。反転電位の高いドメインはまだ正の方向に分極したままであったために負の方向に反転し点Ｅから点Ｆへと変化する。以上のように同じ状態である点Ｈであっても、その状態にいたるまでの経路によってその後の特性が違う。
【０００６】
そこで本発明における強誘電体メモリ装置の書き込み用制御回路は、ドメインの分極の方向をドメインの反転電位の大きさに応じて任意に制御して書き込む。すなわち、第一の書き込みはドメインの反転電位の小さなものから大きなものに至るまでほとんど全てのドメインについて第一の方向に分極させた書き込み、第二の書き込みはドメインの反転電位の大きなものは第一の方向に分極させ、反転電位の小さなものは第二の方向に分極させた書き込み、第三の書き込みはドメインを反転電位の小さなものから大きなものまで第二の方向に分極させた書き込み、第四の書き込みはドメインの反転電位の大きなものは第二の方向に分極させ、反転電位の小さなものは第一の方向に分極させた書き込みである。第二の書き込みと第四の書き込みは分極電荷の値が同一であっても、反転電位の大きなドメインと小さなドメインの分極の方向が互いに異なった書き込み状態となっているのである。以上のように本発明における強誘電体メモリ装置は、ドメインの分極方向が異なる三つ以上の状態を上記のように書き込むための書き込み用制御回路を備える様にしたものである。
【０００７】
そして本発明における強誘電体メモリ装置の読み出し用制御回路は、記憶されたドメインの分極の方向を、ドメインの反転電位の大きさに応じて任意に制御して２段階で読み出す。すなわち第一段階の読み出しは強誘電体キャパシタに反転電位の小さなドメインに対応した第一の電界を印加して読み出す。次に第二段階の読み出しは強誘電体キャパシタに反転電位の大きなドメインに対応した第一の電界よりも大きな第二の電界を印加して読み出す。以上のように本発明の制御回路は二回以上の読み出し段階を備えている。読み出し動作については以下の発明の実施の形態においてより詳細な内容を明らかにする。
【０００８】
以上述べたように、本発明の強誘電体メモリ装置は、一つのメモリセルに３値以上の状態を記憶させることができるので、メモリセルの数を変えなくても、メモリ容量を増やすことができる。
【０００９】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１０】
図１は本発明の実施形態に係わる強誘電体メモリ装置の書き込み用の回路を示すものであり、図１において１０１は書き込み時にビット線（ＢＬ）を駆動するビット線駆動回路（ＢＬ駆動回路）、１０２は書き込み時にセルプレート線（ＣＰ）を駆動するセルプレート線駆動回路（ＣＰ駆動回路）、１０３は第一の電極をＣＰに接続し第二の電極をアクセストランジスタ１０４に接続した強誘電体キャパシタ、１０４はゲート電極をワード線（ＷＬ）に接続しソース電極をＢＬに接続しドレイン電極を強誘電体キャパシタ１０３の第一の電極に接続したアクセストランジスタ、１０５は強誘電体キャパシタ１０３とアクセストランジスタ１０４からなる強誘電体メモリセルである。１０６はＢＬ駆動回路１０１とＣＰ駆動回路１０２から構成される書き込み用制御回路である。
【００１１】
図２は本発明の実施形態に係わる強誘電体メモリセル１０５に書き込むときのヒステリシス特性を示すものである。図１の強誘電体メモリ装置の動作を図２のヒステリシス特性を用いて説明する。アクセストランジスタ１０４は書き込みが行われる期間はアクティブ状態を保っている。
【００１２】
まず第一の状態を書き込む場合について説明する。初期状態として強誘電体キャパシタ１０３の状態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣＰ駆動回路１０２は接地電圧である０Ｖを出力している。最初にＢＬ駆動回路１０１の出力を電源電圧である３Ｖにして、図２における電圧の正の方向（以下正の方向と記載）に電圧を印加する。強誘電体キャパシタ１０３を構成する強誘電体薄膜の反転電位の小さなドメインも反転電位の大きなドメインも分極電荷が正の方向に反転し、強誘電体キャパシタ１０３の状態が点Ａから点Ｂを経由し点Ｃへと変化する。その後ＢＬ駆動回路１０１の出力を接地電圧である０Ｖにして、正の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ｄに変化し、第一の状態の書き込みは終了する。この時強誘電体薄膜中の分極電荷の方向は、分極電位の小さなドメインで正、反転電位の大きなドメインで正の状態となっている。
【００１３】
次に第二の状態を書き込む場合について説明する。初期状態として強誘電体キャパシタ１０３の状態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣＰ駆動回路１０２は接地電圧である０Ｖを出力している。最初にＢＬ駆動回路１０１の出力を電源電圧である３Ｖにして、正の方向に電圧を印加する。強誘電体キャパシタ１０３の反転電位の小さなドメインも反転電位の大きなドメインも分極電荷が正の方向に反転し、強誘電体キャパシタ１０３の状態は点Ａから点Ｂを経由し点Ｃへと変化する。その後ＢＬ駆動回路１０１の出力を接地電圧である０Ｖにして、正の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ｄに変化する。次にＣＰ駆動回路１０２の出力を電源電圧よりも小さな１Ｖにして、図２における電圧の負の方向（以下負の方向と記載）に電圧を印加する。強誘電体キャパシタ１０３の反転電位の小さなドメインの分極電荷が負の方向に反転する。この電圧の絶対値１Ｖは点Ｃへと変化させるために印加した電圧の絶対値３Ｖよりも小さく、反転電位の大きなドメインの分極電荷をほとんど反転しない。このとき強誘電体キャパシタ１０３の状態は点Ｅに変化する。その後ＣＰ駆動回路１０２の出力を接地電圧である０Ｖにして、負の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ｆに変化し、第二の状態の書き込みを終了する。この時強誘電体薄膜中の分極電荷の方向は、反転電位の小さなドメインで負、反転電位の大きなドメインで正の状態となっている。
【００１４】
次に第三の状態を書き込む場合について説明する。初期状態として強誘電体キャパシタ１０３の状態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣＰ駆動回路１０２は接地電圧である０Ｖを出力している。最初にＣＰ駆動回路１０２の出力を電源電圧である３Ｖにして、負の方向に電圧を印加する。強誘電体キャパシタ１０３の状態は点Ａから点Ｈを経由し点Ｇへと変化する。その後ＣＰ駆動回路１０２の出力を接地電圧である０Ｖにして、負の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ａに変化し、第三の状態の書き込みは終了する。この時強誘電体薄膜中の分極電荷の方向は、反転電位の小さなドメインで負、反転電位の大きなドメインで負の状態となっている。
【００１５】
最後に第四の状態を書き込む場合について説明する。初期状態として強誘電体キャパシタ１０３の状態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣＰ駆動回路１０２は接地電圧である０Ｖを出力している。最初にＣＰ駆動回路１０２の出力を電源電圧である３Ｖにして、負の方向に電圧を印加する。強誘電体キャパシタ１０３の状態は点Ａから点Ｈを経由し点Ｇへと変化する。その後ＣＰ駆動回路１０２の出力を接地電圧である０Ｖにして、負の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ａに変化する。次にＢＬ駆動回路１０１の出力を電源電圧よりも小さな１Ｖにして、正の方向に電圧を印加する。強誘電体キャパシタ１０３の反転電荷の小さなドメインの分極電荷が正の方向に反転する。この電圧の絶対値は点Ｇへと変化させるために印加した電圧の絶対値よりも小さく、反転電位の大きなドメインの分極電荷を反転しない。このとき強誘電体キャパシタ１０３の状態は点Ｂに変化する。その後ＢＬ駆動回路１０１の出力を接地電圧である０Ｖにして、正の方向の電圧の印加を停止する。強誘電体キャパシタ１０３の状態は点Ｉに変化し、第四の状態の書き込みは終了する。この時強誘電体薄膜中の分極電荷の方向は、反転電位の小さなドメインで正、反転電位の大きなドメインで負の状態となっている。
【００１６】
以上のように本実施の形態によれば書き込み用制御回路１０６を設けることにより、３値以上の状態を強誘電体キャパシタ１０３に書き込むことができる。
【００１７】
なおこのときの強誘電体キャパシタ１０３の分極の状態は反転電位の小さなドメインと大きなドメインの分極方向の組み合わせだけが問題であって、例えば図２における分極電荷軸上の点Ｆと点Ｉとの相対的な位置関係には限定されず、点Ｆの正の方向の分極電荷が点Ｉより大きくても、点Ｉの正の方向の分極電荷が点Ｆより大きくても構わない。また初期状態で強誘電体キャパシタ１０３の状態が点Ａの位置にあるときについて説明したが、点Ｄ・点Ｆ・点Ｉ等どの位置にあっても同様の方法で書き込みができる。また本実施の形態では１つのアクセストランジスタと１つの強誘電体キャパシタから構成されるメモリセルを想定したが、２つのアクセストランジスタと２つの強誘電体キャパシタから構成されるメモリセルとしてもよい。また書き込みは本実施の形態のようにＣＰやＢＬの電圧を変化させる方法だけでなく、書き込みの電圧を一定としておいてパルスの長さを調節するという方法を用いても実現できる。
【００１８】
図３は本発明の実施の形態に係わる強誘電体メモリ装置の読み出し用の回路を示すものであり、図３において３０１は読み出し時にＢＬの電位を増幅するセンスアンプ回路、３０２は読み出し時にＣＰを駆動するＣＰ駆動回路で図１のＣＰ駆動回路１０２と同じものである。３０３・３０４・３０５は図１の強誘電体キャパシタ１０３・アクセストランジスタ１０４・強誘電体メモリセル１０５と同じである。３０６はセンスアンプ回路３０１とＣＰ駆動回路３０２から構成される読み出し用制御回路である。
【００１９】
図４は本発明の実施形態に係わる強誘電体メモリセル３０５に書き込まれた情報を読み出すときの強誘電体キャパシタ３０３の特性を示すものである。点Ｄ・点Ｅ・点Ｇを遷移する線は、図２の第一の書き込み後の状態点Ｄを初期状態として読み出すときの強誘電体キャパシタ３０３の特性を示す線である。点Ｆ・点Ｅ・点Ｇを遷移する線は、図２の第二の書き込み後の状態点Ｆを初期状態として読み出すときの強誘電体キャパシタ３０３の特性を示す線である。点Ａ・点Ｈ・点Ｇを遷移する線は、図２の第三の書き込み後の状態点Ａを初期状態として読み出すときの強誘電体キャパシタ３０３の特性を示す線である。点Ｉ・点Ｈ・点Ｇを遷移する線は、図２の第四の書き込み後の状態点Ｉを初期状態として読み出すときの強誘電体キャパシタ３０３の特性を示す線である。
【００２０】
図５は図４に示された前半の読み出しの領域について初期の電荷を０として書き直したものである。曲線Ｄは図４の点Ｄ・点Ｅ・点Ｇを遷移する線で、第一の状態を読み出すときの強誘電体キャパシタ３０３の特性を示し、点Ｄでの電荷の値を０に標準化している。曲線Ｆは図４の点Ｆ・点Ｅ・点Ｇを遷移する線で、第二の状態を読み出すときの強誘電体キャパシタ３０３の特性を示し、点Ｆでの電荷の値を０に標準化している。曲線Ａは図４の点Ａ・点Ｈ・点Ｇを遷移する線で、第三の状態を読み出すときの強誘電体キャパシタ３０３の特性を示し、点Ａでの電荷の値を０に標準化している。曲線Ｉは図４の点Ｉ・点Ｈ・点Ｇを遷移する線で、第四の状態を読み出すときの強誘電体キャパシタ３０３の特性を示し、点Ｉでの電荷の値を０に標準化している。
【００２１】
前半の読み出しについて図５を参照して説明する。初期状態としてセンスアンプ回路３０１によりＢＬを接地電圧の０Ｖにした後、ＢＬをハイインピーダンス状態にしておく。それからＷＬを駆動してアクセストランジスタ３０４をアクティブ状態にして、ＣＰ駆動回路３０２でＣＰの電圧を１Ｖに上げることによりＢＬには強誘電体キャパシタ３０３の状態に応じた電圧値が出力される。この時の電位はビット線容量負荷の線と強誘電体キャパシタ３０３の特性を示す線との交点により得られる。図５に示すように第二の状態を読み出したときの電位ＶＦと第三の状態を読み出したときの電位ＶＡは第一の状態を読み出したときの電位ＶＤと第四の状態を読み出したときの電位ＶＩに比べて低い電位が出力される。この段階でセンスアンプ回路３０１を用いて第二の状態・第三の状態を”０”、第一の状態・第四の状態を”１”と判定する。
【００２２】
図６は図４に示された後半の読み出しの領域について前半の読み出し直後の電荷を０として書き直したものである。曲線Ｅは図４の点Ｅ・点Ｇを遷移する線で、第一の状態を読み出すときの点Ｄ・点Ｅ・点Ｇを遷移する線の後半部分でもあり、第二の状態を読み出すときの点Ｆ・点Ｅ・点Ｇを遷移する線の後半部分でもある。曲線Ｈは図４の点Ｈ・点Ｇを遷移する線で、第三の状態を読み出すときの点Ａ・点Ｈ・点Ｇを遷移する線の後半部分でもあり、第四の状態を読み出すときの点Ｉ・点Ｈ・点Ｇを遷移する線の後半部分でもある。
【００２３】
後半の読み出しについて図６を参照して説明する。前半の読み出しに続けてＣＰ駆動回路３０２によりＣＰの電圧を１Ｖに保ったままセンスアンプ回路３０１でＢＬの電圧を接地電圧の０Ｖにした後、ＢＬをハイインピーダンス状態にしておく。それから更にＣＰ駆動回路３０２でＣＰの電圧を電源電圧の３Ｖに上げることによりＢＬにはビット線容量と強誘電体キャパシタ３０３の容量によって分配された電圧値が出力される。この時の電位はビット線容量に基づく電圧−電荷特性の線と強誘電体キャパシタ３０３の電圧−電荷特性曲線との交点により得られる。図６に示すように第一の状態あるいは第二の状態を読み出したときの電位ＶＥは第三の状態・第四の状態を読み出したときの電位ＶＨに比べて高い電位が出力される。この段階でセンスアンプ回路３０１を用いて第一の状態・第二の状態を”１”、第三の状態・第四の状態を”０”と判定する。
【００２４】
このようにして前半の読み出しと後半の読み出しでセンスアンプ回路３０１から得られた情報を組み合わせることにより、第一の状態は”１１”（前半の読み出しで得た情報が１、および後半の読み出しで得た情報が１の組み合わせ）、第二の状態は”０１”、第三の状態は”００”、第四の状態は”１０”と書き込まれた４種類の情報を区別して読み出すことができるのである。
【００２５】
なお前半の読み出しと後半の読み出しは図４に示す前半の読み出しの電圧領域と後半の読み出しの電圧領域で行えばよく、本実施の形態のようにＣＰの電位を変化させる方法だけではなく、読み出しの電圧を一定としておいてＢＬの負荷容量を小さな値から大きな値に変化させる方法や、読み出しの電圧を一定としておいて読み出しの時間のタイミングを調節するという方法を用いても実現できる。
【００２６】
以上のように書き込み用制御回路１０６と読み出し用制御回路３０６を設けることにより、３値以上の状態を強誘電体キャパシタ３０３に書き込み、その情報を強誘電体キャパシタ３０３から読み出すことができる。
【００２７】
【発明の効果】
本発明は以上のように動作する書き込み用制御回路と読み出し用制御回路を設けることにより一個のメモリセルで３値以上の情報を書き込み、読み出しすることができるので、メモリセルの数を変えずに実質的にメモリ容量を増やすことができるという優れた効果を発揮するものである。
【図面の簡単な説明】
【図１】本発明の実施形態における強誘電体メモリ装置の書き込み用ブロック図
【図２】本発明の実施形態における強誘電体キャパシタの書き込み時の特性図
【図３】本発明の実施形態における強誘電体メモリ装置の読み出し用ブロック図
【図４】本発明の実施形態における強誘電体キャパシタの読み出し時の特性図
【図５】本発明の実施形態における強誘電体キャパシタの前半の読み出し時の特性図
【図６】本発明の実施形態における強誘電体キャパシタの後半の読み出し時の特性図
【図７】本発明の課題を解決する手段を説明する強誘電体キャパシタの特性図
【符号の説明】
１０１ ＢＬ駆動回路
１０２ ＣＰ駆動回路
１０３ 強誘電体キャパシタ
１０４ アクセストランジスタ
１０５ 強誘電体メモリセル
１０６ 書き込み用制御回路
３０１ センスアンプ回路
３０２ ＣＰ駆動回路
３０３ 強誘電体キャパシタ
３０４ アクセストランジスタ
３０５ 強誘電体メモリセル
３０６ 読み出し用制御回路
Claims (2)
- 強誘電体キャパシタとトランジスタとによりメモリセルを構成する強誘電体メモリ装置において、
第一の書き込みは前記メモリセルに対して第一の方向に第一の電圧を印加する書き込み、
第二の書き込みは前記メモリセルに対して前記第一の方向に前記第一の電圧を印加した後に前記第一の方向とは反対の方向の第二の方向に前記第一の電圧よりも小さな値の第二の電圧を印加する書き込み、
第三の書き込みは前記メモリセルに対して前記第二の方向に前記第一の電圧を印加する書き込み、
第四の書き込みは前記メモリセルに対して前記第二の方向に前記第一の電圧を印加した後に前記第一の方向に前記第二の電圧を印加する書き込み、
以上の書き込みの内、前記第二と第四の書込みを含む少なくとも三つ以上の書き込みをするための書き込み用制御回路を備えた強誘電体メモリ装置。 - 請求項１に記載の書き込みが行なわれた強誘電体メモリ装置において、
前記強誘電体キャパシタに第一の電界を印加して読み出す第一の読み出しを行った後に、
前記強誘電体キャパシタに前記第一の電界よりも大きな第二の電界を印加して読み出す第二の読み出しをするための読み出し用制御回路を備えた強誘電体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20411997A JP3627457B2 (ja) | 1997-07-30 | 1997-07-30 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20411997A JP3627457B2 (ja) | 1997-07-30 | 1997-07-30 | 強誘電体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145584A JPH1145584A (ja) | 1999-02-16 |
| JP3627457B2 true JP3627457B2 (ja) | 2005-03-09 |
Family
ID=16485141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20411997A Expired - Fee Related JP3627457B2 (ja) | 1997-07-30 | 1997-07-30 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3627457B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002083495A (ja) * | 2000-06-30 | 2002-03-22 | Seiko Epson Corp | 半導体集積回路の情報記憶方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器 |
| US6856534B2 (en) * | 2002-09-30 | 2005-02-15 | Texas Instruments Incorporated | Ferroelectric memory with wide operating voltage and multi-bit storage per cell |
| JP4129453B2 (ja) | 2004-12-01 | 2008-08-06 | 株式会社東芝 | 半導体記憶装置、半導体記憶装置の動作方法および半導体記憶装置のテスト方法 |
-
1997
- 1997-07-30 JP JP20411997A patent/JP3627457B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1145584A (ja) | 1999-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040608 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
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|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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