JPH1145584A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH1145584A JPH1145584A JP9204119A JP20411997A JPH1145584A JP H1145584 A JPH1145584 A JP H1145584A JP 9204119 A JP9204119 A JP 9204119A JP 20411997 A JP20411997 A JP 20411997A JP H1145584 A JPH1145584 A JP H1145584A
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
Abstract
(57)【要約】
【課題】 メモリセルの数を増大させることなくメモリ
容量を増やすことのできる強誘電体メモリ装置を提供す
ること。 【解決手段】 強誘電体キャパシタとトランジスタとに
よりメモリセルを構成する強誘電体メモリ装置におい
て、第一の書き込みは第一の方向に第一の電圧を印加す
る書き込み、第二の書き込みは第一の方向に第一の電圧
を印加した後に第一の方向とは反対の方向の第二の方向
に第一の電圧よりも小さな値の第二の電圧を印加する書
き込み、第三の書き込みは第二の方向に前記第一の電圧
を印加する書き込み、第四の書き込みは第二の方向に第
一の電圧を印加した後に第一の方向に第二の電圧を印加
する書き込み、以上の書き込みの内少なくとも三つ以上
の書き込みをするための書き込み用制御回路を備えるよ
うにする。またこれらの状態を読み出す読み出し用制御
回路を備えるようにする。
容量を増やすことのできる強誘電体メモリ装置を提供す
ること。 【解決手段】 強誘電体キャパシタとトランジスタとに
よりメモリセルを構成する強誘電体メモリ装置におい
て、第一の書き込みは第一の方向に第一の電圧を印加す
る書き込み、第二の書き込みは第一の方向に第一の電圧
を印加した後に第一の方向とは反対の方向の第二の方向
に第一の電圧よりも小さな値の第二の電圧を印加する書
き込み、第三の書き込みは第二の方向に前記第一の電圧
を印加する書き込み、第四の書き込みは第二の方向に第
一の電圧を印加した後に第一の方向に第二の電圧を印加
する書き込み、以上の書き込みの内少なくとも三つ以上
の書き込みをするための書き込み用制御回路を備えるよ
うにする。またこれらの状態を読み出す読み出し用制御
回路を備えるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体材料を用
いた電気的に書換え可能な不揮発性メモリに関するもの
である。
いた電気的に書換え可能な不揮発性メモリに関するもの
である。
【０００２】
【従来の技術】近年、ＤＲＡＭと同様に高集積化が可能
で且つ不揮発性という特性を有するメモリである強誘電
体メモリが注目されてきている。強誘電体メモリセルの
読み出し動作又は書き込み動作は、強誘電体のヒステリ
シス特性を利用しているため、ＤＲＡＭ、ＳＲＡＭ又は
ＲＯＭにはない特殊な制御方法が用いられる。従来、こ
の強誘電体メモリは、ＵＳＰ５,４３０,６７１等に記載
されているように強誘電体材料のヒステリシス特性を利
用して、２値の情報を記憶するようにしていた。
で且つ不揮発性という特性を有するメモリである強誘電
体メモリが注目されてきている。強誘電体メモリセルの
読み出し動作又は書き込み動作は、強誘電体のヒステリ
シス特性を利用しているため、ＤＲＡＭ、ＳＲＡＭ又は
ＲＯＭにはない特殊な制御方法が用いられる。従来、こ
の強誘電体メモリは、ＵＳＰ５,４３０,６７１等に記載
されているように強誘電体材料のヒステリシス特性を利
用して、２値の情報を記憶するようにしていた。
【０００３】
【発明が解決しようとする課題】しかしながら従来の構
成では、強誘電体メモリセル１つあたり２値の情報しか
書き込み及び読み出しをする事ができないので、メモリ
容量を増やすためにはメモリセルの数を増やさなければ
ならず、その結果チップ面積が増大して、コストが上が
るという課題を有していた。
成では、強誘電体メモリセル１つあたり２値の情報しか
書き込み及び読み出しをする事ができないので、メモリ
容量を増やすためにはメモリセルの数を増やさなければ
ならず、その結果チップ面積が増大して、コストが上が
るという課題を有していた。
【０００４】本発明は、メモリセルの数を変えずにメモ
リ容量を増やすことのできる強誘電体メモリ装置を提供
することを目的とする。
リ容量を増やすことのできる強誘電体メモリ装置を提供
することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記課題を解決
するために、１個のメモリセルに代表的には４値少なく
とも３値以上の情報を記憶させるようにし、そのための
強誘電体メモリ装置には、少なくとも３値以上の情報の
書き込みおよび読み出し動作をする制御回路を備えたも
のにするという手段をとるものである。そして３値以上
の書き込み、読み出しを具体的に実現するために強誘電
体キャパシタのヒステリシス特性がその分極の終状態だ
けではなく、終状態にいたるまでにたどったヒステリシ
ス曲線の経路に依存して変化するということに着目し、
これを利用した。以下に書き込みの原理の詳細を図７を
参照しながら説明する。図７において横軸は強誘電体キ
ャパシタに印加される電圧を縦軸との交点を基準に右を
正の方向に、左を負の方向にとっている。縦軸は強誘電
体キャパシタに蓄えられる電荷を表す。強誘電体キャパ
シタのヒステリシス特性は点Ａ・Ｂ・Ｃ・Ｄ・Ｅ・Ｆ・
Ｇ・Ａを通る経路によって表される。強誘電体キャパシ
タを構成する強誘電体薄膜内部は分極の方向が異なる複
数の領域（以下ドメインと記載）の集合によって構成さ
れ、ある一定の電圧をキャパシタに印加した時、分極電
荷の反転は強誘電体薄膜内部の全てのドメインで一斉に
起こるわけではなく、分極電荷の反転が起きる電圧（以
下分極電荷の反転が起きる電圧のことを反転電位と記
載）が低い強誘電体薄膜内部のドメインや、反転電位の
高い強誘電体薄膜内部のドメインなどが存在している。
そのために、点Ａから点Ｂを通って点Ｃに到達する際に
分極電荷が負の方向から正の方向に反転していくのであ
る。点Ａから点Ｂではまず反転電位の低いドメインのみ
が負の方向から正の方向に分極電荷の反転を起こし、点
Ｂから点Ｃにいたる際に反転電位の高いドメインが負の
方向から正の方向に分極電荷の反転を起こしている。そ
のため点Ｂの状態で正の方向の電圧印加をやめると点Ｈ
へと遷移するが、この経路を通って点Ｈに到達したとき
には反転電位の低いドメインはすでに正の方向に分極反
転した状態にあるが、反転電位の高いドメインの方は、
まだ負の方向に分極反転した状態のままである。この状
態から負の方向の電圧印加を行うと、反転電位の低いド
メインは正の方向に分極反転していたために負の方向に
反転し点Ｈから点Ｇへと変化する。反転電位の高いドメ
インは負の方向に分極反転したままの状態であったた
め、変化せず点Ｇから点Ｆへと変化する。逆に点Ｅの状
態から負の方向への電圧印加をやめてもＨへと遷移する
が、この経路を通って点Ｈに到達したときには反転電位
の低いドメインが負の方向に分極反転しており、反転電
位の高いドメインが正の方向に分極したままであって、
点Ｂからの場合とは全く逆の状態である。この状態から
負の方向の電圧印加を行うと、反転電位の低いドメイン
はすでに負の方向に分極反転していたために変化せず点
Ｈから点Ｅへと変化する。反転電位の高いドメインはま
だ正の方向に分極したままであったために負の方向に反
転し点Ｅから点Ｆへと変化する。以上のように同じ状態
である点Ｈであっても、その状態にいたるまでの経路に
よってその後の特性が違う。
するために、１個のメモリセルに代表的には４値少なく
とも３値以上の情報を記憶させるようにし、そのための
強誘電体メモリ装置には、少なくとも３値以上の情報の
書き込みおよび読み出し動作をする制御回路を備えたも
のにするという手段をとるものである。そして３値以上
の書き込み、読み出しを具体的に実現するために強誘電
体キャパシタのヒステリシス特性がその分極の終状態だ
けではなく、終状態にいたるまでにたどったヒステリシ
ス曲線の経路に依存して変化するということに着目し、
これを利用した。以下に書き込みの原理の詳細を図７を
参照しながら説明する。図７において横軸は強誘電体キ
ャパシタに印加される電圧を縦軸との交点を基準に右を
正の方向に、左を負の方向にとっている。縦軸は強誘電
体キャパシタに蓄えられる電荷を表す。強誘電体キャパ
シタのヒステリシス特性は点Ａ・Ｂ・Ｃ・Ｄ・Ｅ・Ｆ・
Ｇ・Ａを通る経路によって表される。強誘電体キャパシ
タを構成する強誘電体薄膜内部は分極の方向が異なる複
数の領域（以下ドメインと記載）の集合によって構成さ
れ、ある一定の電圧をキャパシタに印加した時、分極電
荷の反転は強誘電体薄膜内部の全てのドメインで一斉に
起こるわけではなく、分極電荷の反転が起きる電圧（以
下分極電荷の反転が起きる電圧のことを反転電位と記
載）が低い強誘電体薄膜内部のドメインや、反転電位の
高い強誘電体薄膜内部のドメインなどが存在している。
そのために、点Ａから点Ｂを通って点Ｃに到達する際に
分極電荷が負の方向から正の方向に反転していくのであ
る。点Ａから点Ｂではまず反転電位の低いドメインのみ
が負の方向から正の方向に分極電荷の反転を起こし、点
Ｂから点Ｃにいたる際に反転電位の高いドメインが負の
方向から正の方向に分極電荷の反転を起こしている。そ
のため点Ｂの状態で正の方向の電圧印加をやめると点Ｈ
へと遷移するが、この経路を通って点Ｈに到達したとき
には反転電位の低いドメインはすでに正の方向に分極反
転した状態にあるが、反転電位の高いドメインの方は、
まだ負の方向に分極反転した状態のままである。この状
態から負の方向の電圧印加を行うと、反転電位の低いド
メインは正の方向に分極反転していたために負の方向に
反転し点Ｈから点Ｇへと変化する。反転電位の高いドメ
インは負の方向に分極反転したままの状態であったた
め、変化せず点Ｇから点Ｆへと変化する。逆に点Ｅの状
態から負の方向への電圧印加をやめてもＨへと遷移する
が、この経路を通って点Ｈに到達したときには反転電位
の低いドメインが負の方向に分極反転しており、反転電
位の高いドメインが正の方向に分極したままであって、
点Ｂからの場合とは全く逆の状態である。この状態から
負の方向の電圧印加を行うと、反転電位の低いドメイン
はすでに負の方向に分極反転していたために変化せず点
Ｈから点Ｅへと変化する。反転電位の高いドメインはま
だ正の方向に分極したままであったために負の方向に反
転し点Ｅから点Ｆへと変化する。以上のように同じ状態
である点Ｈであっても、その状態にいたるまでの経路に
よってその後の特性が違う。
【０００６】そこで本発明における強誘電体メモリ装置
の書き込み用制御回路は、ドメインの分極の方向をドメ
インの反転電位の大きさに応じて任意に制御して書き込
む。すなわち、第一の書き込みはドメインの反転電位の
小さなものから大きなものに至るまでほとんど全てのド
メインについて第一の方向に分極させた書き込み、第二
の書き込みはドメインの反転電位の大きなものは第一の
方向に分極させ、反転電位の小さなものは第二の方向に
分極させた書き込み、第三の書き込みはドメインを反転
電位の小さなものから大きなものまで第二の方向に分極
させた書き込み、第四の書き込みはドメインの反転電位
の大きなものは第二の方向に分極させ、反転電位の小さ
なものは第一の方向に分極させた書き込みである。第二
の書き込みと第四の書き込みは分極電荷の値が同一であ
っても、反転電位の大きなドメインと小さなドメインの
分極の方向が互いに異なった書き込み状態となっている
のである。以上のように本発明における強誘電体メモリ
装置は、ドメインの分極方向が異なる三つ以上の状態を
上記のように書き込むための書き込み用制御回路を備え
る様にしたものである。
の書き込み用制御回路は、ドメインの分極の方向をドメ
インの反転電位の大きさに応じて任意に制御して書き込
む。すなわち、第一の書き込みはドメインの反転電位の
小さなものから大きなものに至るまでほとんど全てのド
メインについて第一の方向に分極させた書き込み、第二
の書き込みはドメインの反転電位の大きなものは第一の
方向に分極させ、反転電位の小さなものは第二の方向に
分極させた書き込み、第三の書き込みはドメインを反転
電位の小さなものから大きなものまで第二の方向に分極
させた書き込み、第四の書き込みはドメインの反転電位
の大きなものは第二の方向に分極させ、反転電位の小さ
なものは第一の方向に分極させた書き込みである。第二
の書き込みと第四の書き込みは分極電荷の値が同一であ
っても、反転電位の大きなドメインと小さなドメインの
分極の方向が互いに異なった書き込み状態となっている
のである。以上のように本発明における強誘電体メモリ
装置は、ドメインの分極方向が異なる三つ以上の状態を
上記のように書き込むための書き込み用制御回路を備え
る様にしたものである。
【０００７】そして本発明における強誘電体メモリ装置
の読み出し用制御回路は、記憶されたドメインの分極の
方向を、ドメインの反転電位の大きさに応じて任意に制
御して２段階で読み出す。すなわち第一段階の読み出し
は強誘電体キャパシタに反転電位の小さなドメインに対
応した第一の電界を印加して読み出す。次に第二段階の
読み出しは強誘電体キャパシタに反転電位の大きなドメ
インに対応した第一の電界よりも大きな第二の電界を印
加して読み出す。以上のように本発明の制御回路は二回
以上の読み出し段階を備えている。読み出し動作につい
ては以下の発明の実施の形態においてより詳細な内容を
明らかにする。
の読み出し用制御回路は、記憶されたドメインの分極の
方向を、ドメインの反転電位の大きさに応じて任意に制
御して２段階で読み出す。すなわち第一段階の読み出し
は強誘電体キャパシタに反転電位の小さなドメインに対
応した第一の電界を印加して読み出す。次に第二段階の
読み出しは強誘電体キャパシタに反転電位の大きなドメ
インに対応した第一の電界よりも大きな第二の電界を印
加して読み出す。以上のように本発明の制御回路は二回
以上の読み出し段階を備えている。読み出し動作につい
ては以下の発明の実施の形態においてより詳細な内容を
明らかにする。
【０００８】以上述べたように、本発明の強誘電体メモ
リ装置は、一つのメモリセルに３値以上の状態を記憶さ
せることができるので、メモリセルの数を変えなくて
も、メモリ容量を増やすことができる。
リ装置は、一つのメモリセルに３値以上の状態を記憶さ
せることができるので、メモリセルの数を変えなくて
も、メモリ容量を増やすことができる。
【０００９】
【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１０】図１は本発明の実施形態に係わる強誘電体
メモリ装置の書き込み用の回路を示すものであり、図１
において１０１は書き込み時にビット線（ＢＬ）を駆動
するビット線駆動回路（ＢＬ駆動回路）、１０２は書き
込み時にセルプレート線（ＣＰ）を駆動するセルプレー
ト線駆動回路（ＣＰ駆動回路）、１０３は第一の電極を
ＣＰに接続し第二の電極をアクセストランジスタ１０４
に接続した強誘電体キャパシタ、１０４はゲート電極を
ワード線（ＷＬ）に接続しソース電極をＢＬに接続しド
レイン電極を強誘電体キャパシタ１０３の第一の電極に
接続したアクセストランジスタ、１０５は強誘電体キャ
パシタ１０３とアクセストランジスタ１０４からなる強
誘電体メモリセルである。１０６はＢＬ駆動回路１０１
とＣＰ駆動回路１０２から構成される書き込み用制御回
路である。
メモリ装置の書き込み用の回路を示すものであり、図１
において１０１は書き込み時にビット線（ＢＬ）を駆動
するビット線駆動回路（ＢＬ駆動回路）、１０２は書き
込み時にセルプレート線（ＣＰ）を駆動するセルプレー
ト線駆動回路（ＣＰ駆動回路）、１０３は第一の電極を
ＣＰに接続し第二の電極をアクセストランジスタ１０４
に接続した強誘電体キャパシタ、１０４はゲート電極を
ワード線（ＷＬ）に接続しソース電極をＢＬに接続しド
レイン電極を強誘電体キャパシタ１０３の第一の電極に
接続したアクセストランジスタ、１０５は強誘電体キャ
パシタ１０３とアクセストランジスタ１０４からなる強
誘電体メモリセルである。１０６はＢＬ駆動回路１０１
とＣＰ駆動回路１０２から構成される書き込み用制御回
路である。
【００１１】図２は本発明の実施形態に係わる強誘電体
メモリセル１０５に書き込むときのヒステリシス特性を
示すものである。図１の強誘電体メモリ装置の動作を図
２のヒステリシス特性を用いて説明する。アクセストラ
ンジスタ１０４は書き込みが行われる期間はアクティブ
状態を保っている。
メモリセル１０５に書き込むときのヒステリシス特性を
示すものである。図１の強誘電体メモリ装置の動作を図
２のヒステリシス特性を用いて説明する。アクセストラ
ンジスタ１０４は書き込みが行われる期間はアクティブ
状態を保っている。
【００１２】まず第一の状態を書き込む場合について説
明する。初期状態として強誘電体キャパシタ１０３の状
態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣ
Ｐ駆動回路１０２は接地電圧である０Ｖを出力してい
る。最初にＢＬ駆動回路１０１の出力を電源電圧である
３Ｖにして、図２における電圧の正の方向（以下正の方
向と記載）に電圧を印加する。強誘電体キャパシタ１０
３を構成する強誘電体薄膜の反転電位の小さなドメイン
も反転電位の大きなドメインも分極電荷が正の方向に反
転し、強誘電体キャパシタ１０３の状態が点Ａから点Ｂ
を経由し点Ｃへと変化する。その後ＢＬ駆動回路１０１
の出力を接地電圧である０Ｖにして、正の方向の電圧の
印加を停止する。強誘電体キャパシタ１０３の状態は点
Ｄに変化し、第一の状態の書き込みは終了する。この時
強誘電体薄膜中の分極電荷の方向は、分極電位の小さな
ドメインで正、反転電位の大きなドメインで正の状態と
なっている。
明する。初期状態として強誘電体キャパシタ１０３の状
態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣ
Ｐ駆動回路１０２は接地電圧である０Ｖを出力してい
る。最初にＢＬ駆動回路１０１の出力を電源電圧である
３Ｖにして、図２における電圧の正の方向（以下正の方
向と記載）に電圧を印加する。強誘電体キャパシタ１０
３を構成する強誘電体薄膜の反転電位の小さなドメイン
も反転電位の大きなドメインも分極電荷が正の方向に反
転し、強誘電体キャパシタ１０３の状態が点Ａから点Ｂ
を経由し点Ｃへと変化する。その後ＢＬ駆動回路１０１
の出力を接地電圧である０Ｖにして、正の方向の電圧の
印加を停止する。強誘電体キャパシタ１０３の状態は点
Ｄに変化し、第一の状態の書き込みは終了する。この時
強誘電体薄膜中の分極電荷の方向は、分極電位の小さな
ドメインで正、反転電位の大きなドメインで正の状態と
なっている。
【００１３】次に第二の状態を書き込む場合について説
明する。初期状態として強誘電体キャパシタ１０３の状
態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣ
Ｐ駆動回路１０２は接地電圧である０Ｖを出力してい
る。最初にＢＬ駆動回路１０１の出力を電源電圧である
３Ｖにして、正の方向に電圧を印加する。強誘電体キャ
パシタ１０３の反転電位の小さなドメインも反転電位の
大きなドメインも分極電荷が正の方向に反転し、強誘電
体キャパシタ１０３の状態は点Ａから点Ｂを経由し点Ｃ
へと変化する。その後ＢＬ駆動回路１０１の出力を接地
電圧である０Ｖにして、正の方向の電圧の印加を停止す
る。強誘電体キャパシタ１０３の状態は点Ｄに変化す
る。次にＣＰ駆動回路１０２の出力を電源電圧よりも小
さな１Ｖにして、図２における電圧の負の方向（以下負
の方向と記載）に電圧を印加する。強誘電体キャパシタ
１０３の反転電位の小さなドメインの分極電荷が負の方
向に反転する。この電圧の絶対値１Ｖは点Ｃへと変化さ
せるために印加した電圧の絶対値３Ｖよりも小さく、反
転電位の大きなドメインの分極電荷をほとんど反転しな
い。このとき強誘電体キャパシタ１０３の状態は点Ｅに
変化する。その後ＣＰ駆動回路１０２の出力を接地電圧
である０Ｖにして、負の方向の電圧の印加を停止する。
強誘電体キャパシタ１０３の状態は点Ｆに変化し、第二
の状態の書き込みを終了する。この時強誘電体薄膜中の
分極電荷の方向は、反転電位の小さなドメインで負、反
転電位の大きなドメインで正の状態となっている。
明する。初期状態として強誘電体キャパシタ１０３の状
態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣ
Ｐ駆動回路１０２は接地電圧である０Ｖを出力してい
る。最初にＢＬ駆動回路１０１の出力を電源電圧である
３Ｖにして、正の方向に電圧を印加する。強誘電体キャ
パシタ１０３の反転電位の小さなドメインも反転電位の
大きなドメインも分極電荷が正の方向に反転し、強誘電
体キャパシタ１０３の状態は点Ａから点Ｂを経由し点Ｃ
へと変化する。その後ＢＬ駆動回路１０１の出力を接地
電圧である０Ｖにして、正の方向の電圧の印加を停止す
る。強誘電体キャパシタ１０３の状態は点Ｄに変化す
る。次にＣＰ駆動回路１０２の出力を電源電圧よりも小
さな１Ｖにして、図２における電圧の負の方向（以下負
の方向と記載）に電圧を印加する。強誘電体キャパシタ
１０３の反転電位の小さなドメインの分極電荷が負の方
向に反転する。この電圧の絶対値１Ｖは点Ｃへと変化さ
せるために印加した電圧の絶対値３Ｖよりも小さく、反
転電位の大きなドメインの分極電荷をほとんど反転しな
い。このとき強誘電体キャパシタ１０３の状態は点Ｅに
変化する。その後ＣＰ駆動回路１０２の出力を接地電圧
である０Ｖにして、負の方向の電圧の印加を停止する。
強誘電体キャパシタ１０３の状態は点Ｆに変化し、第二
の状態の書き込みを終了する。この時強誘電体薄膜中の
分極電荷の方向は、反転電位の小さなドメインで負、反
転電位の大きなドメインで正の状態となっている。
【００１４】次に第三の状態を書き込む場合について説
明する。初期状態として強誘電体キャパシタ１０３の状
態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣ
Ｐ駆動回路１０２は接地電圧である０Ｖを出力してい
る。最初にＣＰ駆動回路１０２の出力を電源電圧である
３Ｖにして、負の方向に電圧を印加する。強誘電体キャ
パシタ１０３の状態は点Ａから点Ｈを経由し点Ｇへと変
化する。その後ＣＰ駆動回路１０２の出力を接地電圧で
ある０Ｖにして、負の方向の電圧の印加を停止する。強
誘電体キャパシタ１０３の状態は点Ａに変化し、第三の
状態の書き込みは終了する。この時強誘電体薄膜中の分
極電荷の方向は、反転電位の小さなドメインで負、反転
電位の大きなドメインで負の状態となっている。
明する。初期状態として強誘電体キャパシタ１０３の状
態が点Ａの位置にあるとする。ＢＬ駆動回路１０１とＣ
Ｐ駆動回路１０２は接地電圧である０Ｖを出力してい
る。最初にＣＰ駆動回路１０２の出力を電源電圧である
３Ｖにして、負の方向に電圧を印加する。強誘電体キャ
パシタ１０３の状態は点Ａから点Ｈを経由し点Ｇへと変
化する。その後ＣＰ駆動回路１０２の出力を接地電圧で
ある０Ｖにして、負の方向の電圧の印加を停止する。強
誘電体キャパシタ１０３の状態は点Ａに変化し、第三の
状態の書き込みは終了する。この時強誘電体薄膜中の分
極電荷の方向は、反転電位の小さなドメインで負、反転
電位の大きなドメインで負の状態となっている。
【００１５】最後に第四の状態を書き込む場合について
説明する。初期状態として強誘電体キャパシタ１０３の
状態が点Ａの位置にあるとする。ＢＬ駆動回路１０１と
ＣＰ駆動回路１０２は接地電圧である０Ｖを出力してい
る。最初にＣＰ駆動回路１０２の出力を電源電圧である
３Ｖにして、負の方向に電圧を印加する。強誘電体キャ
パシタ１０３の状態は点Ａから点Ｈを経由し点Ｇへと変
化する。その後ＣＰ駆動回路１０２の出力を接地電圧で
ある０Ｖにして、負の方向の電圧の印加を停止する。強
誘電体キャパシタ１０３の状態は点Ａに変化する。次に
ＢＬ駆動回路１０１の出力を電源電圧よりも小さな１Ｖ
にして、正の方向に電圧を印加する。強誘電体キャパシ
タ１０３の反転電荷の小さなドメインの分極電荷が正の
方向に反転する。この電圧の絶対値は点Ｇへと変化させ
るために印加した電圧の絶対値よりも小さく、反転電位
の大きなドメインの分極電荷を反転しない。このとき強
誘電体キャパシタ１０３の状態は点Ｂに変化する。その
後ＢＬ駆動回路１０１の出力を接地電圧である０Ｖにし
て、正の方向の電圧の印加を停止する。強誘電体キャパ
シタ１０３の状態は点Ｉに変化し、第四の状態の書き込
みは終了する。この時強誘電体薄膜中の分極電荷の方向
は、反転電位の小さなドメインで正、反転電位の大きな
ドメインで負の状態となっている。
説明する。初期状態として強誘電体キャパシタ１０３の
状態が点Ａの位置にあるとする。ＢＬ駆動回路１０１と
ＣＰ駆動回路１０２は接地電圧である０Ｖを出力してい
る。最初にＣＰ駆動回路１０２の出力を電源電圧である
３Ｖにして、負の方向に電圧を印加する。強誘電体キャ
パシタ１０３の状態は点Ａから点Ｈを経由し点Ｇへと変
化する。その後ＣＰ駆動回路１０２の出力を接地電圧で
ある０Ｖにして、負の方向の電圧の印加を停止する。強
誘電体キャパシタ１０３の状態は点Ａに変化する。次に
ＢＬ駆動回路１０１の出力を電源電圧よりも小さな１Ｖ
にして、正の方向に電圧を印加する。強誘電体キャパシ
タ１０３の反転電荷の小さなドメインの分極電荷が正の
方向に反転する。この電圧の絶対値は点Ｇへと変化させ
るために印加した電圧の絶対値よりも小さく、反転電位
の大きなドメインの分極電荷を反転しない。このとき強
誘電体キャパシタ１０３の状態は点Ｂに変化する。その
後ＢＬ駆動回路１０１の出力を接地電圧である０Ｖにし
て、正の方向の電圧の印加を停止する。強誘電体キャパ
シタ１０３の状態は点Ｉに変化し、第四の状態の書き込
みは終了する。この時強誘電体薄膜中の分極電荷の方向
は、反転電位の小さなドメインで正、反転電位の大きな
ドメインで負の状態となっている。
【００１６】以上のように本実施の形態によれば書き込
み用制御回路１０６を設けることにより、３値以上の状
態を強誘電体キャパシタ１０３に書き込むことができ
る。
み用制御回路１０６を設けることにより、３値以上の状
態を強誘電体キャパシタ１０３に書き込むことができ
る。
【００１７】なおこのときの強誘電体キャパシタ１０３
の分極の状態は反転電位の小さなドメインと大きなドメ
インの分極方向の組み合わせだけが問題であって、例え
ば図２における分極電荷軸上の点Ｆと点Ｉとの相対的な
位置関係には限定されず、点Ｆの正の方向の分極電荷が
点Ｉより大きくても、点Ｉの正の方向の分極電荷が点Ｆ
より大きくても構わない。また初期状態で強誘電体キャ
パシタ１０３の状態が点Ａの位置にあるときについて説
明したが、点Ｄ・点Ｆ・点Ｉ等どの位置にあっても同様
の方法で書き込みができる。また本実施の形態では１つ
のアクセストランジスタと１つの強誘電体キャパシタか
ら構成されるメモリセルを想定したが、２つのアクセス
トランジスタと２つの強誘電体キャパシタから構成され
るメモリセルとしてもよい。また書き込みは本実施の形
態のようにＣＰやＢＬの電圧を変化させる方法だけでな
く、書き込みの電圧を一定としておいてパルスの長さを
調節するという方法を用いても実現できる。
の分極の状態は反転電位の小さなドメインと大きなドメ
インの分極方向の組み合わせだけが問題であって、例え
ば図２における分極電荷軸上の点Ｆと点Ｉとの相対的な
位置関係には限定されず、点Ｆの正の方向の分極電荷が
点Ｉより大きくても、点Ｉの正の方向の分極電荷が点Ｆ
より大きくても構わない。また初期状態で強誘電体キャ
パシタ１０３の状態が点Ａの位置にあるときについて説
明したが、点Ｄ・点Ｆ・点Ｉ等どの位置にあっても同様
の方法で書き込みができる。また本実施の形態では１つ
のアクセストランジスタと１つの強誘電体キャパシタか
ら構成されるメモリセルを想定したが、２つのアクセス
トランジスタと２つの強誘電体キャパシタから構成され
るメモリセルとしてもよい。また書き込みは本実施の形
態のようにＣＰやＢＬの電圧を変化させる方法だけでな
く、書き込みの電圧を一定としておいてパルスの長さを
調節するという方法を用いても実現できる。
【００１８】図３は本発明の実施の形態に係わる強誘電
体メモリ装置の読み出し用の回路を示すものであり、図
３において３０１は読み出し時にＢＬの電位を増幅する
センスアンプ回路、３０２は読み出し時にＣＰを駆動す
るＣＰ駆動回路で図１のＣＰ駆動回路１０２と同じもの
である。３０３・３０４・３０５は図１の強誘電体キャ
パシタ１０３・アクセストランジスタ１０４・強誘電体
メモリセル１０５と同じである。３０６はセンスアンプ
回路３０１とＣＰ駆動回路３０２から構成される読み出
し用制御回路である。
体メモリ装置の読み出し用の回路を示すものであり、図
３において３０１は読み出し時にＢＬの電位を増幅する
センスアンプ回路、３０２は読み出し時にＣＰを駆動す
るＣＰ駆動回路で図１のＣＰ駆動回路１０２と同じもの
である。３０３・３０４・３０５は図１の強誘電体キャ
パシタ１０３・アクセストランジスタ１０４・強誘電体
メモリセル１０５と同じである。３０６はセンスアンプ
回路３０１とＣＰ駆動回路３０２から構成される読み出
し用制御回路である。
【００１９】図４は本発明の実施形態に係わる強誘電体
メモリセル３０５に書き込まれた情報を読み出すときの
強誘電体キャパシタ３０３の特性を示すものである。点
Ｄ・点Ｅ・点Ｇを遷移する線は、図２の第一の書き込み
後の状態点Ｄを初期状態として読み出すときの強誘電体
キャパシタ３０３の特性を示す線である。点Ｆ・点Ｅ・
点Ｇを遷移する線は、図２の第二の書き込み後の状態点
Ｆを初期状態として読み出すときの強誘電体キャパシタ
３０３の特性を示す線である。点Ａ・点Ｈ・点Ｇを遷移
する線は、図２の第三の書き込み後の状態点Ａを初期状
態として読み出すときの強誘電体キャパシタ３０３の特
性を示す線である。点Ｉ・点Ｈ・点Ｇを遷移する線は、
図２の第四の書き込み後の状態点Ｉを初期状態として読
み出すときの強誘電体キャパシタ３０３の特性を示す線
である。
メモリセル３０５に書き込まれた情報を読み出すときの
強誘電体キャパシタ３０３の特性を示すものである。点
Ｄ・点Ｅ・点Ｇを遷移する線は、図２の第一の書き込み
後の状態点Ｄを初期状態として読み出すときの強誘電体
キャパシタ３０３の特性を示す線である。点Ｆ・点Ｅ・
点Ｇを遷移する線は、図２の第二の書き込み後の状態点
Ｆを初期状態として読み出すときの強誘電体キャパシタ
３０３の特性を示す線である。点Ａ・点Ｈ・点Ｇを遷移
する線は、図２の第三の書き込み後の状態点Ａを初期状
態として読み出すときの強誘電体キャパシタ３０３の特
性を示す線である。点Ｉ・点Ｈ・点Ｇを遷移する線は、
図２の第四の書き込み後の状態点Ｉを初期状態として読
み出すときの強誘電体キャパシタ３０３の特性を示す線
である。
【００２０】図５は図４に示された前半の読み出しの領
域について初期の電荷を０として書き直したものであ
る。曲線Ｄは図４の点Ｄ・点Ｅ・点Ｇを遷移する線で、
第一の状態を読み出すときの強誘電体キャパシタ３０３
の特性を示し、点Ｄでの電荷の値を０に標準化してい
る。曲線Ｆは図４の点Ｆ・点Ｅ・点Ｇを遷移する線で、
第二の状態を読み出すときの強誘電体キャパシタ３０３
の特性を示し、点Ｆでの電荷の値を０に標準化してい
る。曲線Ａは図４の点Ａ・点Ｈ・点Ｇを遷移する線で、
第三の状態を読み出すときの強誘電体キャパシタ３０３
の特性を示し、点Ａでの電荷の値を０に標準化してい
る。曲線Ｉは図４の点Ｉ・点Ｈ・点Ｇを遷移する線で、
第四の状態を読み出すときの強誘電体キャパシタ３０３
の特性を示し、点Ｉでの電荷の値を０に標準化してい
る。
域について初期の電荷を０として書き直したものであ
る。曲線Ｄは図４の点Ｄ・点Ｅ・点Ｇを遷移する線で、
第一の状態を読み出すときの強誘電体キャパシタ３０３
の特性を示し、点Ｄでの電荷の値を０に標準化してい
る。曲線Ｆは図４の点Ｆ・点Ｅ・点Ｇを遷移する線で、
第二の状態を読み出すときの強誘電体キャパシタ３０３
の特性を示し、点Ｆでの電荷の値を０に標準化してい
る。曲線Ａは図４の点Ａ・点Ｈ・点Ｇを遷移する線で、
第三の状態を読み出すときの強誘電体キャパシタ３０３
の特性を示し、点Ａでの電荷の値を０に標準化してい
る。曲線Ｉは図４の点Ｉ・点Ｈ・点Ｇを遷移する線で、
第四の状態を読み出すときの強誘電体キャパシタ３０３
の特性を示し、点Ｉでの電荷の値を０に標準化してい
る。
【００２１】前半の読み出しについて図５を参照して説
明する。初期状態としてセンスアンプ回路３０１により
ＢＬを接地電圧の０Ｖにした後、ＢＬをハイインピーダ
ンス状態にしておく。それからＷＬを駆動してアクセス
トランジスタ３０４をアクティブ状態にして、ＣＰ駆動
回路３０２でＣＰの電圧を１Ｖに上げることによりＢＬ
には強誘電体キャパシタ３０３の状態に応じた電圧値が
出力される。この時の電位はビット線容量負荷の線と強
誘電体キャパシタ３０３の特性を示す線との交点により
得られる。図５に示すように第二の状態を読み出したと
きの電位ＶＦと第三の状態を読み出したときの電位ＶＡ
は第一の状態を読み出したときの電位ＶＤと第四の状態
を読み出したときの電位ＶＩに比べて低い電位が出力さ
れる。この段階でセンスアンプ回路３０１を用いて第二
の状態・第三の状態を”０”、第一の状態・第四の状態
を”１”と判定する。
明する。初期状態としてセンスアンプ回路３０１により
ＢＬを接地電圧の０Ｖにした後、ＢＬをハイインピーダ
ンス状態にしておく。それからＷＬを駆動してアクセス
トランジスタ３０４をアクティブ状態にして、ＣＰ駆動
回路３０２でＣＰの電圧を１Ｖに上げることによりＢＬ
には強誘電体キャパシタ３０３の状態に応じた電圧値が
出力される。この時の電位はビット線容量負荷の線と強
誘電体キャパシタ３０３の特性を示す線との交点により
得られる。図５に示すように第二の状態を読み出したと
きの電位ＶＦと第三の状態を読み出したときの電位ＶＡ
は第一の状態を読み出したときの電位ＶＤと第四の状態
を読み出したときの電位ＶＩに比べて低い電位が出力さ
れる。この段階でセンスアンプ回路３０１を用いて第二
の状態・第三の状態を”０”、第一の状態・第四の状態
を”１”と判定する。
【００２２】図６は図４に示された後半の読み出しの領
域について前半の読み出し直後の電荷を０として書き直
したものである。曲線Ｅは図４の点Ｅ・点Ｇを遷移する
線で、第一の状態を読み出すときの点Ｄ・点Ｅ・点Ｇを
遷移する線の後半部分でもあり、第二の状態を読み出す
ときの点Ｆ・点Ｅ・点Ｇを遷移する線の後半部分でもあ
る。曲線Ｈは図４の点Ｈ・点Ｇを遷移する線で、第三の
状態を読み出すときの点Ａ・点Ｈ・点Ｇを遷移する線の
後半部分でもあり、第四の状態を読み出すときの点Ｉ・
点Ｈ・点Ｇを遷移する線の後半部分でもある。
域について前半の読み出し直後の電荷を０として書き直
したものである。曲線Ｅは図４の点Ｅ・点Ｇを遷移する
線で、第一の状態を読み出すときの点Ｄ・点Ｅ・点Ｇを
遷移する線の後半部分でもあり、第二の状態を読み出す
ときの点Ｆ・点Ｅ・点Ｇを遷移する線の後半部分でもあ
る。曲線Ｈは図４の点Ｈ・点Ｇを遷移する線で、第三の
状態を読み出すときの点Ａ・点Ｈ・点Ｇを遷移する線の
後半部分でもあり、第四の状態を読み出すときの点Ｉ・
点Ｈ・点Ｇを遷移する線の後半部分でもある。
【００２３】後半の読み出しについて図６を参照して説
明する。前半の読み出しに続けてＣＰ駆動回路３０２に
よりＣＰの電圧を１Ｖに保ったままセンスアンプ回路３
０１でＢＬの電圧を接地電圧の０Ｖにした後、ＢＬをハ
イインピーダンス状態にしておく。それから更にＣＰ駆
動回路３０２でＣＰの電圧を電源電圧の３Ｖに上げるこ
とによりＢＬにはビット線容量と強誘電体キャパシタ３
０３の容量によって分配された電圧値が出力される。こ
の時の電位はビット線容量に基づく電圧−電荷特性の線
と強誘電体キャパシタ３０３の電圧−電荷特性曲線との
交点により得られる。図６に示すように第一の状態ある
いは第二の状態を読み出したときの電位ＶＥは第三の状
態・第四の状態を読み出したときの電位ＶＨに比べて高
い電位が出力される。この段階でセンスアンプ回路３０
１を用いて第一の状態・第二の状態を”１”、第三の状
態・第四の状態を”０”と判定する。
明する。前半の読み出しに続けてＣＰ駆動回路３０２に
よりＣＰの電圧を１Ｖに保ったままセンスアンプ回路３
０１でＢＬの電圧を接地電圧の０Ｖにした後、ＢＬをハ
イインピーダンス状態にしておく。それから更にＣＰ駆
動回路３０２でＣＰの電圧を電源電圧の３Ｖに上げるこ
とによりＢＬにはビット線容量と強誘電体キャパシタ３
０３の容量によって分配された電圧値が出力される。こ
の時の電位はビット線容量に基づく電圧−電荷特性の線
と強誘電体キャパシタ３０３の電圧−電荷特性曲線との
交点により得られる。図６に示すように第一の状態ある
いは第二の状態を読み出したときの電位ＶＥは第三の状
態・第四の状態を読み出したときの電位ＶＨに比べて高
い電位が出力される。この段階でセンスアンプ回路３０
１を用いて第一の状態・第二の状態を”１”、第三の状
態・第四の状態を”０”と判定する。
【００２４】このようにして前半の読み出しと後半の読
み出しでセンスアンプ回路３０１から得られた情報を組
み合わせることにより、第一の状態は”１１”（前半の
読み出しで得た情報が１、および後半の読み出しで得た
情報が１の組み合わせ）、第二の状態は”０１”、第三
の状態は”００”、第四の状態は”１０”と書き込まれ
た４種類の情報を区別して読み出すことができるのであ
る。
み出しでセンスアンプ回路３０１から得られた情報を組
み合わせることにより、第一の状態は”１１”（前半の
読み出しで得た情報が１、および後半の読み出しで得た
情報が１の組み合わせ）、第二の状態は”０１”、第三
の状態は”００”、第四の状態は”１０”と書き込まれ
た４種類の情報を区別して読み出すことができるのであ
る。
【００２５】なお前半の読み出しと後半の読み出しは図
４に示す前半の読み出しの電圧領域と後半の読み出しの
電圧領域で行えばよく、本実施の形態のようにＣＰの電
位を変化させる方法だけではなく、読み出しの電圧を一
定としておいてＢＬの負荷容量を小さな値から大きな値
に変化させる方法や、読み出しの電圧を一定としておい
て読み出しの時間のタイミングを調節するという方法を
用いても実現できる。
４に示す前半の読み出しの電圧領域と後半の読み出しの
電圧領域で行えばよく、本実施の形態のようにＣＰの電
位を変化させる方法だけではなく、読み出しの電圧を一
定としておいてＢＬの負荷容量を小さな値から大きな値
に変化させる方法や、読み出しの電圧を一定としておい
て読み出しの時間のタイミングを調節するという方法を
用いても実現できる。
【００２６】以上のように書き込み用制御回路１０６と
読み出し用制御回路３０６を設けることにより、３値以
上の状態を強誘電体キャパシタ３０３に書き込み、その
情報を強誘電体キャパシタ３０３から読み出すことがで
きる。
読み出し用制御回路３０６を設けることにより、３値以
上の状態を強誘電体キャパシタ３０３に書き込み、その
情報を強誘電体キャパシタ３０３から読み出すことがで
きる。
【００２７】
【発明の効果】本発明は以上のように動作する書き込み
用制御回路と読み出し用制御回路を設けることにより一
個のメモリセルで３値以上の情報を書き込み、読み出し
することができるので、メモリセルの数を変えずに実質
的にメモリ容量を増やすことができるという優れた効果
を発揮するものである。
用制御回路と読み出し用制御回路を設けることにより一
個のメモリセルで３値以上の情報を書き込み、読み出し
することができるので、メモリセルの数を変えずに実質
的にメモリ容量を増やすことができるという優れた効果
を発揮するものである。
【図１】本発明の実施形態における強誘電体メモリ装置
の書き込み用ブロック図
の書き込み用ブロック図
【図２】本発明の実施形態における強誘電体キャパシタ
の書き込み時の特性図
の書き込み時の特性図
【図３】本発明の実施形態における強誘電体メモリ装置
の読み出し用ブロック図
の読み出し用ブロック図
【図４】本発明の実施形態における強誘電体キャパシタ
の読み出し時の特性図
の読み出し時の特性図
【図５】本発明の実施形態における強誘電体キャパシタ
の前半の読み出し時の特性図
の前半の読み出し時の特性図
【図６】本発明の実施形態における強誘電体キャパシタ
の後半の読み出し時の特性図
の後半の読み出し時の特性図
【図７】本発明の課題を解決する手段を説明する強誘電
体キャパシタの特性図
体キャパシタの特性図
１０１ ＢＬ駆動回路 １０２ ＣＰ駆動回路 １０３ 強誘電体キャパシタ １０４ アクセストランジスタ １０５ 強誘電体メモリセル １０６ 書き込み用制御回路 ３０１ センスアンプ回路 ３０２ ＣＰ駆動回路 ３０３ 強誘電体キャパシタ ３０４ アクセストランジスタ ３０５ 強誘電体メモリセル ３０６ 読み出し用制御回路
Claims (2)
- 【請求項１】 強誘電体キャパシタとトランジスタとに
よりメモリセルを構成する強誘電体メモリ装置におい
て、第一の書き込みは前記メモリセルに対して第一の方
向に第一の電圧を印加する書き込み、第二の書き込みは
前記メモリセルに対して前記第一の方向に前記第一の電
圧を印加した後に前記第一の方向とは反対の方向の第二
の方向に前記第一の電圧よりも小さな値の第二の電圧を
印加する書き込み、第三の書き込みは前記メモリセルに
対して前記第二の方向に前記第一の電圧を印加する書き
込み、第四の書き込みは前記メモリセルに対して前記第
二の方向に前記第一の電圧を印加した後に前記第一の方
向に前記第二の電圧を印加する書き込み、以上の書き込
みの内少なくとも三つ以上の書き込みをするための書き
込み用制御回路を備えた強誘電体メモリ装置。 - 【請求項２】 強誘電体キャパシタとトランジスタとに
よりメモリセルを構成する強誘電体メモリ装置におい
て、前記強誘電体キャパシタに第一の電界を印加して読
み出す第一の読み出しと、前記強誘電体キャパシタに前
記第一の電界よりも大きな第二の電界を印加して読み出
す第二の読み出しをするための読み出し用制御回路を備
えた強誘電体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20411997A JP3627457B2 (ja) | 1997-07-30 | 1997-07-30 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20411997A JP3627457B2 (ja) | 1997-07-30 | 1997-07-30 | 強誘電体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145584A true JPH1145584A (ja) | 1999-02-16 |
| JP3627457B2 JP3627457B2 (ja) | 2005-03-09 |
Family
ID=16485141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20411997A Expired - Fee Related JP3627457B2 (ja) | 1997-07-30 | 1997-07-30 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3627457B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002083495A (ja) * | 2000-06-30 | 2002-03-22 | Seiko Epson Corp | 半導体集積回路の情報記憶方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器 |
| US6856534B2 (en) * | 2002-09-30 | 2005-02-15 | Texas Instruments Incorporated | Ferroelectric memory with wide operating voltage and multi-bit storage per cell |
| US7436691B2 (en) | 2004-12-01 | 2008-10-14 | Kabushiki Kaisha Toshiba | Semiconductor storage device, operation method of the same and test method of the same |
-
1997
- 1997-07-30 JP JP20411997A patent/JP3627457B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002083495A (ja) * | 2000-06-30 | 2002-03-22 | Seiko Epson Corp | 半導体集積回路の情報記憶方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器 |
| US6856534B2 (en) * | 2002-09-30 | 2005-02-15 | Texas Instruments Incorporated | Ferroelectric memory with wide operating voltage and multi-bit storage per cell |
| US7436691B2 (en) | 2004-12-01 | 2008-10-14 | Kabushiki Kaisha Toshiba | Semiconductor storage device, operation method of the same and test method of the same |
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|---|---|
| JP3627457B2 (ja) | 2005-03-09 |
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