JP3597163B2 - 強誘電体メモリセルの読み出し方法および読み出し回路 - Google Patents
強誘電体メモリセルの読み出し方法および読み出し回路 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、データを記憶保持するメモリセルを強誘電体キャパシタで構成した半導体記憶装置(強誘電体メモリ)に関し、特に強誘電体キャパシタに記憶保持された(書き込まれた)データを読み出す強誘電体メモリセルの読み出し方法および読み出し回路に関する。
【0002】
【従来の技術】
図6は従来の強誘電体メモリの回路構成図である。図6の強誘電体メモリは、強誘電体メモリセルMFeと、ビットライン駆動回路BLDuと、プレートライン駆動回路PLDuと、センスアンプSAと、制御回路CTLuとを備えている。
【0003】
図6の強誘電体メモリでは、ビットラインBLとプレートラインPLの間に強誘電体メモリセルMFeが設けられている。強誘電体メモリセルMFeは、1つの強誘電体キャパシタCFeと1つの選択トランジスタSLTrとを直列に接続した構成の1T1C型のメモリセルである。
【0004】
ビットライン駆動回路BLDuは、プリチャージ回路PREuと、スイッチ回路SWとを備える。プリチャージ回路PREuは、制御回路CTLuによって制御され、ONしたスイッチ回路SWを介してビットラインBLに、電圧Vee(=0[V]),Vrefを印加できるように構成されている(ビットラインBLの電位VBLをVee(=0[V]),Vrefにできるように構成されている)。
【0005】
プレートライン駆動回路PLDuは、制御回路CTLuによって制御され、プレートラインPLに電圧Vcc,Vee(=0[V]),Vref,Vh,Vinvを印加できるように構成されている(プレートラインPLの電位VPLをVcc,Vee(=0[V]),Vref,Vh,Vinvにできるように構成されている)。
【0006】
制御回路CTLuは、ビットライン駆動回路BLDu、プレートライン駆動回路PLDu、選択トランジスタSLTr、およびセンスアンプSAの動作を制御することによって、図6の強誘電体メモリのデータ書き込み動作およびデータ読み出し動作を制御する。
【0007】
特開平11−260066号公報(以下、従来文献とする)には、参照電位発生用のダミー強誘電体キャパシタを設けることなく、図6のような1T1C型の強誘電体メモリセルの記憶情報を読み出す技術が記載されている。上記の従来文献に記載の技術は、図6の強誘電体メモリにおいては、強誘電体キャパシタCFeの端子TFe2が接続されているプレートラインPLに、CFeの端子間電圧が互いに逆極性となる2つのパルスを印加し、選択トランジスタSLTrを介して強誘電体キャパシタCFeの端子TFeが接続されたビットラインBLに誘起された電位を、一定の参照電位と比較することによって、記憶情報を読み出すものである。
【0008】
図7は従来のデータ読み出し手順のタイミングチャートであって、上記の従来文献に記載の技術を図6の強誘電体メモリに適用したものである。また、図8は図7の読み出し手順においての強誘電体キャパシタCFeの分極の変化を説明する図であって、(a)は「0」情報が書き込まれたCFeの分極の変化の図、(b)は「1」情報が書き込まれたCFeの分極の変化の図である。なお、図8は図7の読み出し手順においての強誘電体キャパシタの分極の図であるとともに、従来の課題を説明する図である。
【0009】
図8のr2,r4,r5,r6は、それぞれ図6のタイミングs2およびs3,s4,s5,s6においての分極の位置であり、以下の説明においてr2(s2−s3),r4(s4),r5(s5),r6(s6)と表記する。また、図7において、横軸のVFeは強誘電体キャパシタCFeの端子間の電圧、縦軸の+P,−Pは強誘電体キャパシタCFeの分極量(分極電荷量)である。
【0010】
図8において、最も外側に描かれたヒステリシスカーブは、飽和分極においての特性であり、飽和分極のヒステリシスカーブの内側に描かれているヒステリシスカーブは、部分分極においての特性である。r0(s2−s3)の位置は、飽和分極のヒステリシスカーブよりも内側に位置している。これは、図8が記憶保持の間に分極量が減じた強誘電体キャパシタCFeを読み出しのときの分極位置の変化の図であることを意味している。つまり、図8は飽和分極のCFeではなく、飽和分極から分極量が減じた部分分極のCFeを読み出したときのものである。
【0011】
図7の読み出し手順においては、強誘電体キャパシタCFeの第1の端子TFe1を選択トランジスタSLTrを介してビットラインBLに接続し、ビットラインBLをフローティングにしたまま、s4,s5,s6で、プレートラインPLにVh,Vinv,Vrefを順次印加する。図8において、斜めに描かれた直線は、それぞれs3,s4,s5,s6でプレートラインPLの電位VPL=Vh,Vinv,VrefになったときのビットラインBLの負荷容量線である。
【0012】
図6から図8までを用いて、従来の読み出し手順およびそれに伴う強誘電体キャパシタの分極の変化について以下に説明する。一連の読み出し手順は、制御回路CTLuによって制御される。
【0013】
[s0 読み出しの開始]
s0では、プレートラインPLには、プレートライン駆動回路LPDuによって0[V]が印加されている。また、スイッチコントロールラインSWEはL(Low)レベルであり、スイッチ回路SWがONしており、ビットラインBLには、プリチャージ回路PREによって0[V]が印加されている。また、ワードラインWLはLレベルであり、選択トランジスタはOFFしており、強誘電体キャパシタCFeの第1の端子TFe1は、ビットラインBLには接続されず、フローティングになっている。また、センスアンプイネーブルラインSAEはLレベルであり、センスアンプSAは、ビットラインBLには接続されずに、高インピーダンスになっている。
【0014】
[s1−s2 両端子に同電位Vrefを印加]
s1で、プレートライン駆動回路PLDuおよびプリチャージ回路PREuによってビットラインBLおよびプレートラインPLにVrefを印加し、s2で、ワードラインWLをH(High)レベルにして選択トランジスタSLTrをONさせる。選択トランジスタSLTrがONすることによって、強誘電体キャパシタCFeの第1の端子TFe1がSLTrを介してビットラインBLに接続されるので、CFeの両端子は、同じ電位Vrefになる。このs2での分極の位置はr2(s2−s3)である。ただし、SLTrにおいての電圧降下は無視できるものとしており、このことは以下の説明においても同様である。
【0015】
[s3 ビットラインBLをフローティング]
次のs3で、SWEをHレベルにしてスイッチ回路SWをOFFさせる。これによって、プリチャージ回路PREuがビットラインBLから切り離され、ビットラインBLは、フローティングになる。なお、ビットラインBLは、このs3からu12までフローティングのままとなる。
【0016】
[s4−s6 一連の読み出し電圧の印加]
次に、ビットラインBLをフローティングにしたまま、プレートライン駆動回路PLDuによってプレートラインPLに、s4でVh(>Vref)を印加し、s5でVinv(<Vref)を印加し、s6でVref(s2と同じ電位)を印加する。
【0017】
s4でプレートライン電位VPL(=強誘電体キャパシタCFeの第2の端子TFe2の電位)をVhにすることによって、CFeの端子間には、正の電圧が印加される。このs4での手順によって、分極の位置は、r2(s2−s3)から、VPL=Vhのときの負荷容量線との交点であるr4(s4)まで変化する。このとき、図8(a)の「0」情報の分極において、r2(s2−s3)からr4(s4)までの軌跡は、部分分極のヒステリシスをたどって移動する。
【0018】
そのあと、s5でプレートライン電位VPLがVinvにすることによって、強誘電体キャパシタCFeの端子間には、負の電圧が印加される。このs5での手順によって、分極の位置は、r4(s4)から、VPL=Vinvのときの負荷容量線との交点であるr5(r5)まで変化する。
【0019】
さらにそのあと、s6でプレートライン電位VPLがVrefに戻すことによって、強誘電体キャパシタCFeの端子間電圧VFeは、負または正の電圧になる。、この手順s6によって、分極の位置は、r5(s5)から、VPL=Vrefのときの負荷容量線との交点であるr6(s6)まで変化する。
【0020】
s4−s6の一連の読み出し電圧の印加により、s6でビットラインBLには、電位VBL=Vreadが誘起される。このビットライン電位VBL=Vreadは、強誘電体キャパシタCFeの分極に応じた電位である。s0の読み出し動作の開始時に強誘電体キャパシタCFeの分極が飽和分極であれば、「0」情報が書き込まれたCFeではVread<Vrefとなり、「1」情報が書き込まれたCFeではVread>Vrefとなる。
【0021】
[s7 読み出しデータの検知]
次のs7で、SAEをHレベルにして、センスアンプSAを起動する。センスアンプSAは、Vrefを参照電位とし、ビットライン電位VBL=Vreadを参照電位Vrefと比較する。そして、Vread<Vrefであれば、読み出された情報は「0」であると判別し、「0」情報に応じた読み出し信号Vdataを出力するとともに、ビットラインBLを0[V]にラッチする。また、Vread>Vrefであれば、読み出された情報は「1」であると判別し、「1」情報に応じた読み出し信号Vdataを出力するとともに、ビットラインBLをVccにラッチする。
【0022】
[s8−s9 再書き込み]
ビットラインBLがセンスアンプSAによって0[V]またはVccにラッチされたまま、プレートライン駆動回路PLDuによってプレートラインPLに、s8でVccを印加し、s9で0[V]を印加する。これによって、強誘電体キャパシタCFeには、読み出し前のデータが復元される。
【0023】
[s10]
次のs10で、SAEを0[V]にして、センスアンプSAの動作を停止させる。これによって、センスアンプSAは、ビットラインBLを0[V]にしてから高インピーダンスになる。
【0024】
[s11]
次のs11で、ワードラインWLをLレベルにして、選択トランジスタSLTrをOFFさせる。これによって、強誘電体キャパシタCFeの第1の端子TFe1は、ビットラインBLから切り離される。
【0025】
[s12]
次のt12で、SWEをLレベルにしてスイッチ回路SWをONさせ、プリチャージ回路PREuによってビットラインBLに0[V]を印加する。以上のs0−t12の手順により、一連の読み出し動作が完了する。
【0026】
【発明が解決しようとする課題】
しかしながら、図8(a)から判るように、「0」情報の読み出しにおいて、読み出しの前に強誘電体キャパシタCFeの分極量が低下して、r2(s2−s3)が飽和分極のヒステリシス上ではなく、部分分極のヒステリシスに位置していると、r6(s6)がr2(s2−s3)に重なり、s6でビットラインBLに誘起される電位Vreadが、参照電位Vrefに重なるか、図8(b)の「1」情報の読み出しと同じ極性(Vread>Vref)になってしまうため、読み出しエラーを生じる。
【0027】
理想的な強誘電体キャパシタは、飽和分極で書き込めば、分極が減少することはないが、実際の強誘電体キャパシタは、経時的に分極量が減少する。この分極量の減少(減分極)は、デバイス作成方プロセスに起因するため、0にすることは困難である。上記の従来技術では、減分極を生じると、「0」情報については、飽和分極のヒステリシスを使用せずに、部分分極のヒステリシスのみを使用して読み出すことになる。部分分極のヒステリシスのみを使用して読み出すと、読み出しのマージンが狭くなる。このため、上記の従来技術では、減分極量が大きくなると、「0」情報の読み出しマージンが狭くなり、不安定な読み出し動作を強いられる。
【0028】
このように、従来の技術では、強誘電体キャパシタの製造方法や構成によっては、記憶保持の間にその分極量が低下するため、読み出しが困難になる。特に、上記の従来文献のように、分極の位置を飽和分極のヒステリシス上から部分電極のヒステリシス上に移動させ、部分電極を使用してデータを読み出す読み出し手順では、読み出し前の強誘電体キャパシタの分極量の低下は、安定した読み出しを不可能にするという課題があった。
【0029】
本発明は、上記従来の課題を解決するためになされたものであり、強誘電体キャパシタの分極量が低下しても、広い読み出しマージンを確保でき、安定した読み出しができる強誘電体キャパシタの読み出し方法および読み出し回路を提供することを目的とするものである。
【0030】
【課題を解決するための手段】
上記の目的を達成するために、本発明の読み出し方法は、
強誘電体メモリセルの強誘電体キャパシタに書き込まれたデータを読み出す方法において、
上記強誘電体キャパシタの分極量を増加させるための第1の電圧を、上記強誘電体キャパシタに印加するステップと、
そのあとに、上記データに応じた電位を強誘電体キャパシタの第1の端子に誘起させるための一連の読み出し電圧を、上記強誘電体キャパシタに印加するステップと
を含む
ことを特徴とするものである。
【0031】
また、本発明の読み出し回路は、
強誘電体メモリセルの強誘電体キャパシタに書き込まれたデータを読み出す回路において、
上記強誘電体キャパシタの第1の端子を駆動し、または上記第1の端子をフローティングにする第1の駆動手段と、
上記強誘電体キャパシタの第2の端子を駆動する第2の駆動手段と、
上記第1の端子に誘起された電位をもとに上記データを検知する検知手段と、
上記第1および第2の駆動手段ならびに上記検知手段を制御する制御手段と
を備え、
上記データに応じた電位を強誘電体キャパシタの第1の端子に誘起させるための一連の読み出し電圧を上記強誘電体キャパシタに印加する前に、上記強誘電体キャパシタの分極量を増加させるための第1の電圧を上記強誘電体キャパシタに印加する
ことを特徴とするものである。
【0032】
【発明の実施の形態】
図1は本発明の実施の形態の強誘電体メモリの回路構成図である。図1において、図6と同じものには同じ符号を付してある。図1の強誘電体メモリは、強誘電体メモリセルMFeと、ビットライン駆動回路BLDと、プレートライン駆動回路PLDと、センスアンプSAと、制御回路CTLとを備えている。この図1の強誘電体メモリは、図6において、ビットライン駆動回路BLDuをビットライン駆動回路BLDに、プレートライン駆動回路PLDuをプレートライン駆動回路PLDに、制御回路CTLuを制御回路CTLに、それぞれ変更したものである。
【0033】
[強誘電体メモリセルMFe]
強誘電体メモリセルMFeは、1つの強誘電体キャパシタCFeおよび1つの選択トランジスタSLTrによって構成された1T1C型のメモリセルである。強誘電体キャパシタCFeの第1の端子TFe1は、選択トランジスタSLTrを介してビットラインBLに接続されており、強誘電体キャパシタCFeの第2の端子TFe2は、プレートラインPLに接続されている。この強誘電体キャパシタCFeは、書き込まれた「0」または「1」の情報(データ)を、強誘電体の分極(残留分極)によって保持記憶する。
【0034】
また、選択トランジスタSLTrは、NMOSトランジスタからなり、そのゲート電極は、制御回路CTLによってそのレベルが制御されるワードラインWLに接続されている。この選択トランジスタSLTrは、制御回路CTLによってON/OFF制御され、ワードラインWLのレベルに従ってON/OFFする。選択トランジスタSLTrは、ワードラインWLがH(High)レベルのときには、ONして強誘電体キャパシタCFeの第1の端子TFe1をビットラインBLに接続し、ワードラインWLがL(Low)レベルのときには、OFFして第1の端子TFe1をビットラインBLから切り離す。
【0035】
[ビットライン駆動回路BLD]
ビットライン駆動回路BLDは、プリチャージ回路PREと、スイッチ回路SWとを備える。スイッチ回路SWは、MOSトランジスタスイッチおよびインバータによって構成されており、スイッチコントロールラインSWEによって制御回路CTLに接続されている。このスイッチ回路SWは、制御回路CTLによってON/OFF制御され、SWEのレベルに従ってON/OFFする。スイッチ回路SWは、SWEがLレベルのときには、ONしてプリチャージ回路PREの出力電圧をビットラインBLに印加し、SWEがHレベルのときには、OFFしてビットラインBLをプリチャージ回路PREの出力から切り離す。
【0036】
また、プリチャージ回路PREは、スイッチ回路SWを介してビットラインBLに接続される。このプリチャージ回路PREは、制御回路CTLによって制御され、ONしたスイッチ回路SWを介してビットラインBLに、電圧Vee(=0[V]),Vref,Vpreを印加できるように構成されている(ビットラインBLの電位VBLをVee(=0[V]),Vref,Vpreにできるように構成されている)。
【0037】
[プレートライン駆動回路PLD]
プレートライン駆動回路PLDは、制御回路CTLによって制御され、プレートラインPLに電圧Vcc,Vee(=0[V]),Vref,Vh,Vpre,Vinvを印加できるように構成されている(プレートラインPLの電位VPLをVcc,Vee(=0[V]),Vref,Vh,Vpre,Vinvにできるように構成されている)。
【0038】
[センスアンプSA]
センスアンプSAは、センスアンプイネーブルラインSAEによって制御回路CTLに接続されている。このセンスアンプSAは、制御回路CTLによって制御され、センスアンプイネーブルラインSAEのレベルに従って動作する。センスアンプSAは、SAEがLレベルのときには、ビットラインBLには接続せず、高インピーダンスになる。
【0039】
また、センスアンプSAは、SAEがHレベルになると、ビットラインBLに接続して、読み出し動作によってビットラインBL(強誘電体キャパシタCFeの第1の端子TFe1)に誘起された、CFeに書き込まれていた情報に応じた電位Vreadを検知し、読み出された情報(CFeに書き込まれていた情報)が「0」であるか「1」であるかを判別する。
【0040】
そして、センスアンプSAは、上記の情報が「0」であると判別したときには、ビットラインBLを0[V]にラッチするとともに、「0」情報に応じた読み出し信号Vdataを出力する。また、センスアンプSAは、上記の情報が「0」であると判別したときには、ビットラインBLをVccにラッチするとともに、「1」情報に応じた読み出し信号Vdataを出力する。
【0041】
[制御回路CTL]
制御回路CTLは、ビットライン駆動回路BLD、プレートライン駆動回路PLD、選択トランジスタSLTr、およびセンスアンプSAの動作を制御することによって、図1の強誘電体メモリのデータ書き込み動作およびデータ読み出し動作を制御する。
【0042】
なお、図1では、強誘電体メモリセルMFeは1つであり、これに伴って、ワードラインWL、ビットラインBL、プレートラインPLは、それぞれ1本ずつになっており、スイッチ回路SW、プリチャージ回路PRE、センスアンプSAは、それぞれ1つずつになっている。しかし、実際の強誘電体メモリにおいては、複数の強誘電体メモリセルMFeが配列されており、これに伴って、複数本のワードラインWL、1本または複数本のビットラインBL、プレートラインPL、1つまたは複数のスイッチ回路SW、プリチャージ回路PRE、センスアンプSAが設けられている。
【0043】
実施の形態1
以下に説明する実施の形態1の読み出し手順は、一連の読み出し電圧を強誘電体キャパシタの端子間に印加する前であって、かつ強誘電体キャパシタの両端子を同電位にしてビットラインをフローティングにする前に、「0」情報が書き込まれた強誘電体キャパシタの分極量を増加さるための電圧を強誘電体キャパシタの端子間に印加することを特徴としている。
【0044】
図2は本発明の実施の形態1のデータ読み出し手順のタイミングチャートである。また、図3は図2の読み出し手順においての強誘電体キャパシタCFeの分極の変化を説明する図であって、(a)は「0」情報が書き込まれたCFeの分極の変化の図、(b)は「1」情報が書き込まれたCFeの分極の変化の図である。
【0045】
図3のp0,p2,p4,p5,p6,p7は、それぞれ図2のタイミングt0およびt1,t2およびt3,t4,t5,t6,t7においての分極の位置であり、以下の説明においてp0(t0−t1),p2(t2−t3),p4(t4),p5(t5),p6(t6),p7(t7)と表記する。また、図3において、横軸のVFeは強誘電体キャパシタCFeの端子端子間の電圧、縦軸の+P,−Pは強誘電体キャパシタCFeの分極電荷である。
【0046】
図3において、最も外側に描かれたヒステリシスカーブは、飽和分極においての特性であり、飽和分極のヒステリシスカーブの内側に描かれているヒステリシスカーブは、部分分極においての特性である。p0(t0−t1)の位置は、飽和分極のヒステリシスカーブよりも内側に位置している。これは、図3が記憶保持の間に分極量が減じた強誘電体キャパシタCFeを読み出しのときの分極位置の変化の図であることを意味している。つまり、図3は飽和分極のCFeではなく、飽和分極から分極量が減じた部分分極のCFeを読み出したときのものである。
【0047】
強誘電体キャパシタにおいて、強誘電体膜中の反転可能な分極域が全て同じ方向に分極した状態が飽和分極であり、同じ方向に分極した分極域が飽和分極に比べて少ない状態が部分分極である。
【0048】
図2の読み出し手順においては、強誘電体キャパシタCFeの第1の端子TFe1を選択トランジスタSLTrを介してビットラインBLに接続し、ビットラインBLをフローティングにしたまま、t5,t6,t7で、プレートラインPLにVh,Vinv,Vrefを順次印加する。図3において、斜めに描かれた直線は、それぞれt5,t6,t7でプレートライン電位VPLがVh,Vinv,VrefになったときのビットラインBLの負荷容量線である。
【0049】
図1では、ビットラインBLに1つの選択トランジスタSLTrのみが接続されているが、実際の強誘電体メモリでは、ビットラインには多数の選択トランジスタ(MOSトランジスタ)が接続されている。選択トランジスタのソース・ドレイン領域には、基板との間に拡散層容量があるため、ビットラインと基板電位の間には、上記の拡散層容量からなる容量成分が存在する。この容量成分が、ビットラインの負荷容量である。
【0050】
強誘電体メモリでは、強誘電体キャパシタの容量の変化によって情報を読み出す。強誘電体キャパシタに読み出し電圧を印加したときのヒステリシスカーブの変化(傾き)が上記の容量の変化に相当する。また、1T1C型の強誘電体メモリセルの構成を単純化すると、プレートラインとビットラインの間に設けられた強誘電体キャパシタと、ビットラインと基板電位の間にある上記の負荷容量とが、直列に接続されたものである。従って、ビットラインがフローティングであるときには(ビットライン駆動回路およびセンスアンプから切り離されているときには)、ビットライン電位は、強誘電体キャパシタと上記の負荷容量とによってプレートライン電位が分圧されて生じる。このため、ビットラインがフローティングであるときには、プレートライン電位および負荷容量の値に応じて、図3の負荷容量線が定義される。
【0051】
図1から図3までを用いて、実施の形態1の読み出し手順およびそれに伴う強誘電体キャパシタの分極の変化について以下に説明する。一連の読み出し手順は、制御回路CTLによって制御される。なお、実施の形態1の書き込み手順は、従来と同様であるので、その説明を省略する。
【0052】
[t0 読み出しの開始]
t0では、プレートラインPLは、プレートライン駆動回路LPDによってVee(=0[V])が印加されている。また、スイッチコントロールラインSWEはLレベルであり、スイッチ回路SWがONしており、ビットラインBLには、プリチャージ回路PREによってVee(=0[V])が印加されている。また、ワードラインWLはLレベルであり、選択トランジスタSLTrがOFFしているので、強誘電体キャパシタCFeの第1の端子TFe1は、ビットラインBLには接続されず、フローティングになっている。また、センスアンプイネーブルラインSAEはLレベルであり、センスアンプSAは、ビットラインBLには接続されずに、高インピーダンスになっている。このt0では、強誘電体キャパシタCFeの分極の位置はp0(t0−t1)であり、CFeの端子間電圧VFeはほぼ0[V]である。
【0053】
[t2 第1の端子TFe1に電位Vpreを印加]
まずt2で、プリチャージ回路PREによってビットラインBLにVpre(Vinv≦Vpre<Vref)を印加し、ワードラインWLをHレベルにして選択トランジスタSLTrをONさせる。選択トランジスタSLTrがONすることによって、強誘電体キャパシタCFeの第1の端子TFe1がSLTrを介してビットラインBLに接続させるので、上記第1の端子TFe1の電位はVpreになり、CFeの端子間には、負の電圧Vee−Vpre=−Vpreが印加される。このt2での手順によって、分極の位置は、p0(t0−t1)からp2(t2−t3)に変化する。ただし、SLTrにおいての電位降下は無視できるものとしており、このことは以下の説明においても同様である。
【0054】
このように、t2でビットラインBLにVpreを印加すると、部分分極のヒステリシスカーブに沿って、強誘電体キャパシタCFeの分極量が変化する。上記のVpreの印加は、「0」情報が書き込まれたCFeでは、分極量を増加させる方向(再書き込みの方向、飽和分極の方向)であり(図3(a)参照)、「1」情報が書き込まれたCFeでは、分極量を減じる方向(分極反転方向、飽和分極とは反対の方向)である(図3(b)参照)。
【0055】
[t3 両端子に同電位Vrefを印加]
次のt3で、プレートライン駆動回路PLDおよびプリチャージ回路PREによってプレートラインPLおよびビットラインBLにVrefを印加する。これによって、強誘電体キャパシタCFeの両端子は同じ電位Vrefになり、CFeの端子間電圧VFeは0[V]になる。
【0056】
t3でCFeの両端間電圧VFeがt0と同じ0[V]に戻されると、分極の位置は、p2(t2)からp3(t3−t4)に変化する。このp3(t3−t4)での分極量は、p0(t0−t1)での分極量とは異なる。p3(t3−t4)での分極量は、図3(a)の「0」情報が書き込まれたCFeでは、p0(t0−t1)での分極量よりも増えており、図3(b)の「1」情報が書き込まれたCFeでは、p0(t0−t1)での分極量よりも減っている。
【0057】
[t4 ビットラインBLをフローティング]
次のt4で、SWEをHレベルにしてスイッチ回路SWをOFFさせる。これによって、プリチャージ回路PREがビットラインBLから切り離され、ビットラインBLは、フローティングになる。なお、ビットラインBLは、t4からt13までフローティングのままとなる。
【0058】
[t5−t7 一連の読み出し電圧の印加]
次に、ビットラインBLをフローティングにしたまま、プレートライン駆動回路PLDによってプレートラインPLに、t5でVh(>Vref)を印加し、t6でVinv(Vee<Vinv<Vref)を印加し、t7でVref(t4と同じ電位)を印加する。
【0059】
t5でプレートライン電位VPLをVh(=強誘電体キャパシタCFeの第2の端子TFe2の電位)にすることによって、CFeの端子間には、正の電圧が印加される。このt5での手順によって、分極の位置は、p3(t3−t4)から、VPL=Vhのときの負荷容量線との交点であるp5(t5)まで変化する。このとき、図3(a)の「0」情報の分極において、p3(t3−t4)が−P側の飽和分極のヒステリシスカーブの近傍にあるので、p3(t3−t4)からp5(t5)までの軌跡は、−P側の飽和分極のヒステリシスカーブをたどって移動する。
【0060】
そのあと、t6でプレートライン電位VPLをVinvにすることによって、強誘電体キャパシタCFeの端子間には、負の電圧が印加される。このt6での手順によって、分極の位置は、p5(t5)から、VPL=Vinvのときの負荷容量線との交点であるp6(t6)まで変化する。
【0061】
さらにそのあと、t7でプレートライン電位VPLをVrefに戻すことによって、強誘電体キャパシタCFeの端子間電圧VFeは、書き込まれているデータに応じて負または正の電圧になる。この手順t7によって、分極の位置は、p6(t6)から、VPL=Vrefのときの負荷容量線との交点であるp7(t7)まで変化する。
【0062】
t5−t7の一連の読み出し電圧の印加により、t7でビットラインBLには、電位VBL=Vreadが誘起される。このビットライン電位VBL=Vreadは、強誘電体キャパシタCFeの分極に応じた電位である。「0」情報が書き込まれたCFeではVread<Vrefとなり、「1」情報が書き込まれたCFeではVread>Vrefとなる。
【0063】
[t8 読み出しデータの検知]
次のt8で、SAEをHレベルにして、センスアンプSAを起動する。センスアンプSAは、Vrefを参照電位とし、ビットライン電位VBL=Vreadを参照電位Vrefと比較する。そして、Vread<Vrefであれば、読み出された情報は「0」であると判別し、「0」情報に応じた読み出し信号Vdataを出力するとともに、ビットラインBLを0[V]にラッチする。また、Vread>Vrefであれば、読み出された情報は「1」であると判別し、「1」情報に応じた読み出し信号Vdataを出力するとともに、ビットラインBLをVccにラッチする。
【0064】
[t9−t10 再書き込み]
ビットラインBLがセンスアンプSAによって0[V]またはVccにラッチされたまま、プレートラインPLに、t9でVccを印加し、t10で0[V]を印加する。これによって、強誘電体キャパシタCFeには、読み出し前のデータが復元される。
【0065】
[t11]
次のt11で、SAEを0[V]にして、センスアンプSAの動作を停止させる。これによって、センスアンプSAは、ビットラインBLを0[V]にしてから高インピーダンスになる。
【0066】
[t12]
次のt12で、ワードラインWLをLレベルにして、選択トランジスタをOFFさせる。これによって、強誘電体キャパシタCFeの第1の端子TFe1は、ビットラインBLから切り離される。
【0067】
[t13]
次のt13で、SWEをLレベルにしてスイッチ回路SWをONさせ、プリチャージ回路PREによってビットラインBLに0[V]を印加する。以上のt0−t13の手順により、一連の読み出し動作が完了する。
【0068】
実施の形態1のVcc,Vee,Vref,Vh,Vlow,Vpre,Vinvについての設定範囲および望ましい設定値の一例を以下に説明する。
【0069】
[Vcc,Vee]
Vccは、例えば正の供給電源の1つである。また、Veeは、例えば基板電位(Vee=0[V])である。
【0070】
[Vh]
まず、強誘電体キャパシタCFeの端子TFe1,TFe1の電位をそれぞれVT1,VT2(=VPL)とすると、Vee≦VT1≦Vh,Vee≦VT2≦Vh、またはVee≦VT1≦Vcc,Vee≦VT2≦VccでCFeを動作させる。Vhは、上記のVee≦VT1≦Vh,Vee≦VT2≦Vhなる電圧範囲で強誘電体キャパシタCFeのヒステリシスカーブが十分に描けるような値に設定する。このVhは、ビットラインBLの負荷容量などの条件に応じて異なるが、Vccと同じ値かあるいはVccの近傍の値が実用的である。例えば、Vh=Vccが適当である。
【0071】
[Vref]
Vrefは、強誘電体キャパシタCFeの端子間を同じ電位にするときに強誘電体キャパシタCFeの両端子に印加する電位である。また、CFeから読み出した情報が「0」か「1」かに応じて、読み出し動作においてビットラインBLに誘起される電位VBLがVBL<VrefまたはVBL>Vrefとなる。また、Vee≦VT1≦Vh,Vee≦VT2≦Vh、またはVee≦VT1≦Vcc,Vee≦VT2≦VccでCFeを動作させる。このため、Vrefの設定値は、例えば(Vh−Vee)/2または(Vcc−Vee)/2が適当である。
【0072】
[Vinv]
Vinvは、図2のt7で、プレートライン電位VPLをVinvからVrefに変化させたときに、「0」情報が書き込まれた強誘電体キャパシタCFeの分極が、部分分極のヒステリシスをたどって移動するとともに、「1」情報が書き込まれた強誘電体キャパシタCFeの分極が、部分分極または−P側の飽和分極のヒステリシスをたどって移動するように設定する。Vinv≧Vrefとすると、「1」情報が書き込まれたCFeの分極は、t7で図3(b)の+P側の飽和分極のヒステリシスをたどって移動してしまうので、Vinv<Vrefである。また、Vinv=Veeでは、「0」情報が書き込まれたCFeの分極は、t7で図3(a)の飽和分極のヒステリシスをたどって移動してしまうので、Vinv>Veeである。従って、Vinvの設定範囲は、
Vee<Vinv<Vref…(1)
である。このVinvの設定値は、例えばVinv=Vcc/4が適当である。
【0073】
[Vpre]
VpreがビットラインBLに印加されるt2での強誘電体キャパシタCFeの端子間電圧VFeを第1の電圧VFe1とすると、VFe1=Vee−Vpreである。この第1の電圧VFe1は、「0」情報が書き込まれた強誘電体キャパシタCFeの分極を大きくするために印加される電圧であり、第1の電圧VFe1が印加されることによって、図3(a)に示すように、「0」情報が書き込まれたCFeは、p0(t0−t1)からp3(t3−t4)に分極量が増える。VFe1≧0では、「0」情報が書き込まれているCFeの分極量を増やすことができないので、VFe1<0である。従って、Vpre>Veeである。また、Vpreを大きくし過ぎて、
|VFe(t2)|>|Vinv−Vref|
になると、図3(b)のp3(t3−t4)の分極量とp7(t7)の分極量とが反転して、p7(t7)の分極量がp3(t3−t4)の分極量よりも大きくなる。このようにp3(t3−t4)とp7(t7)の分極量が反転すると、「1」情報を正しく読み出すことはできないので、
|VFe1|≦|Vinv−Vref|
である。従って、
|Vee−Vpre|≦|Vinv−Vref|…(2)
である。このため、Vpreの設定範囲は、
Vee<Vpre≦Vref−Vinv+Vee…(3)
である。このVpreの設定値は、例えば(Vcc−Vee)/8が適当である。
【0074】
なお、図3(b)のp6(t6)を通るビットラインBLの負荷容量線(VPL=Vinvのときの負荷容量線)を考慮すると、上記(2)式では、Vpreの範囲を多少広めに設定していることになる。正確には、p3(t3−t4)とp6(t6)での電荷量をそれぞれP3,P6とすると、ビットラインBLの負荷容量CBLによる電圧低下は(P3−P6)/CBLなので、p3(t3−t4)とp7(t7)の分極量が反転しないためには、
|Vee−Vpre|≦|Vinv−Vref+(P3−P6)/CBL|…(2a)
である。従って、負荷容量CBLを考慮したVpreの設定範囲は、
Vee<Vpre≦Vref−Vinv−(P3−P6)/CBL+Vee…(3a)
である。
【0075】
VhがプレートラインPLに印加されるt5での強誘電体キャパシタCFeの端子間電圧VFeを第1の読み出し電圧VFeR1とし、VinvがプレートラインPLに印加されるt6での強誘電体キャパシタCFeの端子間電圧VFeを第2の読み出し電圧VFeR2とすると、VFeR1>0,VFeR2<0である。そして、第1の電圧VFe1は、
0<|VFe1|≦|VFeR2|
であって、VFe1<0である。なお、VFeR1<0,VFeR2>0であれば、VFe1>0である。従って、第1の電圧VFe1は、第1の読み出し電圧VFeR1とは逆極性であり、第2の読み出し電圧VFeR2とは同じ極性である。
【0076】
強誘電体メモリの読み出しマージンを広げるためには、読み出し動作において、飽和分極を使用することが重要である。また、図7の従来技術やこの実施の形態1のように、読み出しデータの検知のときに部分分極を使用する読み出し手順では、ビットラインBLに誘起される電位VBL=VreadのVrefからの変位を大きくするためには(読み出しマージンを広げるためには)、飽和分極を併せて使用し、強誘電体キャパシタCFeの分極を、飽和分極のヒステリシス上で移動させてから(飽和分極のヒステリシスカーブに近い領域で移動させてから)、部分分極のヒステリシス上に移動するようにすることが重要である。
【0077】
上記の従来技術では、強誘電体キャパシタCFeが減分極を生じると、「0」情報が書き込まれたCFeの分極を、飽和分極のヒステリシス上で移動させることができなくなり(飽和分極のヒステリシスカーブに近い領域で移動させることができなくなり)、部分分極のみを使用した読み出しになってしまうので、「0」情報の読み出しマージンが狭くなり、正確な読み出しができなくなる。
【0078】
つまり、図8(a)のr2(s2−s3)からr4(s4)までの軌跡が、部分分極のヒステリシス上を移動し、飽和分極のヒステリシス上を移動しないので、r6(s6)がr2(s2−s3)に重なり、s6でビットラインBLに誘起される電位VreadがVrefとほぼ同じになってしまうかVread>Vrefになってしまい、正確に読み出すことができなくなる。
【0079】
この実施の形態1では、一連の読み出し電圧を印加する前に第1の電圧VFe1を印加して、「0」情報が書き込まれた強誘電体キャパシタCFeの分極量を増やすことによって、強誘電体キャパシタCFeが減分極を生じても、飽和分極のヒステリシス上を移動させてから(飽和分極のヒステリシスカーブに近い領域で移動させてから)、部分分極のヒステリシスに移動させることができるので、読み出しマージンを広げることができる。
【0080】
つまり、図2のt2での手順によって、図3(a)の「0」情報が書き込まれた強誘電体キャパシタCFeの分極をp0(t0−t1)から再書き込み方向(飽和分極方向)のp2(t2)に移動して、そのCFeの分極量を増やしているため、図3(a)のp3(t3−t4)からp5(t5)までの軌跡を、飽和分極のヒステリシス上で移動させることができる(飽和分極のヒステリシスカーブに近い領域で移動させることができる)。これによって、強誘電体キャパシタCFeにおいて減分極を生じても、図3(a)のp7(t7)がp0(t0−t1),p3(t3−t4)に重なることはなく、t7でビットラインBLにVread<Vrefなる電位Vreadを誘起させ、この電位VreadのVrefからの変位を大きくできるので、「0」情報を正確に読み出すことができる。
【0081】
なお、「1」情報が書き込まれた強誘電体キャパシタCFeでは、t5でプレートラインPLに比較的大きな電位Vhを印加して、分極の位置を再書き込み方向に大きく移動させるので、t6でPLにVinvを印加すると、p0(t0−t1),p3(t3−t4)によらず、図3(b)のp5(t5)からp6(t6)までの軌跡を、飽和分極のヒステリシス上で移動させることができる。このため、「1」情報については、p0(t0−t1),p3(t3−t4)によらず、広い読み出しマージンを確保できる。
【0082】
従って、読み出しマージンを広げるためには、「0」情報が書き込まれた強誘電体キャパシタCFeの分極量を増やす方向に第1の電圧VFe1を印加したあとで、一連の読み出し電圧VFeR1,VFeR2を印加する実施の形態1の読み出し手順が有効である。
【0083】
つまり、t7でプレートライン電位VPLがVrefに戻ったときにビットラインBLに誘起される電位VBL=Vreadは、p0(t0−t1),p3(t3−t4)によらず、「0」情報が書き込まれたCFeでは、Vread<Vrefになり(図3(a)参照)、「1」情報が書き込まれたCFeでは、Vread>Vrefになる(図3(b)参照)。従って、センスアンプSAでは、参照電位をVrefとして、t7でのビットライン電位VreadをVrefと比較することにより、読み出された情報が「0」であるか「1」であるかを判別することができる。
【0084】
また、この実施の形態1では、強誘電体キャパシタCFeの端子間を同電位VrefにしてビットラインBLに初期の分極を読み出す前であって、かつビットラインBLをフローティングにする前に、第1の電圧VFe1を印加している。このように、ビットラインBLをフローティングにする前に第1の電圧VFe1を印加することによって、第1の電圧VFe1を印加したときに、ビットラインBLの負荷容量に載ったノイズなどの影響を抑えることができる。ただし、ビットラインBLに初期分極を読み出す前に第1の電圧VFe1を印加しているので、減分極の補償(t2の手順)と初期分極の読み出し(t3の手順)とを分離することができず、Vpreの設定範囲に上記(3)または(3a)式に示す条件が課される。
【0085】
以上のように実施の形態1によれば、一連の読み出し電圧VFeR1,VFeR2を印加する前に、「0」情報が書き込まれた強誘電体キャパシタCFeの分極量を増加させるための第1の電圧VFe1を印加することにより、CFeが減分極を生じても、広い読み出しマージンを確保でき、安定した読み出しを実現できる。この効果は、読み出しデータの検知のときに部分分極を使用する読み出し手順において顕著である。
【0086】
また、ビットラインBLをフローティングにする前に第1の電圧VFe1を印加することにより、ビットラインBLの負荷容量に載ったノイズなどの影響を抑えて、安定した読み出しを実現できる。
【0087】
実施の形態2
以下に説明する実施の形態2の読み出し手順は、一連の読み出し電圧を強誘電体キャパシタの端子間に印加する前であって、強誘電体キャパシタの両端を同じ電位にしてビットラインをフローティングにしたあとに、「0」情報が書き込まれた強誘電体キャパシタの分極量を増加さるための電圧を強誘電体キャパシタの端子間に印加することを特徴としている。
【0088】
図4は本発明の実施の形態2のデータ読み出し手順のタイミングチャートである。また、図5は図4の読み出し手順においての強誘電体キャパシタCFeの分極の変化を説明する図であって、(a)は「0」情報が書き込まれたCFeの分極の変化の図、(b)は「1」情報が書き込まれたCFeの分極の変化の図である。
【0089】
図5のq2,q4,q5,q6,q7は、それぞれ図2のタイミングu2およびu3,u4,u5,u6,u7においての分極の位置であり、以下の説明においてq2(u2−u3),q4(u4),q5(u5),q6(u6),q7(u7)と表記する。また、図5において、横軸のVFeは強誘電体キャパシタCFeの端子間の電圧、縦軸の+P,−Pは強誘電体キャパシタCFeの分極量(分極電荷量)である。
【0090】
図5において、最も外側に描かれたヒステリシスカーブは、飽和分極においての特性であり、飽和分極のヒステリシスカーブの内側に描かれているヒステリシスカーブは、部分分極においての特性である。q2(u2−u3)の位置は、飽和分極のヒステリシスカーブよりも内側に位置している。これは、図5が記憶保持の間に分極量が減じた強誘電体キャパシタCFeを読み出しのときの分極位置の変化の図であることを意味している。つまり、図5は飽和分極のCFeではなく、飽和分極から分極量が減じた部分分極のCFeを読み出したときのものである。
【0091】
図4の読み出し手順においては、強誘電体キャパシタCFeの第1の端子TFe1を選択トランジスタSLTrを介してビットラインBLに接続し、ビットラインBLをフローティングにしたまま、u4,u5,u6,u7で、プレートラインPLにVpre,Vh,Vinv,Vrefを順次印加する。図5において、斜めに描かれた直線は、それぞれu4,u5,u6,u7でプレートライン電位VPLがVpre,Vh,Vinv,VrefになったときのビットラインBLの負荷容量線である。
【0092】
図1、図4、および図5を用いて、実施の形態2の読み出し手順およびそれに伴った強誘電体キャパシタの分極の変化について以下に説明する。一連の読み出し手順は、制御回路CTLによって制御される。なお、実施の形態2の書き込み手順は、従来と同様であるので、その説明を省略する。
【0093】
[u0 読み出しの開始]
u0では、プレートラインPLには、プレートライン駆動回路LPDによって0[V]が印加されている。また、スイッチコントロールラインSWEはLレベルであり、スイッチ回路SWがONしており、ビットラインBLには、プリチャージ回路PREによって0[V]が印加されている。また、ワードラインWLはLレベルであり、選択トランジスタはOFFしており、強誘電体キャパシタCFeの第1の端子TFe1は、ビットラインBLには接続されず、フローティングになっている。また、センスアンプイネーブルラインSAEはLレベルであり、センスアンプSAは、ビットラインBLには接続されずに、高インピーダンスになっている。
【0094】
[u1−u2 両端子に同電位Vrefを印加]
u1で、プレートライン駆動回路PLDおよびプリチャージ回路PREによってビットラインBLおよびプレートラインPLにVrefを印加し、u2で、ワードラインWLをHレベルにして選択トランジスタSLTrをONさせる。選択トランジスタSLTrがONすることによって、強誘電体キャパシタCFeの第1の端子TFe1がSLTrを介してビットラインBLに接続されるので、CFeの両端子は、同じ電位Vrefになる。このu2での分極の位置はq2(u2−u3)である。ただし、SLTrにおいての電圧降下は無視できるものとしており、このことは以下の説明においても同様である。
【0095】
[u3 ビットラインBLをフローティングに]
次のu3で、SWEをHレベルにしてスイッチ回路SWをOFFさせる。これによって、プリチャージ回路PREがビットラインBLから切り離され、ビットラインBLはフローティングになる。なお、ビットラインBLは、このu3からu13までフローティングのままとなる。
【0096】
[u4 第2の端子TFe2に電位Vpreを印加]
次に、ビットラインBLをフローティングにしたまま、t4で、プレートライン駆動回路PLDによってプレートラインPLにVpre(<Vref)を印加する。プレートライン電位VPL(=強誘電体キャパシタCFeの第2の端子TFe2の電位)をVpreにすることによって、CFeの端子間には、負の電圧が印加される。このu4での手順によって、分極の位置は、q2(u2−u3)から、VPL=Vpreのときの負荷容量線との交点であるq4(u4)まで変化する。
【0097】
このように、u4でプレートラインPLにVpreを印加すると、部分分極のヒステリシスカーブに沿って、強誘電体キャパシタCFeの分極量が変化する。上記のVpreの印加は、「0」情報が書き込まれたCFeでは、分極量を増加させる方向(再書き込みの方向、飽和分極の方向)であり(図5(a)参照)、「1」情報が書き込まれたCFeでは、分極量を減じる方向(分極反転方向、飽和分極とは反対の方向)である(図5(b)参照)。
【0098】
[u5−u7]
次に、ビットラインBLをフローティングにしたまま、プレートライン駆動回路PLDによってプレートラインPLに、u5でVh(>Vref)を印加し、u6でVinv(<Vref)を印加し、u7でVref(u2と同じ電位)を印加する。
【0099】
u5でプレートライン電位VPL(=強誘電体キャパシタCFeの第2の端子TFe2の電位)をVhにすることによって、CFeの端子間には、正の電圧が印加される。このu5での手順によって、分極の位置は、q4(u4)から、VPL=Vhのときの負荷容量線との交点であるq5(u5)まで変化する。このとき、図5(a)の「0」情報の分極において、q4(u4)が−P側の飽和分極のヒステリシスカーブの近傍にあるので、q4(u4)からq5(u5)までの軌跡は、q2(u2−u3)を通過せずに、−P側の飽和分極のヒステリシスをたどって移動する。
【0100】
そのあと、u6でプレートライン電位VPLをVinvにすることによって、強誘電体キャパシタCFeの端子間には、負の電圧が印加される。このu6での手順によって、分極の位置は、q5(u5)から、VPL=Vinvのときの負荷容量線との交点であるq6(u6)まで変化する。
【0101】
さらにそのあと、u7でプレートライン電位VPLをVrefに戻すことによって、強誘電体キャパシタCFeの端子間電圧VFeは、書き込まれているデータに応じて負または正の電圧になる。この手順u7によって、分極の位置は、q6(u6)から、VPL=Vrefのときの負荷容量線との交点であるq7(u7)まで変化する。
【0102】
u5−u7の一連の読み出し電圧の印加により、u7でビットラインBLには電位VBL=Vreadが誘起される。この電位Vreadは、強誘電体キャパシタCFeの分極に応じた電位である。「0」情報が書き込まれたCFeではVread<Vrefとなり、「1」情報が書き込まれたCFeではVread>Vrefとなる。
【0103】
[u8−u13]
u8からu13までの手順は、上記実施の形態1と同じなので、説明を省略する。以上のt0−t13の手順により、一連の読み出し動作が完了する。
【0104】
実施の形態2のVpreについての設定範囲および望ましい設定値の一例を以下に説明する。なお、実施の形態2のVcc,Vee,Vh,Vref,Vinvの設定範囲および望ましい設定値の一例は、上記実施の形態1と同様である。
【0105】
[Vpre]
プレートラインPLにVpreが印加されるu4での強誘電体キャパシタCFeの端子間電圧VFeを第1の電圧VFe1とすると、この第1の電圧VFe1は、上記実施の形態1と同様に、「0」情報が書き込まれた強誘電体キャパシタCFeの分極を大きくするために印加される電圧であり、第1の電圧VFe1が印加されることによって、図5(a)に示すように、「0」情報が書き込まれたCFeは、q2(u2−u3)からq4(u4)に分極量が増える。Vpre−Vref≧0では、VFe1≧0となり、「0」情報が書き込まれているCFeの分極量を増やすことができないので、Vpre<Vrefである。また、上記実施の形態1では、Vpreの設定範囲にVinvによる条件が課されたが、この実施の形態2では、Vpreの設定範囲にVinvによる条件はない。このため、
|Vpre−Vref|≦|Vinv−Vref|
および
|Vpre−Vref|>|Vinv−Vref|
のいずれも可能である。従って、Vpreの設定範囲は、
Vee−Vref<Vpre−Vref<0
つまり、
Vee<Vpre<Vref…(4)
である。この実施の形態2のVpreの設定値は、例えば3(Vcc−Vee)/8またはVee(=0[V])が適当である。
【0106】
VhがプレートラインPLに印加されるu5での強誘電体キャパシタCFeの端子間電圧VFeを第1の読み出し電圧VFeR1とし、VinvがプレートラインPLに印加されるu6での強誘電体キャパシタCFeの端子間電圧VFeを第2の読み出し電圧VFeR2とすると、VFeR1>0,VFeR2<0である。そして、VFe1<0である。なお、VFeR1<0,VFeR2>0であれば、VFe1>0である。従って、この実施の形態2においても、上記実施の形態1と同様に、第1の電圧VFe1は、第1の読み出し電圧VFeR1とは逆極性であり、第2の読み出し電圧VFeR2とは同じ極性である。ただし、この実施の形態2では、上記実施の形態1とは異なり、
0<|VFe1|≦|VFeR2|
なる条件は課されない。
【0107】
この実施の形態2では、一連の読み出し電圧を印加する前に第1の電圧VFe1を印加して、「0」情報が書き込まれた強誘電体キャパシタCFeの分極量を増やすことによって、強誘電体キャパシタCFeが減分極を生じても、飽和分極のヒステリシス上を移動させてから(飽和分極のヒステリシスカーブに近い領域で移動させてから)、部分分極のヒステリシスに移動させることができるので、読み出しマージンを広げることができる。
【0108】
つまり、図4のu4での手順によって、図5(a)の「0」情報が書き込まれた強誘電体キャパシタCFeの分極をq2(u2−u3)から再書き込み方向(飽和分極方向)のq4(u4)に移動して、そのCFeの分極量を増やしているため、図5(a)のq4(u4)からq5(u5)までの軌跡を、飽和分極のヒステリシス上で移動させることができる(飽和分極のヒステリシスカーブに近い領域で移動させることができる)。これによって、強誘電体キャパシタCFeにおいて減分極を生じても、図5(a)のq7(u7)がq2(u2−u3)に重なることはなく、t7でビットラインBLにVread<Vrefなる電位Vreadを誘起させ、この電位VreadのVrefからの変位を大きくできるので、「0」情報を正確に読み出すことができる。
【0109】
なお、「1」情報が書き込まれた強誘電体キャパシタCFeでは、u5でプレートラインPLに比較的大きな電位Vhを印加して、分極の位置を再書き込み方向に大きく移動させるので、u6でPLにVinvを印加すると、q2(u2−u3)によらず、図5(b)のq5(u5)からu6(u6)までの軌跡を、飽和分極のヒステリシス上で移動させることができる。このため、「1」情報については、p0(t0−t1),q2(u2−u3)によらず、広い読み出しマージンを確保できる。
【0110】
従って、読み出しマージンを広げるためには、「0」情報が書き込まれた強誘電体キャパシタCFeの分極量を増やす方向に第1の電圧VFe1を印加したあとで、一連の読み出し電圧VFeR1,VFeR2を印加する実施の形態2の読み出し手順が有効である。
【0111】
つまり、u7でプレートライン電位VPLがVrefに戻ったときにビットラインBLに誘起される電位VBL=Vreadは、q2(u2−u3)によらず、「0」情報が書き込まれたCFeでは、Vread<Vrefになり(図5(a)参照)、「1」情報が書き込まれたCFeでは、Vread>Vrefになる(図5(b)参照)。従って、センスアンプSAでは、参照電位をVrefとして、u7でのビットライン電位VreadをVrefと比較することにより、読み出された情報が「0」であるか「1」であるかを判別することができる。
【0112】
また、この実施の形態2では、強誘電体キャパシタCFeの端子間を同電位VrefにしてビットラインBLに初期設定を読み出したあとであって、かつビットラインBLをフローティングにしたあとに、第1の電圧VFe1を印加している。
【0113】
つまり、u2の手順によって、分極をq2(u2−u3)に位置させてビットラインBLに初期の分極を読み出してから、u4の手順によって、図3(a)の「0」情報が書き込まれた強誘電体キャパシタCFeの分極をq3(u2−u3)から再書き込み方向(飽和分極方向)のq4(u4)に移動して、そのCFeの分極量を増やしている。このように、ビットラインBLに初期設定を読み出してから第1の電圧VFe1を印加することによって、減分極の補償(u4の手順)と初期分極の読み出し(u2の手順)とを分離することができるので、Vpreの設定範囲を広げることができ、読み出しの制御手順が容易になる。
【0114】
以上のように実施の形態2によれば、一連の読み出し電圧VFeR1,VFeR2を印加する前に、「0」情報が書き込まれた強誘電体キャパシタCFeの分極量を増加させるための第1の電圧VFe1を印加することにより、CFeが減分極を生じても、広い読み出しマージンを確保でき、安定した読み出しを実現できる。
【0115】
また、ビットラインBLに初期設定を読み出したあとに第1の電圧VFe1を印加することにより、Vpreの設定範囲を上記実施の形態1よりも広げられるので、容易に読み出しマージンを広くすることができる。
【0116】
なお、上記実施の形態では、本発明を1T1C型の強誘電体メモリに適用した例について説明したが、本発明は、2T2C型(1つの強誘電体メモリセルが1つのトランジスタおよび2つの強誘電体キャパシタによって構成されるもの)などを含めたいずれの強誘電体メモリにも適用可能である。また、本発明を有効に適用できる読み出し方法は、上記の従来文献に記載の読み出し方法に限られない。
【0117】
【発明の効果】
以上説明したように、本発明によれば、一連の読み出し電圧を印加する前に、強誘電体キャパシタの分極量を増加させるための第1の電圧を印加することにより、強誘電体キャパシタが減分極を生じても、広い読み出しマージンを確保でき、安定した読み出しを実現できるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施の形態の強誘電体メモリの回路構成図である。
【図2】本発明の実施の形態1の読み出し動作のタイミングチャートである。
【図3】本発明の実施の形態1の読み出し動作においての強誘電体キャパシタの分極の図である。
【図4】本発明の実施の形態2の読み出し動作のタイミングチャートである。
【図5】本発明の実施の形態1の読み出し動作においての強誘電体キャパシタの分極の図である。
【図6】従来の強誘電体メモリの回路構成図である。
【図7】従来の読み出し動作のタイミングチャートである。
【図8】従来の読み出し動作においての強誘電体キャパシタの分極の図である。
【符号の説明】
CFe 強誘電体キャパシタ、 MFe 強誘電体メモリセル、 SLTr 選択トランジスタ、 BL ビットライン、 BLD ビットライン駆動回路、PRE プリチャージ回路、 SW スイッチ回路、 PL プレートライン、 PLD プレートライン駆動回路、 WL ワードライン、 CTL 制御回路。
Claims (6)
- 強誘電体メモリセルの強誘電体キャパシタに書き込まれたデータを読み出す方法において、
強誘電体キャパシタに書き込まれる第1のデータと第2のデータの内の第1のデータが書き込まれた強誘電体キャパシタの分極量を増加させるための第1の電圧を、上記強誘電体キャパシタの第1の端子と第2の端子間に印加するステップと、
そのあとに、上記第1の電圧とは逆極性の第1の読み出し電圧を印加するステップと、
そのあとに、上記第1の読み出し電圧とは逆極性の第2の読み出し電圧を印加するステップと、
そのあとに、上記強誘電体キャパシタの第2の端子を第1の電位にするステップと
を含み、
上記第1の電圧をVFe1、上記第2の読み出し電圧をVFe2とすると、
0<|VFe1|≦|VFe2|
であって、VFe1およびVFe2が同じ極性である
ことを特徴とする強誘電体メモリセルの読み出し方法。 - 上記強誘電体キャパシタの両端子を同じ上記第1の電位にするステップと、
上記第1の端子をフローティングにするステップと
を、第1の電圧を印加する上記ステップと第1の読み出し電圧を印加する上記ステップの間にさらに含む
ことを特徴とする請求項1記載の強誘電体メモリセルの読み出し方法。 - 上記強誘電体キャパシタの両端子を同じ上記第1の電位にするステップと、
上記第1の端子をフローティングにするステップと
を、第1の電圧を印加する上記ステップの前にさらに含む
ことを特徴とする請求項1記載の強誘電体メモリセルの読み出し方法。 - 強誘電体メモリセルの強誘電体キャパシタに書き込まれたデータを読み出す回路において、
上記強誘電体キャパシタの第1の端子を駆動し、または上記第1の端子をフローティングにする第1の駆動手段と、
上記強誘電体キャパシタの第2の端子を駆動する第2の駆動手段と、
上記第1の端子に誘起された電位をもとに上記データを検知する検知手段と、
上記第1および第2の駆動手段ならびに上記検知手段を制御する制御手段と
を備え、
上記データに応じた電位を強誘電体キャパシタの第1の端子に誘起させるための一連の読み出し電圧を上記強誘電体キャパシタに印加する前に、強誘電体キャパシタに書き込まれる第1のデータと第2のデータの内の第1のデータが書き込まれた強誘電体キャパシタの分極量を増加させるための第1の電圧を上記強誘電体キャパシタの第1の端子と第2の端子間に印加し、
上記一連の読み出し電圧は、
上記第1の電圧とは逆極性の第1の読み出し電圧と、
そのあとに印加される、上記第1の読み出し電圧とは逆極性の第2の読み出し電圧と、
そのあとに印加される、上記強誘電体キャパシタの第2の端子を第1の電位にする電圧と
を含み、
上記第1の電圧をVFe1、上記第2の読み出し電圧をVFe2とすると、
0<|VFe1|≦|VFe2|
であって、VFe1およびVFe2が同じ極性である
ことを特徴とする強誘電体メモリセルの読み出し回路。 - 上記第1および第2の駆動手段を上記第1および第2の端子にそれぞれ接続して上記第1の電圧を印加し、
次に、上記第1および第2の駆動手段によって上記強誘電体キャパシタの両端子を同じ上記第1の電位にしたあと、上記第1の駆動手段を上記第1の端子から切り離して上記第1の端子をフローティングにし、
次に、上記第1の端子をフローティングにしたまま上記第2の駆動手段によって上記一連の読み出し電圧を印加し、
そのあと、上記検出手段を上記第1の端子に接続して上記データに応じた上記電位を検知する
ことを特徴とする請求項4記載の強誘電体メモリセルの読み出し回路。 - 上記第1および第2の駆動手段を上記第1および第2の端子にそれぞれ接続して上記強誘電体キャパシタの両端子を同じ上記第1の電位にしたあと、上記第1の駆動手段を上記第1の端子から切り離して上記第1の端子をフローティングにし、
次に、上記第1の端子をフローティングにしたまま上記第2の駆動手段によって上記第1の電圧および上記一連の読み出し電圧を上記強誘電体キャパシタに順次印加し、
そのあと、上記検出手段を上記第1の端子に接続して上記データに応じた上記電位を検知する
ことを特徴とする請求項4記載の強誘電体メモリセルの読み出し回路。
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