KR20050074913A

KR20050074913A - 메모리

Info

Publication number: KR20050074913A
Application number: KR1020050003103A
Authority: KR
Inventors: 나오후미사까이
Original assignee: 산요덴키가부시키가이샤
Priority date: 2004-01-14
Filing date: 2005-01-13
Publication date: 2005-07-19
Also published as: US20050152193A1; KR100675246B1; CN1649031A; CN100461300C; JP4639049B2; JP2005203009A; US7251153B2

Abstract

비선택 메모리 셀의 데이터가 소실되는 디스터브 현상을 억제하는 것이 가능한 메모리를 제공한다. 이 메모리는, 선택된 워드선에 접속되는 모든 메모리 셀에 대하여 일괄하여 행해지는 판독 동작 외에, 적어도 비선택된 메모리 셀에, 판독 동작에서 비선택된 메모리 셀에 인가되는 제1 전압과는 반대 극성의 제2 전압을 인가한다.

Description

메모리{MEMORY}

본 발명은 메모리에 관한 것으로, 특히, 데이터를 보유하는 메모리 셀을 포함하는 메모리 셀 어레이를 구비한 메모리에 관한 것이다.

종래, 반도체 메모리로서, 휘발성 메모리와 불휘발성 메모리가 알려져 있다. 또한, 휘발성 메모리로서는, DRAM(Dynamic Random Access Memory)이 알려져 있으며, 불휘발성 메모리로서는 플래시 EEPROM(Electrically Erasable and Programmable Read Only Memory)이 알려져 있다. DRAM 및 플래시 EEPROM은 고집적화가 가능하기 때문에, 폭넓게 사용되고 있다.

도 38은, 종래의 DRAM의 메모리 셀의 구성을 도시한 등가 회로도이다. 또한, 도 39는, 종래의 DRAM에 이용되는 트렌치형 캐패시터의 구조를 도시한 단면도이다. 먼저, 도 38을 참조하여, 종래의 휘발성 메모리로서의 DRAM의 메모리 셀(103)은 1개의 선택 트랜지스터(101)와, 1개의 캐패시터(102)로 구성되어 있다. 그리고, 메모리 셀의 정보는, 전하로서 캐패시터(102)에 저장된다. 메모리 셀의 정보를 판독할 때에는, 워드선 WL이 상승됨으로써, 선택 트랜지스터(101)가 온 상태로 된다. 이것에 의해, 셀 용량 Ccell과 비트선 용량 Cbl이 용량 결합한다. 이것에 의해, 메모리 셀에 저장되어 있었던 전하량에 따라, 비트선 전위가 결정되기 때문에, 그 전위를 판독할 수 있다.

상기한 바와 같은 구성을 갖는 종래의 DRAM의 메모리 셀에서, 미세화된 경우에도 캐패시터(102)의 셀 용량 Ccell을 확보하기 위해, 도 39에 도시한 바와 같이, 캐패시터(102)를 구성하는 상부 전극(102a) 및 하부 전극(102c)과, 유전체막(102b)을, 세로 방향으로 연장시킨 트렌치형 캐패시터가 이용되고 있다. 그러나, 보다 미세화가 진행되면, 도 39에 도시한 트렌치형 캐패시터를 이용하여도 캐패시터(102)의 용량을 확보하는 것이 곤란해지고 있다. 즉, 디자인 룰의 축소에 따른 DRAM의 고집적화는 한계에 근접하고 있다.

또한, 불휘발성 메모리로서의 플래시 EEPROM(이하, 플래시 메모리라 함)에서는, 스택형 및 스플리트 게이트형 등의 CHE(채널 핫 일렉트론) 기입 방식의 메모리 셀은, 채널 길이의 미세화에 한계가 있다. 또한, NAND형 등의 FN(Fowler-Nordheim) 기입 방식의 메모리 셀에서는, 미세화의 한계는, 로직 트랜지스터와 동등하다. 그러나, 플래시 메모리의 동작에는, 15V∼20V의 고전압이 필요하며, 로직 트랜지스터의 저전원 전압화가 진행하면, 그 저전원 전압으로부터 15V∼20V의 고전압을 생성할 때의 생성 효율이 저하된다. 이 때문에, 전력 소비가 증대됨과 함께 차지 펌프부의 면적도 커지기 때문에, 미세화가 방해된다는 문제가 있다.

한편, 최근 주목받고 있는 불휘발성 메모리 중 하나로서, 강유전체 메모리가 알려져 있다. 이것은, 예를 들면 일본 특개 제2001-210795호 공보에 개시되어 있다. 이 강유전체 메모리는, 강유전체의 분극 방향에 의한 의사적인 용량 변화를 메모리 소자로서 이용하는 메모리이다. 이 강유전체 메모리는, 원리적으로, 고속이며 또한 저전압으로 데이터 재기입이 가능하기 때문에, 고속 및 저전압이라는 DRAM의 이점과, 불휘발성이라는 플래시 메모리의 이점을 겸비한 이상적인 메모리로서 각광받고 있다.

강유전체 메모리의 메모리 셀 방식은, 1 트랜지스터 1 캐패시터 방식, 단순 매트릭스 방식, 및 1 트랜지스터 방식의 3 종류로 크게 분류된다. 도 40은, 1 트랜지스터 1 캐패시터 방식의 강유전체 메모리의 메모리 셀을 도시한 등가 회로도이다. 또한, 도 41은, 단순 매트릭스 방식의 강유전체 메모리의 메모리 셀 어레이를 도시한 등가 회로도이다. 도 42는, 단순 매트릭스 방식의 강유전체 메모리의 동작을 설명하기 위한 히스테리시스도이며, 도 43은, 단순 매트릭스 방식의 강유전체 메모리에서의 디스터브 현상을 설명하기 위한 히스테리시스도이다. 또한, 도 44는 1 트랜지스터 방식의 강유전체 메모리의 메모리 셀을 도시한 등가 회로도이다.

먼저, 도 40에 도시한 바와 같이, 1 트랜지스터 1 캐패시터 방식의 강유전체 메모리의 메모리 셀(113)은, DRAM과 마찬가지로, 1개의 선택 트랜지스터(111)와 1개의 강유전체 캐패시터(112)로 구성되어 있다. DRAM과 상이한 점은, 캐패시터가 강유전체 캐패시터(112)인 점이다. 동작으로서는, 워드선 WL이 상승됨으로써 선택 트랜지스터(111)가 온 상태로 된다. 이것에 의해, 강유전체 캐패시터(112)의 캐패시터 용량 Ccell과 비트선 용량 Cbl이 접속된다. 다음으로, 플레이트선 PL이 펄스 구동됨으로써, 강유전체 캐패시터(112)의 분극 방향에 따라 상이한 전하량이 비트선 BL로 보내진다. 그리고, DRAM의 경우와 마찬가지로, 비트선 BL의 전위차로서, 데이터가 판독된다.

이 1 트랜지스터 1 캐패시터 방식의 강유전체 메모리에서는, DRAM과 마찬가지의 구성을 갖기 때문에, 강유전체 캐패시터(112)의 미세화에 한계가 있다. 이 때문에, DRAM과 마찬가지로, 고집적화에는 한계가 있다.

다음으로, 도 41∼도 43을 참조하여, 단순 매트릭스 방식의 강유전체 메모리에 대하여 설명한다. 단순 매트릭스 방식의 강유전체 메모리의 메모리 셀(121)은, 도 41에 도시한 바와 같이, 서로 교차되는 방향으로 연장되도록 형성된 워드선 WL 및 비트선 BL과, 워드선 WL 및 비트선 BL 사이에 배치된 강유전체막(도시 생략)으로 이루어지는 강유전체 캐패시터(122)로 구성되어 있다. 강유전체 캐패시터(122)의 일단은, 워드선 WL에 접속되어 있으며, 강유전체 캐패시터(122)의 타단은 비트선 BL에 접속되어 있다. 이 단순 매트릭스 방식의 강유전체 메모리에서는, 비트선 BL과 강유전체 캐패시터(122)의 용량 결합에 의한 전위를 판독하기 때문에, DRAM과 같이 용량의 확보가 필요하다. 단, 이 단순 매트릭스 방식의 강유전체 메모리에서는, 강유전체 캐패시터(122)에 의해서만 메모리 셀(121)이 구성되어 있으며, 선택 트랜지스터가 존재하지 않기 때문에, 1 트랜지스터 1 캐패시터 방식보다도 집적도를 높일 수 있다.

여기서, 이 단순 매트릭스 방식의 강유전체 메모리의 동작을 도 42 및 도 43을 참조하여 설명한다. 또한, 판독/기입 시에 각 셀에 인가되는 전압을 이하의 표 1에 나타낸다.

기입 동작으로서는, 스탠바이 상태에서는, 강유전체 캐패시터(122)의 양단은 동일한 전위로 되어 있다. 데이터 「0」을 기입할 때에는, 워드선 WL에 Vcc를 인가함과 함께, 비트선 BL에 0V를 인가한다. 이 때, 강유전체 캐패시터(122)에는, Vcc의 전위차가 인가된다. 이것에 의해, 도 42에 나타낸 A점으로 이동한다. 그 후, 강유전체 캐패시터(122)의 양단을 동일한 전위로 하면, 도 42에 나타내는 「0」으로 천이된다. 데이터 「1」을 기입할 때에는, 워드선 WL에 0V를 인가함과 함께, 비트선 BL에 Vcc를 인가한다. 이 때, 강유전체 캐패시터(122)에는, -Vcc의 전위차가 인가된다. 이것에 의해, 도 42의 B점으로 이동한다. 이 후, 강유전체 캐패시터(122)의 양단을 동일한 전위로 하면, 도 42에 나타내는 「1」로 천이된다.

또한, 판독 동작으로서는, 먼저 비트선 BL을 0V로 프리차지한 후, 부유 상태로 한다. 다음으로, 워드선 WL을 Vcc로 상승시킨다. 이 전위차 Vcc는, 강유전체 캐패시터(122)의 용량 CFE, 비트선 BL의 기생 용량을 CBL로 하면, CFE와 CBL에 의해 용량 분할된다. 강유전체 캐패시터(122)의 용량 CFE는, 보유되어 있는 데이터에 따라, C0 또는 C1로서 근사할 수 있다. 그 때문에, 비트선 BL의 전위는 이하의 수학식 1 및 수학식 2에 의해 표시된다.

상기 수학식 1은, 데이터 「0」이 유지되어 있을 때의 비트선 BL의 전위 V0을 나타내고 있으며, 상기 수학식 2는 데이터 「1」이 유지되어 있을 때의 비트 BL의 전위 V1을 나타내고 있다.

상기 수학식 1의 비트선 전위 V0과 상기 수학식 2에 의한 비트선 전위 V1 간의 전위차를 리드 앰프에 의해 판별함으로써 데이터의 판독을 행한다. 이 데이터의 판독 시에, 메모리 셀의 데이터는 파괴되기 때문에, 데이터의 판독 후에, 판독 데이터에 따른 기입 동작(리스토어)을 행한다.

또한, 단순 매트릭스 방식의 강유전체 메모리에는, 비선택 메모리 셀의 데이터가 지워지는 디스터브 등의 문제점이 있다. 즉, 모든 비선택된 메모리 셀에는, 기입 시 및 판독 시에, 1/3Vcc의 전위차가 인가되게 된다. 따라서, 도 43에 도시한 바와 같이, 강유전체가 갖는 히스테리시스 특성에 따라, 분극량이 감소해가서 그 결과, 데이터가 지워지게 된다.

다음으로, 도 40, 도 42 및 도 44를 참조하여, 1 트랜지스터 방식의 강유전체 메모리에 대하여 설명한다. 1 트랜지스터 방식의 강유전체 메모리의 메모리 셀(131)은, 도 44에 도시한 바와 같이, MOS 트랜지스터(133)의 게이트에, 강유전체 캐패시터(132)를 접속한 구성을 갖는다. 또한, 이 1 트랜지스터 방식의 강유전체 메모리에서는, 강유전체 캐패시터(132)의 일단은 워드선 WL에 접속되어 있으며, 강유전체 캐패시터(132)의 타단은 셀 트랜지스터를 구성하는 MOS 트랜지스터(133)의 게이트에 접속되어 있다. 이 1 트랜지스터 방식의 강유전체 메모리에서는, 강유전체 캐패시터(132)의 분극 방향에 따라, MOS 트랜지스터(133)의 임계값 전위차가 변화되기 때문에, 메모리 셀 전류가 변화된다. 이 메모리 셀 전류의 변화를 판별함으로써, 데이터가 판독된다. 이 1 트랜지스터 방식의 강유전체 메모리에서는, 메모리 셀 전류를 검출함으로써 데이터의 판독이 행해지기 때문에, 도 40에 도시한 1 트랜지스터 1 캐패시터 방식의 강유전체 메모리와 같이, 비트선 용량을 고려하여 강유전체 캐패시터의 캐패시터 용량을 어느 정도 크게 할 필요가 없다. 이 때문에, 강유전체 캐패시터(132)를 작게 할 수 있으므로, 미세화에 적합하다.

이하, 1 트랜지스터 방식의 강유전체 메모리의 동작에 대하여 설명한다. 덧붙여서, 1 트랜지스터 방식의 강유전체 메모리는, 상기한 단순 매트릭스 방식의 강유전체 메모리와 마찬가지의 히스테리시스 곡선을 갖기 때문에, 도 42를 참조하여 동작 설명을 행한다. 먼저, 스탠바이 상태에서는, 모든 워드선 WL, 비트선 BL 및 소스선 SL은 0V로 되어 있다. 기입 동작으로서는, 데이터 「0」을 기입할 때에는, 워드선 WL에 Vpp(승압 전위차)를 인가한다. 이 때, 강유전체 캐패시터(132)에는 MOS 트랜지스터(133)의 게이트 용량과 용량 분할된 전위 Vcc가 인가된다. 이것에 의해, 초기 상태임에도 불구하고, 도 42에 나타낸 점 A로 이동한다. 그 후, 워드선 WL을 0V로 복귀하면, 도 42에 나타낸 데이터 「0」으로 천이된다. 데이터 「1」을 기입할 때에는, 워드선 WL에 0V, 비트선 BL에 Vpp를 인가한다. 이 경우, 강유전체 캐패시터(132)에는, -Vcc의 전위차가 인가된다. 이것에 의해, 도 42에 나타낸 B점으로 이동한다. 그 후, 비트선 BL을 0V로 복귀하면, 도 42에 도시한 데이터 「1」로 천이된다.

1 트랜지스터 방식의 강유전체 메모리의 판독 동작 시에는, 워드선 WL을 분극 반전되지 않을 정도의 전위차 Vr로 상승시킴으로써 행한다. 이것에 의해, 셀 트랜지스터(MOS 트랜지스터)(133)의 게이트 전위차가 기입 상태에 따라 변화된다. 그리고, 셀 트랜지스터(133)의 게이트 전위차의 변화에 따라 셀 트랜지스터(133)를 흐르는 전류가 상이하기 때문에, 그 전류차를 비트선 BL을 통해 판독한다. 즉, 1 트랜지스터 방식의 강유전체 메모리에서는, 강유전체 캐패시터와 비트선 용량의 용량 결합에 의한 전위차가 아니라, 셀 트랜지스터의 전류를 판독하면 되기 때문에, 판독 시의 분극 반전은 필요 없다. 이 때문에, 비파괴 판독이 가능하다. 단, 이 1 트랜지스터 방식의 강유전체 메모리에서는, 상기한 단순 매트릭스 방식의 강유전체 메모리와 마찬가지로, 비선택 메모리 셀의 디스터브의 문제가 있다.

상기한 바와 같이, 종래의 DRAM 및 플래시 메모리의 미세화는 곤란해지고 있기 때문에, 보다 고집적화가 가능한 메모리 셀 방식이 요구되고 있다. 한편, 강유전체 메모리의 1 트랜지스터 방식 및 단순 매트릭스 방식은 고집적화가 가능한 반면, 상기한 바와 같은 비선택 메모리 셀의 데이터가 소실되는 디스터브 현상의 문제가 있었다. 이 때문에, 종래의 1 트랜지스터 방식 및 단순 매트릭스 방식의 강유전체 메모리의 실용화는 곤란하다는 문제점이 있었다.

본 발명은, 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명 중 하나의 목적은, 비선택 메모리 셀의 데이터가 소실되는 디스터브 현상을 억제하는 것이 가능한 메모리를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명 중 하나의 국면에 따른 메모리는, 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선 사이에 접속되며, 제1 데이터 또는 제2 데이터를 보유하는 메모리 셀을 포함하는 메모리 셀 어레이를 구비하고 있다. 그리고, 선택된 워드선에 접속되는 모든 메모리 셀에 대하여 일괄하여 행해지는 판독 동작 외에, 적어도 비선택된 메모리 셀에, 판독 동작에서 비선택된 메모리 셀에 인가되는 제1 전압과는 반대 극성의 제2 전압을 인가한다.

이 하나의 국면에 따른 메모리에서는, 상기한 바와 같이, 선택된 워드선에 접속되는 모든 메모리 셀에 대하여 일괄하여 행해지는 판독 동작 외에, 적어도 비선택된 메모리 셀에, 판독 동작에서 비선택된 메모리 셀에 인가되는 제1 전압과는 반대 극성의 제2 전압을 인가함으로써, 판독 동작에서 비선택된 메모리 셀에 제1 전압이 인가됨으로써 비선택된 메모리 셀의 분극 상태가 열화되었다고 하여도, 제2 전압의 인가에 의해 비선택된 메모리 셀의 분극 상태를 개선할 수 있다. 그 결과, 비선택된 메모리 셀에 보유된 제1 데이터 또는 제2 데이터가 소실되는 디스터브 현상을 억제할 수 있다.

상기 하나의 국면에 따른 메모리에서, 바람직하게는, 판독 동작 및 판독 데이터를 다시 기입하는 재기입 동작을 통해, 적어도 비선택된 메모리 셀에, 제1 전압 및 제1 전압과는 반대 극성의 제2 전압을 동일한 횟수씩 인가한다. 이와 같이 구성하면, 판독 동작 및 재기입 동작을 통해, 비선택된 메모리 셀의 분극 상태의 열화 및 개선이 각각 동일한 횟수씩 발생되기 때문에, 비선택된 메모리 셀의 분극 상태가 열화되는 것을 억제할 수 있다. 이것에 의해, 판독 동작 및 재기입 동작을 반복하였다고 하여도, 비선택된 메모리 셀의 분극 상태의 열화가 축적되지 않기 때문에, 비선택된 메모리 셀의 디스터브 현상을 확실하게 방지할 수 있다. 또한, 메모리 셀의 분극 상태에 변동이 있는 경우에도, 비선택된 메모리 셀의 분극 상태의 열화가 축적되지 않기 때문에, 분극량이 적은 일부의 비선택된 메모리 셀이 보다 열화되는 것을 억제할 수 있다. 이것에 의해, 분극량이 적은 비선택된 메모리 셀의 데이터만이 소실된다는 문제점도 발생하지 않는다.

이 경우, 재기입 동작은 복수의 동작으로 이루어지는 것이 바람직하다.

상기 재기입 동작이 복수의 동작으로 이루어지는 구성에서, 바람직하게는, 재기입 동작은 2개의 제1 기간 및 제2 기간을 포함하며, 재기입 동작의 제1 기간에서 비선택된 메모리 셀에 인가되는 전압과는 반대 극성의 전압이 재기입 동작의 제2 기간에서 비선택된 메모리 셀에 인가된다. 이와 같이 구성하면, 재기입 동작에서, 재기입 동작의 제1 기간에 비선택된 메모리 셀의 분극 상태가 열화되었다고 하여도, 재기입 동작의 제2 기간에 비선택된 메모리 셀의 분극 상태를 개선시킬 수 있다.

상기 하나의 국면에 따른 메모리에서, 바람직하게는, 비선택된 워드선, 선택된 메모리 셀에 접속되는 모든 비트선, 및 선택 및 비선택된 모든 워드선 중 어느 하나를 구동함으로써, 비선택된 메모리 셀에, 판독 동작에서 비선택된 메모리 셀에 인가되는 제1 전압과는 반대 극성의 제2 전압을 인가한다. 이와 같이 구성하면, 용이하게, 비선택된 메모리 셀에, 판독 동작에서 비선택된 메모리 셀에 인가되는 제1 전압과는 반대 극성의 제2 전압을 인가할 수 있다.

이 경우, 비선택된 워드선을 구동함으로써, 비선택된 메모리 셀에, 판독 동작에서 비선택된 메모리 셀에 인가되는 제1 전압과는 반대 극성의 제2 전압을 인가하도록 하여도 된다.

상기 비선택된 워드선, 선택된 메모리 셀에 접속되는 모든 비트선, 및 선택 및 비선택된 모든 워드선 중 어느 하나를 구동함으로써, 비선택된 메모리 셀에, 판독 동작에서 비선택된 메모리 셀에 인가되는 제1 전압과는 반대 극성의 제2 전압을 인가하는 구성에서, 선택된 메모리 셀에 접속되는 모든 비트선을 구동함으로써, 비선택된 메모리 셀에, 판독 동작에서 비선택된 메모리 셀에 인가되는 제1 전압과는 반대 극성의 제2 전압을 인가하도록 하여도 된다.

상기 하나의 국면에 따른 메모리에서, 바람직하게는, 제2 전압은, 비선택된 메모리 셀에 제1 전압이 인가됨으로써 분극량이 감소되는 경우에, 감소된 분극량을 실질적으로 회복시키는 것이 가능한 값으로 설정되어 있다. 이와 같이 구성하면, 용이하게, 제1 전압이 인가됨으로써 비선택된 메모리 셀의 분극 상태가 열화되었다고 하여도, 제2 전압의 인가에 의해 비선택된 메모리 셀의 분극 상태를 개선할 수 있다.

이 경우, 바람직하게는, 제2 전압은, 판독 동작에서 제1 데이터가 판독된 비트선에 발생하는 전압보다도 작고, 또한 판독 동작에서 제2 데이터가 판독된 비트선에 발생하는 전압보다도 크다. 이와 같이 구성하면, 비선택된 메모리 셀의 분극량의 감소와 회복(증가) 간의 밸런스를 향상시킬 수 있다.

상기 하나의 국면에 따른 메모리에서, 바람직하게는, 제2 전압은, 판독 동작에서 제1 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 인가하는 제3 전압과, 판독 동작에서 제2 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 인가하는 제4 전압을 포함한다. 이와 같이 구성하면, 제3 전압을 판독 동작에서 제1 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 인가된 전압과 실질적으로 동일한 값으로 할 수 있음과 함께, 제4 전압을, 판독 동작에서 제2 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 인가된 전압과 실질적으로 동일한 값으로 할 수 있다. 이것에 의해, 판독 동작에서 제1 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀의 감소한 분극량과, 제3 전압을 인가함으로써 회복하는 분극량을 실질적으로 동일한 양으로 할 수 있음과 함께, 판독 동작에서 제2 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀의 감소한 분극량과, 제4 전압을 인가함으로써 회복하는 분극량을 실질적으로 동일한 양으로 할 수 있다. 그 결과, 판독 동작에서 제1 데이터 및 제2 데이터가 판독된 비트선에 접속되는 각각의 비선택된 메모리 셀의 분극량의 감소와 회복 간의 밸런스를 보다 향상시킬 수 있다.

이 경우, 바람직하게는, 판독 동작에서 제1 데이터가 판독된 비트선을 구동함으로써, 판독 동작에서 제1 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 제3 전압을 인가함과 함께, 판독 동작에서 제2 데이터가 판독된 비트선을 구동함으로써, 판독 동작에서 제2 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 제4 전압을 인가한다. 이와 같이 구성하면, 용이하게, 판독 동작에서 제1 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 제3 전압을 인가할 수 있음과 함께, 판독 동작에서 제2 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 제4 전압을 인가할 수 있다.

상기 제2 전압이 제3 전압과 제4 전압을 포함하는 구성에서, 바람직하게는, 제3 전압은, 판독 동작에서 제1 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 판독 시에 인가되는 전압과 실질적으로 동일한 값이며, 제4 전압은, 판독 동작에서 제2 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 판독 시에 인가되는 전압과 실질적으로 동일한 값이다. 이와 같이 구성하면, 용이하게, 판독 동작에서 제1 데이터 및 제2 데이터가 판독된 비트선에 접속되는 각각의 비선택된 메모리 셀의 분극량의 감소와 회복 간의 밸런스를 보다 향상시킬 수 있다.

이 경우, 바람직하게는, 제1 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 제3 전압이 인가됨으로써 회복되는 분극량은, 제1 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 제1 전압이 인가됨으로써 감소하는 분극량과 실질적으로 동일한 양이며, 제2 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 제4 전압이 인가됨으로써 회복되는 분극량은, 제2 데이터가 판독된 비트선에 접속되는 비선택된 메모리 셀에 제1 전압이 인가됨으로써 감소하는 분극량과 실질적으로 동일한 양이다. 이와 같이 구성하면, 보다 용이하게, 판독 동작에서 제1 데이터 및 제2 데이터가 판독된 비트선에 접속되는 각각의 비선택된 메모리 셀의 분극량의 감소와 회복 간의 밸런스를 보다 향상시킬 수 있다.

상기 하나의 국면에 따른 메모리에서, 판독 동작 전에, 비선택된 메모리 셀에 제2 전압을 인가하도록 하여도 된다. 이와 같이 구성하면, 용이하게, 판독 동작 및 판독 데이터를 다시 기입하는 재기입 동작을 통해, 비선택된 메모리 셀에 서로 반대 극성의 전압을 동일한 횟수씩 인가할 수 있다.

이 경우, 바람직하게는, 판독 동작은, 비선택된 메모리 셀에 제2 전압을 인가한 직후에, 모든 비트선을 부유 상태로 함과 함께, 선택된 워드선에 제1 데이터 및 제2 데이터를 판독하기 위한 전압을 인가한다. 이와 같이 구성하면, 제1 데이터 및 제2 데이터를 판독하기 위한 전압에 제2 전압이 가산되기 때문에, 제1 데이터 및 제2 데이터를 판독하기 위한 전압 이상의 전압을 선택된 메모리 셀에 인가할 수 있다. 이것에 의해, 제1 데이터의 판독 전위와 제2 데이터의 판독 전위 간의 전위차를 크게 취할 수 있기 때문에, 메모리의 판독 정밀도를 향상시킬 수 있다.

상기 판독 동작 전에 비선택된 메모리 셀에 제2 전압을 인가하는 구성에서, 바람직하게는, 판독 동작에서는, 초기 상태로부터 모든 비트선을 부유 상태로 함과 함께, 선택된 워드선에 판독을 위한 제5 전압을 인가함으로써 비선택된 메모리 셀에 제2 전압을 인가한 후, 모든 비트선을 부유 상태로 함과 함께, 선택된 워드선에 판독을 위한 제6 전압을 인가하고, 제6 전압을 인가한 후에 비트선에 발생하는 전압과, 초기 상태의 비트선의 전압에 기초하여, 데이터의 판독을 행한다. 이와 같이 구성하면, 제6 전압을 인가한 후에 비트선에 발생하는 전압과, 초기 상태의 비트선의 전압에 기초하여 데이터의 자기 판별을 행할 수 있기 때문에, 참조 전압이 불필요해진다. 또한, 선택된 워드선에 판독을 위한 제5 전압을 인가함으로써 비선택된 메모리 셀에 제2 전압이 인가되기 때문에, 판독 동작에서 비선택된 메모리 셀에 제1 전압이 인가됨으로써 비선택된 메모리 셀의 분극 상태가 열화되었다고 하여도, 제5 전압의 인가에 의해 비선택된 메모리 셀의 분극 상태를 개선할 수 있다. 그 결과, 참조 전압을 별도 생성할 필요가 없으며, 또한 디스터브 현상을 억제하는 것이 가능한 메모리를 얻을 수 있다. 또한, 셀 특성에 변동이 있었다고 하여도, 데이터의 자기 판별을 행할 수 있기 때문에, 참조 전압과 비교함으로써 데이터의 판별을 행하는 경우에 비해, 셀 특성의 변동의 영향을 억제할 수 있다.

이 경우, 바람직하게는, 비트선에 접속되며, 소정의 논리 임계값 전압을 가짐과 함께, 데이터의 판독을 행하는 쵸퍼 비교기를 더 구비하며, 쵸퍼 비교기는, 논리 임계값 전압과, 비트선에 발생하는 판독 전압에 기초하여, 데이터의 판별을 행한다. 이와 같이 구성하면, 논리 임계값 전압과, 비트선에 발생하는 판독 전압을 비교함으로써, 용이하게, 데이터의 자기 판별을 행할 수 있다.

상기 하나의 국면에 따른 메모리에서, 판독 동작 후에, 비선택된 메모리 셀에 제2 전압을 인가하도록 하여도 된다. 이와 같이 구성하면, 용이하게, 판독 동작 및 판독 데이터를 다시 기입하는 재기입 동작을 통해, 비선택된 메모리 셀에 서로 반대 극성의 전압을 동일한 횟수씩 인가할 수 있다.

상기 하나의 국면에 따른 메모리에서, 비선택된 메모리 셀에 제2 전압을 인가하는 기간은, 비선택된 메모리 셀에 제1 전압이 인가되는 기간과 실질적으로 동일한 기간으로 하는 것이 바람직하다.

상기 하나의 국면에 따른 메모리에서, 바람직하게는, 메모리 셀은, 강유전체 캐패시터를 포함한다. 이와 같이 구성하면, 강유전체 캐패시터를 포함하는 메모리에서, 용이하게, 비선택된 메모리 셀에 보유된 제1 데이터 또는 제2 데이터가 소실되는 디스터브 현상을 억제할 수 있다.

〈실시예〉

이하, 본 발명의 실시예를 도면에 기초하여 설명한다.

(제1 실시예)

본 발명의 제1 실시예는, 단순 매트릭스형 강유전체 메모리의 임의의 워드선에 접속되는 모든 메모리 셀에 대하여 일괄하여 행해지는 판독-재기입 동작에 관한 것이다.

도 1을 참조하여, 제1 실시예의 단순 매트릭스 방식의 강유전체 메모리의 전체 구성에 대하여 설명한다.

제1 실시예에 따른 강유전체 메모리는, 도 1에 도시한 바와 같이, 메모리 셀 어레이(1)와, 로우 디코더(2)와, 컬럼 디코더(3)와, 로우 어드레스 버퍼(4)와, 컬럼 어드레스 버퍼(5)와, 라이트 앰프(6)와, 입력 버퍼(7)와, 전압 센스 앰프로 이루어지는 리드 앰프(8)와, 출력 버퍼(9)와, 1/3Vcc·2/3Vcc 생성 회로(10)를 구비하고 있다.

메모리 셀 어레이(1)는, 강유전체 캐패시터(도시 생략)만으로 이루어지는 단순 매트릭스 방식의 메모리 셀을 복수개 포함하고 있다. 즉, 제1 실시예의 단순 매트릭스 방식의 메모리 셀은, 도 41에 도시한 종래의 단순 매트릭스 방식의 메모리 셀과 마찬가지로, 서로 교차되는 방향으로 연장되도록 형성된 워드선 WL 및 비트선 BL과, 워드선 WL 및 비트선 BL 사이에 배치된 강유전체막(도시 생략)으로 이루어지는 강유전체 캐패시터로 구성되어 있다. 또한, 도 1에 도시한 바와 같이, 메모리 셀 어레이(1)의 워드선 WL에는, 로우 디코더(2)가 접속되어 있음과 함께, 비트선 BL에는 컬럼 디코더(3)가 접속되어 있다. 로우 디코더(2) 및 컬럼 디코더(3)에는 1/3Vcc·2/3Vcc 생성 회로(10)가 접속되어 있다. 이것에 의해, 워드선 WL 및 비트선 BL에, 1/3Vcc 및 2/3Vcc를 인가하는 것이 가능하게 된다. 또한, 로우 디코더(2) 및 컬럼 디코더(3)는, 워드선 WL 및 비트선 BL에, Vcc(전원 전압 또는 전원 전압에 기초하여 생성된 전압) 및 0V를 인가하는 것이 가능하도록 구성되어 있다.

도 2에 도시한 바와 같이, 1/3Vcc·2/3Vcc 생성 회로(10)는, 2개의 1/2Vcc 생성 회로(11a 및 11b)를 조합함으로써 구성되어 있다. 이 1/2Vcc 생성 회로(11a(11b))는 2개의 전압 입력 단자(12a(12b) 및 13a(13b))와, 1개의 전압 출력 단자(14a(14b))를 갖고 있다. 또한, 한쪽 1/2Vcc 생성 회로(11a)의 전압 입력 단자(12a)에는 Vcc가 인가되어 있음과 함께, 전압 입력 단자(13a)는 다른쪽 1/2Vcc 생성 회로(11b)의 전압 출력 단자(14b)와 접속되어 있다. 또한, 한쪽 1/2Vcc 생성 회로(11a)의 전압 출력 단자(14a)는, 다른쪽 1/2Vcc 생성 회로(11b)의 전압 입력 단자(12b)와 접속되어 있다. 또한, 다른쪽 1/2Vcc 생성 회로(11b)의 전압 입력 단자(13b)에는, 0V가 인가되어 있다.

이와 같이 구성함으로써, 1/3Vcc·2/3Vcc 생성 회로(10)의 한쪽 전압 출력 단자(15a)(한쪽 1/2Vcc 생성 회로(11a)의 전압 출력 단자(14a))로부터는, Vcc와 1/3Vcc의 중간 전압인 2/3Vcc가 얻어진다. 또한, 다른쪽 전압 출력 단자(15b)(다른쪽 1/2Vcc 생성 회로(11b)의 전압 출력 단자(14b))로부터는, 2/3Vcc와 0V의 중간 전압인 1/3Vcc가 얻어진다.

다음으로, 도 3∼도 23을 참조하여, 제1 실시예에 따른 강유전체 메모리의 판독-재기입 동작에 대하여 설명한다. 덧붙여서, 제1 실시예에서는, 도 3에 도시한 바와 같이, 선택된 워드선을 워드선 WL3(이하, 선택 워드선 WL3이라 함)으로 함과 함께, 비선택된 워드선을 워드선 WL0∼WL2 및 WL4∼WL7(이하, 비선택 워드선 WL0∼WL2 및 WL4∼WL7이라 함)로 한다. 또한, 선택 워드선 WL3에 접속되는 메모리 셀 중, 비트선 BL3 및 비트선 BL5에 접속되는 메모리 셀에는 데이터 「1」이 기억되어 있으며, 그것 이외의 비트선 BL0∼BL2, BL4, BL6, BL7에 접속되는 메모리 셀에는 데이터 「0」이 기억되어 있는 것으로 한다. 또한, 도 4에 도시한 바와 같이, 선택 워드 WL3에 접속되는 메모리 셀 중, 데이터 「0」을 기억하고 있는 메모리 셀군을 제1 셀 영역, 선택 워드선 WL3에 접속되는 메모리 셀 중, 데이터 「1」을 기억하고 있는 메모리 셀군을 제2 셀 영역으로 한다. 또한, 비선택 워드 WL0∼WL2 및 WL4∼WL7에 접속되는 메모리 셀 중, 비트선 BL3 및 비트선 BL5에 접속된 메모리 셀군을 제3 셀 영역, 비선택 워드 WL0∼WL2 및 WL4∼WL7에 접속되는 메모리 셀 중, 비트선 BL0∼BL2, BL4, BL6 및 BL7에 접속되는 메모리 셀군을 제4 셀 영역으로 한다. 즉, 제1 셀 영역 및 제2 셀 영역의 메모리 셀이 선택 메모리 셀이고, 제3 셀 영역 및 제4 셀 영역의 메모리 셀이 비선택 메모리 셀이다. 또한, 데이터 「1」 및 데이터 「0」은, 각각 본 발명의 「제1 데이터」 및 「제2 데이터」의 일례이다. 또한, 후술하는 판독-재기입 동작의 설명에서, 메모리 셀의 분극 상태의 열화란, 메모리 셀의 분극량이 감소되는 것이며, 메모리 셀의 분극 상태의 개선이란, 메모리 셀의 분극량이 회복(증가)되는 것이다.

제1 실시예에 따른 강유전체 메모리의 판독-재기입 동작은, 도 5에 도시한 바와 같이, T1, Tad, T2 및 T3 기간에 행해진다. 또한, T2 및 T3 기간은, 각각의 기간에서 서로 반대 극성의 전압을 메모리 셀에 인가한 경우에, 메모리 셀에서 발생하는 분극량의 변화가 동일하게 되도록 결정한다. 통상적으로, T2 및 T3 기간은 동일한 T초이다. 또한, T1, Tad, T2 및 T3 기간에 행하는 각 동작은, 연속하여 행하여도 되며, 각각 독립하여 행해도 된다.

이하에, T1, Tad, T2 및 T3 기간에서의 각 동작에 대하여 설명한다. 먼저, T1 이전의 기간은 스탠바이 상태로 되어 있으며, 모든 비트선 BL0∼BL7과 모든 워드선 WL0∼WL7은 0V로 되어 있다. 그리고, 외부 신호 또는 내부에 의해 발생한 신호 등에 의해 동작이 활성화되면, T1 기간으로 이행한다.

(T1 기간 : 판독 동작)

T1 기간에서는, 모든 비트선 BL0∼BL7의 전위를 0V(스탠바이 상태)로부터 t1 기간 부유 상태로 함과 함께, 동일한 타이밍이나, 또는 수 ㎱∼수십 ㎱ 늦춰서 선택 워드선 WL3의 전위를 Vcc로 한다. 또한, 비선택 워드선 WL0∼WL2 및 WL4∼WL7을 0V로 유지한다. 이 때, 비트선 BL0∼BL2, BL4, BL6 및 BL7의 전위가 판독 전위 Vr0으로 됨과 함께, 비트선 BL3 및 BL5의 전위가 판독 전위 Vr1로 된다. 이 상태에서 모든 비트선 BL0∼BL7의 전압을 검지함으로써, 데이터 「0」 또는 데이터 「1」의 판정을 행한다. 이 데이터 「0」 또는「1」의 판별은, 비트선 BL0∼BL7의 전압과 별도 생성된 참조 전압을, 전압 센스 앰프로 이루어지는 리드 앰프(8)(도 1 참조)에 의해 비교함으로써 행한다.

여기서, t1 기간에서, 제1∼제4 셀 영역(도 4 참조)의 메모리 셀에는, 도 6의 윗 부분에 도시한 바와 같은 전위차가 발생된다. 즉, 제1 셀 영역의 메모리 셀(선택 메모리 셀)에는, Vcc-Vr0의 전압이 인가된다. 또한, 제2 셀 영역의 메모리 셀(선택 메모리 셀)에는, Vcc-Vr1의 전압이 인가된다. 또한, 제3 셀 영역의 메모리 셀(비선택 메모리 셀)에는, -Vr1의 전압이 인가된다. 또한, 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에는, -Vr0의 전압이 인가된다. 덧붙여서, 비선택 메모리 셀에 인가되는 -Vr1의 전압 및 -Vr0의 전압은, 본 발명의 「제1 전압」의 일례이다. 그리고, t1 기간의 경과 후, 모든 비트선 BL0∼BL7의 전위를 0V로 한다. 이 기간이 t1 이외의 T1 기간에 상당하며, 제1∼제4 셀 영역의 메모리 셀에는, 도 6의 아래 부분에 나타낸 바와 같은 전위차가 발생된다. 즉, 제1 및 제2 셀 영역의 메모리 셀에는 Vcc의 전압이 인가되며, 제3 및 제4 셀 영역의 메모리 셀에는 전위차가 발생되지 않는다. T1 기간의 경과 후, 선택 워드선 WL3의 전위를 0V(스탠바이 상태)로 함으로써, 판독 동작을 완료한다.

덧붙여서, T1 기간에서, 제1 및 제2 셀 영역의 메모리 셀(선택 메모리 셀)의 분극 변화는, 각각, 도 7 및 도 8에 도시된 바와 같이 된다. 즉, 도 7에 도시한 바와 같이, 데이터 「0」이 기억되어 있던 제1 셀 영역의 메모리 셀은, 분극 반전되지 않기 때문에, 데이터 「0」이 파괴되지 않는다. 한편, 도 8에 도시한 바와 같이, 데이터 「1」이 기억되어 있던 제2 셀 영역의 메모리 셀은 분극 반전됨으로써, 데이터 「1」이 파괴되고 데이터 「0」이 기입된다.

또한, T1 기간에서, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)의 분극 변화는, 각각 도 9 및 도 10에 도시한 바와 같이, 기억하고 있는 데이터의 내용에 따라, 분극 상태의 개선 또는 열화가 발생된다. 즉, 도 9에 도시한 바와 같이, 제3 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, 분극 상태의 열화가 발생됨과 함께, 데이터 「1」을 보유하고 있었던 경우에는, 분극 상태의 개선이 발생된다. 또한, 도 10에 도시한 바와 같이, 제4 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, 분극 상태의 열화가 발생됨과 함께, 데이터 「1」을 보유하고 있었던 경우에는, 분극 상태의 개선이 발생된다.

(Tad 기간)

다음으로, 제1 실시예에서는, 도 5에 도시한 바와 같이, T1 기간에서 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에 인가된 전압과는 반대 극성의 전압을 제3 및 제4 셀 영역의 메모리 셀에 인가한다. 구체적으로 설명하면, 비선택 워드선 WL0∼WL2 및 WL4∼WL7의 전위를 Vp로 한다. 여기서, 제1 실시예에서는, Vp를 Vr0<Vp<Vr1의 관계식을 만족하도록 설정한다. 또한, 선택 워드선 WL3 및 모든 비트선 BL0∼BL7을 0V로 유지한다.

여기서, Tad 기간에서, 제1∼제4 셀 영역의 메모리 셀에는, 도 11에 도시한 바와 같은 전위차가 발생된다. 즉, 제1 및 제2 영역의 메모리 셀(선택 메모리 셀)에는 전위차가 발생되지 않는다. 또한, 제3 및 제4 영역의 메모리 셀(비선택 메모리 셀)에는, -Vr1 및 -Vr0과는 반대 극성의 전압인 Vp가 인가된다. 덧붙여서, 제3 및 제4 셀 영역의 메모리 셀에 Vp의 전압을 인가하는 기간은, T1 기간에서 제3 및 제4 셀 영역의 메모리 셀에 -Vr1 및 -Vr0의 전압이 인가된 t1 기간과 동일한 기간으로 하는 것이 바람직하다. 또한, Vp의 전압은, 본 발명의 「제2 전압」의 일례이다. 그리고, Tad 기간의 경과 후, 비선택 워드선 WL0∼WL2 및 WL4∼WL7의 전위를 0V(스탠바이 상태)로 한다.

또한, Tad 기간에서, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)의 분극 변화는, 각각 도 12 및 도 13에 도시한 바와 같이, 기억하고 있는 데이터의 내용에 따라, 분극 상태의 개선 또는 열화가 발생된다. 즉, 도 12에 도시한 바와 같이, 제3 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, 분극 상태의 개선이 발생됨과 함께, 데이터 「1」을 보유하고 있었던 경우에는, 분극 상태의 열화가 발생된다. 또한, 도 13에 도시한 바와 같이, 제4 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, 분극 상태의 개선이 발생됨과 함께, 데이터 「1」을 보유하고 있었던 경우에는, 분극 상태의 열화가 발생된다.

여기서, 제1 실시예에서는, 상기한 바와 같이, Vp를 Vr0<Vp<Vr1의 관계식을 만족하도록 설정하고 있기 때문에, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)의 분극량의 감소(분극 상태의 열화)와 분극량의 회복(분극 상태의 개선) 간의 밸런스를 향상시킬 수 있다. 이 이유를, 도 10, 도 12 및 도 13을 참조하여 설명한다. 데이터 「0」을 보유하고 있었던 제4 영역의 메모리 셀은, T1 기간(도 10 참조)에서, 분극량이 감소된다. 이 경우, Vp<Vr0, Vr0<Vp<Vr1 및 Vr1<Vp의 3개의 관계식 중, Vp<Vr0이면, Vp가 가장 작기 때문에, Tad 기간(도 13 참조)에서의 분극량의 회복이 가장 열화(작음)되게 된다. 이 경우에는, T1 기간에서의 분극량의 감소와 Tad 기간에서의 분극량의 회복이 언밸런스가 된다. 또한, 데이터 「1」을 보유하고 있었던 제3 영역의 메모리 셀은, T1 기간(도 10 참조)에서, 분극량이 회복된다. 이 경우, Tad 기간(도 12참조)에서, Vr1<Vp이면, Vp가 가장 크기 때문에, Tad 기간에서의 분극량의 감소가 가장 크게 되게 된다. 이 경우에도, T1 기간에서의 분극량의 증가와 Tad 기간에서의 분극량의 감소가 언밸런스가 된다. 이것에 대하여, Vp를 Vr0<Vp<Vr1의 관계식을 만족하도록 설정하고 있는 제1 실시예에서는, Tad 기간에서의 분극량의 회복을 Vp<Vr0인 경우에 비해 크게 할 수 있음과 함께, Tad 기간에서의 분극량의 감소를 Vr1<Vp인 경우에 비해 작게 할 수 있다. 이것에 의해, 제1 실시예에서는 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)의 분극량의 감소와 회복 간의 언밸런스 정도가 작아지기 때문에, 분극량의 감소와 회복 간의 밸런스를 향상시킬 수 있다.

(T2 및 T3 기간 : 재기입 동작)

다음으로, 도 5에 도시한 바와 같이, T2 기간에서, 선택 워드선 WL3의 전위를 Vcc로 함과 함께, 비선택 워드선 WL0∼WL2 및 WL4∼WL7의 전위를 1/3Vcc로 한다. 또한, 이 T2 기간에서는, 판독 동작에서 데이터 「1」이 판독된 메모리 셀에 접속되는 비트선 BL3 및 BL5의 전위를 0V로 유지함과 함께, 판독 동작에서 데이터 「0」이 판독된 메모리 셀에 접속되는 비트선 BL0∼BL2, BL4, BL6 및 BL7의 전위를 2/3Vcc로 한다. 이 T2 기간은, 후의 T3 기간(제2 셀 영역의 메모리 셀에 데이터 「1」을 재기입하는 기간)에서, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에 인가되는 전압과는 반대 극성의 전압을 인가하기 위해 제공되어 있다. 즉, T2 기간에서 제3 및 제4 셀 영역의 메모리 셀의 분극 상태가 열화(개선)되는 경우에는, T3 기간에서 제3 및 제4 셀 영역의 메모리 셀의 분극 상태가 개선(열화)된다.

여기서, T2 기간에서, 제1∼제4 셀 영역의 메모리 셀에는, 도 14에 도시한 바와 같은 전위차가 발생된다. 즉, 제1 셀 영역의 메모리 셀(선택 메모리 셀) 및 제3 셀 영역의 메모리 셀(비선택 메모리 셀)에는 1/3Vcc, 제2 셀 영역의 메모리 셀(선택 메모리 셀)에는 Vcc, 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에는 -1/3Vcc의 전압이 인가된다. T2 기간의 경과 후, 모든 워드선 WL0∼WL7 및 비트선 BL0∼BL2, BL4, BL6 및 BL7의 전위를 0V(스탠바이 상태)로 한다.

덧붙여서, T2 기간에서, 제1 및 제2 셀 영역의 메모리 셀(선택 메모리 셀)의 분극 변화는, 각각 도 15 및 도 16에 도시된 바와 같이 된다. 즉, 도 15에 도시한 바와 같이, 데이터 「0」이 기억되어 있던 제1 셀 영역의 메모리 셀은, 1/3Vcc의 전압이 인가되기 때문에, 분극 상태가 개선된다. 또한, 도 16에 도시한 바와 같이, T1 기간에 데이터 「0」이 기입된 제2 셀 영역의 메모리 셀은, Vcc의 전압이 인가되기 때문에, 데이터 「0」이 재기입된다.

또한, T2 기간에서, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)의 분극 변화는, 각각 도 17 및 도 18에 도시한 바와 같이, 기억하고 있는 데이터의 내용에 따라, 분극 상태의 개선 또는 열화가 발생된다. 즉, 도 17에 도시한 바와 같이, 제3 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, 분극 상태의 개선이 발생됨과 함께, 데이터 「1」을 보유하고 있었던 경우에는, 분극 상태의 열화가 발생된다. 또한, 도 18에 도시한 바와 같이, 제4 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, 분극 상태의 열화가 발생됨과 함께, 데이터 「1」을 보유하고 있었던 경우에는, 분극 상태의 개선이 발생된다.

다음으로, 도 5에 도시한 바와 같이, T3 기간에서, 선택 워드선 WL3의 전위를 0V(스탠바이 상태)로 유지함과 함께, 비선택 워드선 WL0∼WL2 및 WL4∼WL7의 전위를 2/3Vcc로 한다. 또한, 이 T3 기간에서는, 판독 동작에서 데이터 「1」이 판독된 메모리 셀에 접속되는 비트선 BL3 및 BL5의 전위를 Vcc로 함과 함께, 판독 동작에서 데이터 「0」이 판독된 메모리 셀에 접속되는 비트선 BL0∼BL2, BL4, BL6 및 BL7의 전위를 1/3Vcc로 한다.

여기서, T3 기간에서, 제1∼제4 셀 영역의 메모리 셀에는, 도 19에 도시한 바와 같은 전위차가 발생된다. 즉, 제1 셀 영역의 메모리 셀(선택 메모리 셀) 및 제3 셀 영역의 메모리 셀(비선택 메모리 셀)에는 -1/3Vcc, 제2 셀 영역의 메모리 셀(선택 메모리 셀)에는 -Vcc, 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에는 1/3Vcc의 전압이 인가된다. T3 기간의 경과 후, 비선택 워드선 WL0∼WL2 및 WL4∼WL7, 및 모든 비트선 BL0∼BL7의 전위를 0V(스탠바이 상태)로 함으로써, 일련의 판독-재기입 동작을 종료한다.

덧붙여서, T3 기간에서, 제1 및 제2 셀 영역의 메모리 셀(선택 메모리 셀)의 분극 변화는, 각각 도 20 및 도 21에 도시된 바와 같이 된다. 즉, 도 20에 도시한 바와 같이, 데이터 「0」이 기억되어 있던 제1 셀 영역의 메모리 셀은, -1/3Vcc의 전압이 인가되기 때문에, 분극 상태가 열화된다. 또한, 도 21에 도시한 바와 같이, T2 기간에 데이터 「0」이 재기입된 제2 셀 영역의 메모리 셀은, -Vcc의 전압이 인가되기 때문에, 데이터 「1」이 기입된다. 이것에 의해, 판독 동작에 의해 파괴된 데이터 「1」의 재기입이 완료된다.

또한, T3 기간에서, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)의 분극 변화는, 각각 도 22 및 도 23에 도시한 바와 같이, 기억하고 있는 데이터의 내용에 따라, 분극 상태의 개선 또는 열화가 발생된다. 즉, 도 22에 도시한 바와 같이, 제3 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, 분극 상태의 열화가 발생됨과 함께, 데이터 「1」을 보유하고 있었던 경우에는, 분극 상태의 개선이 발생된다. 또한, 도 23에 도시한 바와 같이, 제4 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, 분극 상태의 개선이 발생하고, 데이터 「1」을 보유하고 있었던 경우에는, 분극 상태의 열화가 발생된다. 이것에 의해, t1(T1), Tad, T2 및 T3 기간을 통해, 분극 상태의 개선 및 열화가 동일한 횟수씩 발생된다.

제1 실시예에서는, 상기한 바와 같이, 제1 및 제2 셀 영역의 메모리 셀(선택 메모리 셀)에 대하여 일괄하여 행해지는 판독 동작(T1 기간) 및 재기입 동작(T2 및 T3 기간) 외에, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에, 판독 동작에서 제3 및 제4 셀 영역의 메모리 셀에 인가되는 전압(-Vr1 및 -Vr0)과는 반대 극성의 전압인 Vp를 인가함으로써, 판독 동작에서 제3 및 제4 셀 영역의 메모리 셀에 각각 -Vr1 및 -Vr0의 전압이 인가됨으로써 제3 및 제4 셀 영역의 메모리 셀의 분극 상태가 열화되었다고 하여도, 제3 및 제4 셀 영역의 메모리 셀의 분극 상태를 개선할 수 있다. 또한, 판독 동작(T1 및 Tad 기간) 및 재기입 동작(T2 및 T3 기간)을 통해, 제3 및 제4 셀 영역의 메모리 셀에 서로 반대 극성의 전압을 동일한 횟수씩 인가함으로써, 판독 동작 및 재기입 동작을 통해, 제3 및 제4 셀 영역의 메모리 셀의 분극 상태의 열화 및 개선이 동일한 횟수씩 발생되기 때문에, 제3 및 제4 셀 영역의 메모리 셀의 분극 상태가 열화되는 것을 억제할 수 있다. 이것에 의해, 판독 동작 및 재기입 동작을 반복하였다고 하여도, 제3 및 제4 셀 영역의 메모리 셀의 분극 상태의 열화가 축적되지 않기 때문에, 제3 및 제4 셀 영역의 메모리 셀에 보유된 데이터 「1」 또는 데이터 「0」이 소실되는 디스터브 현상을 확실하게 방지할 수 있다. 또한, 메모리 셀의 분극 상태에 변동이 있는 경우에도, 제3 및 제4 셀 영역의 메모리 셀의 분극 상태의 열화가 축적되지 않기 때문에, 분극량이 적은 일부의 제3 및 제4 셀 영역의 메모리 셀이 보다 열화되는 것을 억제할 수 있다. 이것에 의해, 분극량이 적은 제3 및 제4 셀 영역의 메모리 셀의 데이터만이 소실된다는 문제점도 발생하지 않는다.

도 24를 참조하여, 이 제1 실시예의 변형예에서는 Tad 기간에서 비선택 워드선 WL0∼WL2 및 WL4∼WL7의 전위를 변화시킨 상기 제1 실시예와 달리, Tad 기간에서, 비선택 워드선 WL0∼WL2 및 WL4∼WL7의 전위를 0V로 유지함과 함께, 모든 비트선 BL0∼BL7의 전위를 -Vp로 함으로써, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에, -Vr1 및 -Vr0과는 반대 극성의 전압인 Vp를 인가한다. 이러한 구성으로 하는 경우에서도, Tad 기간에서의 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)의 분극 변화를, 도 12 및 도 13에 도시한 제1 실시예와 동일하게 할 수 있다.

(제2 실시예)

도 25∼도 27을 참조하여, 이 제2 실시예에서는, 상기 제1 실시예와 달리, Tad 기간에서 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에 인가하는 전압을, 제3 영역의 메모리 셀과 제4 셀 영역의 메모리 셀에서 상이하게 한 경우에 대하여 설명한다. 덧붙여서, 제2 실시예에 따른 강유전체 메모리의 T1, T2 및 T3 기간의 동작은, 상기 제1 실시예와 마찬가지이다.

(Tad 기간)

이 제2 실시예에서는, 도 25에 도시한 바와 같이, T1 기간의 경과 후, 모든 워드선 WL0∼WL7 및 모든 비트선 BL0∼BL7의 전위를 0V(스탠바이 상태)로 한 후, 판독 동작에서 데이터 「1」이 판독된 메모리 셀에 접속되는 비트선 BL3 및 BL5의 전위를 -Vp1로 한다. 또한, 판독 동작에서 데이터 「0」이 판독된 메모리 셀에 접속되는 비트선 BL0∼BL2, BL4, BL6 및 BL7의 전위를 -Vp0으로 한다. 또한, Vp1 및 Vp0은, Vp1> Vp0의 관계식을 만족하고 있다. 여기서, 제2 실시예에서는, Vp1을 Vp1≒Vr1의 관계식을 만족하도록, 또한 Vp0을 Vp0≒Vr0의 관계식을 만족하도록 설정한다. 이것에 의해, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에, 각각 T1 기간(판독 동작)시에 인가되는 전압인 -Vr1 및 -Vr0과는 반대 극성의 전압인 Vp1 및 Vp0을 인가한다. 덧붙여서, Vp1 및 Vp0의 전압은, 각각 본 발명의 「제3 전압」 및 「제4 전압」의 일례이다. 그리고, Tad 기간의 경과 후, 모든 비트선 BL0∼BL7의 전위를 0V(스탠바이 상태)로 한다. 또한, T1 기간(판독 동작) 및 T2 및 T3 기간(재기입의 동작)에 제1∼제4 셀 영역의 메모리 셀에 인가되는 전압은, 상기 제1 실시예와 마찬가지이다.

덧붙여서, t1(T1), Tad, T2 및 T3 기간에서, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)의 분극 변화는, 각각 도 26 및 도 27에 도시한 바와 같이, 기억하고 있는 데이터의 내용에 따라, 분극 상태의 개선 또는 열화가 발생된다. 즉, 도 26에 도시한 바와 같이, 제3 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, t1(T1) 및 Tad 기간에, 각각 분극 상태의 열화 및 개선이 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 개선 및 열화가 발생된다. 또한, 제3 셀 영역의 메모리 셀이 데이터 「1」을 보유하고 있었던 경우에는, t1(T1) 및 Tad 기간에, 각각 분극 상태의 개선 및 열화가 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 열화 및 개선이 발생된다.

또한, 도 27에 도시한 바와 같이, 제4 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, t1(T1) 및 Tad 기간에, 각각 분극 상태의 열화 및 개선이 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 열화 및 개선이 발생된다. 또한, 제4 셀 영역의 메모리 셀이 데이터 「1」을 보유하고 있었던 경우에는, t1(T1) 및 Tad 기간에, 각각 분극 상태의 개선 및 열화가 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 개선 및 열화가 발생된다. 이것에 의해, t1(T1), Tad, T2 및 T3 기간을 통해, 분극 상태의 개선 및 열화가 동일한 횟수씩 발생된다.

제2 실시예에서는, 상기한 바와 같이, Tad 기간에서 제3 셀 영역의 메모리 셀(비선택 메모리 셀)에 인가하는 전압인 Vp1을, 판독 동작에서 제3 셀 영역의 메모리 셀에 인가된 전압인 Vr1과 실질적으로 동일한 값으로 함과 함께, Tad 기간에서 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에 인가하는 전압인 Vp0을, 판독 동작에서 제4 셀 영역의 메모리 셀에 인가된 전압인 Vr0과 실질적으로 동일한 값으로 함으로써, 판독 동작에서 제3 셀 영역의 메모리 셀의 감소한 분극량과, Tad 기간에서 회복하는 분극량을 실질적으로 동일한 양으로 할 수 있음과 함께, 판독 동작에서 제4 셀 영역의 메모리 셀의 감소한 분극량과, Tad 기간에서 회복하는 분극량을 실질적으로 동일한 양으로 할 수 있다. 그 결과, 제3 및 제4 셀 영역 각각의 메모리 셀의 분극량의 감소와 회복 간의 밸런스를 보다 향상시킬 수 있다.

또한, 제2 실시예에서는, 제3 및 제4 영역의 메모리 셀(비선택 메모리 셀)에, 각각 판독 동작에서 제3 및 제4 영역의 메모리 셀에 인가되는 전압(-Vr1 및 -Vr0)과는 반대 극성의 전압인 Vp1 및 Vp0을 인가함으로써, 상기 제1 실시예와 마찬가지로, 판독 동작(T1 기간)에 기인하여, 제3 및 제4 영역의 메모리 셀에 보유된 데이터 「1」 또는 데이터 「0」이 소실되는 디스터브 현상을 억제할 수 있다. 또한, 판독 동작(T1 및 Tad 기간) 및 재기입 동작(T2 및 T3 기간)을 통해, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에, 서로 반대 극성의 전압을 동일한 횟수씩 인가함으로써, 상기 제1 실시예와 마찬가지로, 일련의 판독 동작 및 재기입 동작에서의 비선택 메모리 셀의 디스터브 현상을 확실하게 방지할 수 있다.

(제3 실시예)

도 28∼도 31을 참조하여, 이 제3 실시예에서는, 상기 제1 및 제2 실시예와 달리, Tad 기간을 T1 기간 직전에 제공하는 경우에 대하여 설명한다. 덧붙여서, 도 29 중 직선 W는, 비트선과 전압 센스 앰프 사이의 배선 부하 용량을 나타내는 Q-V 직선이다. 또한, 제3 실시예에 따른 강유전체 메모리의 T2 및 T3 기간의 동작은 상기 제1 실시예와 마찬가지이다.

(Tad 기간)

이 제3 실시예에서는, 도 28에 도시한 바와 같이, 먼저, 후의 T1 기간에서 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에 인가되는 전압과는 반대 극성의 전압을, 제3 및 제4 셀 영역의 메모리 셀에 인가한다. 구체적으로 설명하면, 모든 비트선 BL0∼BL7의 전위를 0V(스탠바이 상태)로부터 -Vp로 한다. 또한, 모든 워드선 WL0∼WL7을 0V로 유지한다. 이것에 의해, 제3 및 제4 셀 영역의 메모리 셀에, -Vr1 및 -Vr0과는 반대 극성의 전압인 Vp를 인가한다.

(T1 기간 : 판독 동작)

다음으로, 제3 실시예에서는, Tad 기간의 직후에, 데이터의 판독을 행한다. 즉, Tad 기간에서부터 스탠바이 상태를 통하지 않고, 모든 비트선 BL0∼BL7을 부유 상태로 함과 함께, 동일한 타이밍이나, 또는 수 ㎱∼수십 ㎱ 늦춰서 선택 워드선 WL3의 전위를 Vcc로 한다. 또한, 비선택 워드선 WL0∼WL2 및 WL4∼WL7을 0V로 유지한다. 이것에 의해, 제3 실시예에서는, 도 29에 도시한 바와 같이, 판독 동작에서, 제1 및 제2 셀 영역의 메모리 셀(선택 메모리 셀)에 Vcc의 전압이 인가된 제1 실시예와 달리, 제1 및 제2 셀 영역의 메모리 셀에 Vcc+Vp의 전압이 인가된다. 따라서, 제3 실시예에서는, 상기 제1 실시예에 비해, 판독 전위 Vr1과 판독 전위 Vr0 간의 전위차 Vr1-Vr0이 커진다. 또한, T2 및 T3 기간(재기입의 동작)에 제1∼제4 셀 영역의 메모리 셀에 인가되는 전압은, 상기 제1 실시예와 마찬가지이다.

덧붙여서, t1(T1), Tad, T2 및 T3 기간에서, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)의 분극 변화는, 각각 도 30 및 도 31에 도시한 바와 같이, 기억하고 있는 데이터의 내용에 따라, 분극 상태의 개선 또는 열화가 발생된다. 즉, 도 30에 도시한 바와 같이, 제3 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, Tad 및 t1(T1)의 기간에, 각각 분극 상태의 개선 및 열화가 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 개선 및 열화가 발생된다. 또한, 제3 셀 영역의 메모리 셀이 데이터 「1」을 보유하고 있었던 경우에는, Tad 및 t1(T1)의 기간에, 각각 분극 상태의 열화 및 개선이 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 열화 및 개선이 발생된다.

또한, 도 31에 도시한 바와 같이, 제4 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, Tad 및 t1(T1)의 기간에, 각각 분극 상태의 개선 및 열화가 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 열화 및 개선이 발생된다. 또한, 제4 셀 영역의 메모리 셀이 데이터 「1」을 보유하고 있었던 경우, Tad 및 t1(T1)의 기간에, 각각 분극 상태의 열화 및 개선이 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 개선 및 열화가 발생된다. 이것에 의해, Tad, t1(T1), T2 및 T3 기간을 통해, 분극 상태의 개선 및 열화가 동일한 횟수씩 발생된다.

제3 실시예에서는, 상기한 바와 같이, 판독 동작에서 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)에 인가되는 전압(-Vr1 및 -Vr0)과는 반대 극성의 전압인 Vp를 제3 및 제4 셀 영역의 메모리 셀에 인가한 직후에, 모든 비트선 BL0∼BL7을 부유 상태로 함과 함께, 선택된 워드선 WL3에 데이터 「1」 및 데이터 「0」을 판독하기 위한 전압인 Vcc를 인가함으로써, 데이터 「1」 및 데이터 「0」을 판독하기 위한 전압(Vcc) 이상의 전압(Vcc+Vp)을 제1 및 제2 셀 영역의 메모리 셀(선택 메모리 셀)에 인가할 수 있다. 이것에 의해, 데이터 「1」의 판독 전위 Vr1과 데이터 「0」의 판독 전위 Vr0 간의 전위차를 크게 취할 수 있기 때문에, 메모리의 판독 정밀도를 향상시킬 수 있다.

또한, 제3 실시예의 그 밖의 효과는 상기 제1 실시예와 마찬가지이다.

(제4 실시예)

도 32를 참조하여, 이 제4 실시예에서는, 상기 제1∼제3 실시예와 달리, 참조 전압을 이용하지 않고, 데이터 「0」 또는 데이터 「1」의 판별을 행하는 경우에 대하여 설명한다.

이 제4 실시예에서는, 도 32에 도시하는 쵸퍼 비교기 회로(20)가, 모든 비트선 BL0∼BL7에 접속되어 있다. 이 쵸퍼 비교기 회로(20)는, 메모리 셀에 기억된 데이터 「0」 또는 데이터 「1」을 판별하는 기능을 갖고 있다. 또한, 쵸퍼 비교기 회로(20)는, 인버터 회로(21)와, 용량(22)과, 저항 R1과, 3개의 스위치 SW1∼SW3을 포함하고 있다. 인버터 회로(21)는, 논리 임계값 전위 VT를 갖고 있다. 또한, 인버터 회로(21)의 입력 단자는, 용량(22) 및 스위치 SW2를 통해 비트선 BL에 접속되어 있음과 함께, 출력 단자로부터는 외부로 데이터가 출력된다. 또한, 인버터 회로(21)의 입력 단자 및 출력 단자에는, 각각 스위치 SW1의 한쪽 단자 및 다른쪽 단자가 접속되어 있다. 저항 R1의 한쪽 단자는 접지되어 있음과 함께, 다른쪽 단자는 스위치 SW3을 통해 인버터 회로(21)의 출력 단자에 접속되어 있다. 또한, 저항 R1의 저항값은 노드 ND1의 전위의 강하가, 0V보다도 크고, 또한, -Vr1a+Vr1보다도 작아지도록 설정되어 있다. 또한, -Vr1a+Vr1은, 후술하는 판독-재기입 동작에서 설명한다.

다음으로, 도 32∼도 37을 참조하여, 제4 실시예에 따른 강유전체 메모리의 판독-재기입 동작에 대하여 설명한다. 또한, 제4 실시예에서는, 스탠바이 상태에서의 모든 워드선 WL0∼WL7 및 모든 비트선 BL0∼BL7의 전위를, 인버터 회로(21)의 논리 임계값 전위인 VT로 한다.

(Tad 기간)

이 제4 실시예에서는, 도 33에 도시한 바와 같이, 먼저, 스위치 SW1 및 SW2를 온 상태로부터 오프 상태로 함과 함께, 동일한 타이밍이나, 또는 수 ㎱∼수십 ㎱ 늦추어, 모든 비트선 BL0∼BL7의 전위를 VT(스탠바이 상태)로부터 부유 상태로 하고, 또한 선택 워드선 WL3의 전위를 VT(스탠바이 상태)로부터 VT-Vcc로 한다. 또한, 비선택 워드선 WL0∼WL2 및 WL4∼WL7을 VT로 유지한다. 이 때, 비트선 BL3 및 BL5의 전위가 VT-Vr1a로 됨과 함께, 비트선 BL0∼BL2, BL4, BL6 및 BL7의 전위가 VT-Vr0a로 된다. 덧붙여서, VT-Vcc(선택 워드선 WL3의 전위)는, 본 발명의 「제5 전압」의 일례이다.

덧붙여서, Tad 기간에서, 제1 및 제2 셀 영역의 메모리 셀(선택 메모리 셀)의 분극 변화는, 각각 도 34 및 도 35에 도시된 바와 같이 된다. 즉, 도 34에 도시한 바와 같이, 데이터 「0」이 기억되어 있던 제1 셀 영역의 메모리 셀은, -Vcc+Vr0a의 전압이 인가되기 때문에, 분극 반전된다. 또한, 도 35에 도시한 바와 같이, 데이터 「1」이 기억되어 있던 제2 셀 영역의 메모리 셀은, -Vcc+Vr1a의 전압이 인가되기 때문에, 분극 반전되지 않는다.

(T1 기간 : 판독 동작)

다음으로, 도 33에 도시한 바와 같이, 모든 비트선 BL0∼BL7을 t1 기간 부유 상태로 유지한 상태에서, 선택 워드선 WL3의 전위를 VT+Vcc로 한다. 또한, 비선택 워드선 WL0∼WL2 및 WL4∼WL7을 VT로 유지한다. 이 때, 비트선 BL3 및 BL5의 전위가 판독 전위 VT-Vr1a+Vr1이 됨과 함께, 비트선 BL0∼BL2, BL4, BL6 및 BL7의 전위가 판독 전위 VT-Vr0a+Vr0으로 된다. 또한, VT+Vcc(선택 워드선 WL3의 전위)는 본 발명의 「제6 전압」의 일례이다. 각 비트선에 판독 전위가 발생된 후, 스위치 SW2를 온 상태로 한다.

덧붙여서, t1 기간에서, 제1 및 제2 셀 영역의 메모리 셀(선택 메모리 셀)의 분극 변화는, 각각 도 34 및 도 35에 도시된 바와 같이 된다. 즉, 도 34에 도시한 바와 같이, 데이터 「0」이 기억되어 있던 제1 셀 영역의 메모리 셀은, Vcc+Vr0a-Vr0의 전압이 인가되기 때문에, 다시 분극 반전된다. 여기서, 제4 실시예에서는, Vr0a≒Vr0이고, Vcc+Vr0a-Vr0=Vcc로 된다. 이 때문에, 데이터 「0」이 기억되어 있던 제1 셀 영역의 메모리 셀에는, 데이터 「0」이 재기입된다. 또한, 도 35에 도시한 바와 같이, 데이터 「1」이 기억되어 있던 제2 셀 영역의 메모리 셀은, t1 기간에서, Vcc+Vr1a-Vr1의 전압이 인가된다. 또한, 제4 실시예에서는 Vr1a<Vr1이고, 데이터 「1」이 기억되어 있던 제2 셀 영역의 메모리 셀은, 분극 반전됨으로써, 도 35(t1 기간)에 나타내는 분극 상태로 된다. 이 후, t1 이외의 T1 기간에서, 데이터 「1」이 기억되어 있던 제2 셀 영역의 메모리 셀은, Vcc의 전압이 인가되기 때문에, 데이터 「1」이 파괴되고 데이터 「0」이 기입된다.

t1 기간에서 각 비트선에 판독 전위가 발생된 후, 스위치 SW2가 오프 상태로 되면, 데이터 「1」이 기억되어 있던 제2 셀 영역의 메모리 셀에 대응하는 쵸퍼 비교기(20)(도 32 참조)의 노드 ND1은, VT로부터 판독 전위 VT-Vr1a+Vr1로 부트된다. 즉, Vr1a<Vr1이기 때문에, 노드 ND1의 전위는, 인버터 회로(21)(도 32 참조)의 논리 임계값 전위인 VT 이상으로 된다. 또한, 데이터 「0」이 기억되어 있던 제1 셀 영역의 메모리 셀에 대응하는 쵸퍼 비교기(20)의 노드 ND1은, 판독 전위 VT-Vr0a+Vr0으로 된다. 즉, Vr0a=Vr0이기 때문에, 노드 ND1의 전위는 인버터 회로(21)의 논리 임계값 전위인 VT 근방의 전위로 된다.

또한, 스위치 SW2를 온 상태로 하는 타이밍과 동일한 타이밍이나, 또는 수 ㎱∼수십 ㎱ 늦추어서, 스위치 SW3을 오프 상태로부터 온 상태로 한다. 이것에 의해, 노드 ND1과 한쪽 단자가 접지된 저항 R1이 전기적으로 접속되기 때문에, 노드 ND1의 전위가 강하된다. 여기서, 저항 R1의 저항값은, 상술한 바와 같이, 노드 ND1의 전위의 강하가 0V보다도 크고, 또한, -Vr1a+Vr1보다도 작아지도록 설정되어 있다. 이 때문에, 데이터 「1」이 기억되어 있던 제2 셀 영역의 메모리 셀에 대응하는 쵸퍼 비교기(20)의 노드 ND1의 전위는, 인버터 회로(21)의 논리 임계값 전위인 VT 이상인채로 유지된다. 한편, 데이터 「0」이 기억되어 있던 제1 셀 영역의 메모리 셀에 대응하는 쵸퍼 비교기(20)의 노드 ND1의 전위는, 인버터 회로(21)의 논리 임계값 전위인 VT보다도 작아진다. 이것에 의해, 데이터 「1」이 기억되어 있던 제2 셀 영역의 메모리 셀에 대응하는 쵸퍼 비교기(20)로부터는 인버터(21)의 기능에 의해, L 레벨의 전위가 출력된다. 또한, 데이터 「0」이 기억되어 있던 제1 셀 영역의 메모리 셀에 대응하는 쵸퍼 비교기(20)로부터는 인버터 회로(21)의 기능에 의해, H 레벨의 전위가 출력된다. 그리고, 이 제4 실시예에서는, 이 때의 쵸퍼 비교기(20)로부터의 출력에 의해, 데이터 「0」 또는 데이터 「1」의 판별을 행한다.

이 후, 모든 비트선 BL0∼BL7의 전위를 VT로 한다. 이 기간이 t1 이외의 T1 기간에 상당한다.

덧붙여서, T1 기간이 종료된 후의 제1 및 제2 셀 영역의 메모리 셀의 분극 상태는, 각각 도 7 및 도 8에 나타낸 제1 실시예와 마찬가지이다. 즉, 이 후, 상기 제1 실시예와 마찬가지의 재기입 동작(T2 및 T3 기간)을 행함으로써, 제2 셀 영역의 메모리 셀에는, 판독 동작에 의해 파괴된 데이터 「1」의 재기입이 행해진다. 또한, 스위치 SW1을 온 상태로 하는 타이밍 및 SW3을 오프 상태로 하는 타이밍은, 데이터의 판별이 행해진 후이면 언제이어도 무방하다.

또한, Tad, t1(T1), T2 및 T3 기간에서, 제3 및 제4 셀 영역의 메모리 셀(비선택 메모리 셀)의 분극 변화는, 각각 도 36 및 도 37에 도시한 바와 같이, 기억하고 있는 데이터의 내용에 따라, 분극 상태의 개선 또는 열화가 발생된다. 즉, 도 36에 도시한 바와 같이, 제3 셀 영역의 메모리 셀에는, Tad 및 t1(T1)의 기간에, 각각 Vr1a 및 Vr1a-Vr1의 전압이 인가됨과 함께, T2 및 T3 기간에, 각각 1/3Vcc 및 -1/3Vcc의 전압이 인가된다. 또한, Vr1a 및 Vr1a-Vr1의 전압은, 각각 본 발명의 「제2 전압」 및 「제1 전압」의 일례이다. 이 때문에, 제3 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, Tad 및 t1(T1)의 기간에, 각각 분극 상태의 개선 및 열화가 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 개선 및 열화가 발생된다. 또한, 제3 셀 영역의 메모리 셀이 데이터 「1」을 보유하고 있었던 경우에는, Tad 및 t1(T1)의 기간에, 각각 분극 상태의 열화 및 개선이 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 열화 및 개선이 발생된다. 이것에 의해, 제3 셀 영역의 메모리 셀에서는, Tad, t1(T1), T2 및 T3 기간을 통해, 분극 상태의 개선 및 열화가 동일한 횟수씩 발생된다.

또한, 도 37에 도시한 바와 같이, 제4 셀 영역의 메모리 셀에는, Tad 기간에, Vr0a의 전압이 인가됨과 함께, T2 및 T3 기간에, 각각 -1/3Vcc 및 1/3Vcc의 전압이 인가된다. 또한, t1(T1)의 기간에서 제4 셀 영역의 메모리 셀에 인가되는 전압인 Vr0a-Vr1은 Vr0a=Vr0이기 때문에, 0V로 된다. 또한, Vr0a의 전압은, 본 발명의 「제2 전압」의 일례이다. 이 때문에, 제4 셀 영역의 메모리 셀이 데이터 「0」을 보유하고 있었던 경우에는, Tad 기간에, 분극 상태의 개선이 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 열화 및 개선이 발생된다. 또한, 제4 셀 영역의 메모리 셀이 데이터 「1」을 보유하고 있었던 경우에는, Tad 기간에, 분극 상태의 열화가 발생됨과 함께, T2 및 T3 기간에, 각각 분극 상태의 개선 및 열화가 발생된다. 이것에 의해, 제4 셀 영역의 메모리 셀에서는 T2 및 T3 기간을 통해, 분극 상태의 개선 및 열화가 동일한 횟수씩 발생된다. 또한, t1(T1)의 기간에서의 제4 셀 영역의 메모리 셀은, 분극 상태에 변화가 발생되지 않는다.

제4 실시예에서는, 상기한 바와 같이, Tad 기간에서, 모든 비트선 BL0∼BL7의 전위를 VT(스탠바이 상태)로부터 부유 상태로 함과 함께, 선택 워드선 WL3의 전위를 VT(스탠바이 상태)로부터 VT-Vcc로 하고, 또한 t1 기간에서, 모든 비트선 BL0∼BL7을 부유 상태로 함과 함께, 선택 워드선 WL3의 전위를 VT+Vcc로 함으로써, 비트선 BL0∼BL7에 판독 전위 VT-Vr1a+Vr1(데이터 「1」) 또는 VT-Vr0a+Vr0(데이터 「0」)을 발생시킴과 함께, 그 판독 전위 VT-Vr1a+Vr1 및 VT-Vr0a+Vr0을 소정량만큼 강하시킴으로써, 판독 전위 VT-Vr1a+Vr1을, 인버터 회로(21)의 논리 임계값 전위인 VT 이상인채로 유지할 수 있음과 함께, 판독 전위 VT-Vr0a+Vr0을, 인버터 회로(21)의 논리 임계값 전위인 VT보다도 작게 할 수 있다. 이것에 의해, 판독 전위 VT-Vr1a+Vr1(데이터 「1」) 및 VT-Vr0a+Vr0(데이터 「0」)과 인버터 회로(21)의 논리 임계값 전위인 VT를 비교함으로써 데이터의 자기 판별을 행할 수 있기 때문에, 참조 전압이 불필요해진다. 또한, Tad 기간에서, 제3 셀 영역의 메모리 셀(비선택 메모리 셀)에, 판독 동작에서 제3 셀 영역의 메모리 셀에 인가되는 전압(Vr1a-Vr1)과는 반대 극성의 전압인 Vr1a가 인가되기 때문에, 판독 동작에서 제3 셀 영역의 메모리 셀에 Vr1a-Vr1의 전압이 인가됨으로써 제3 셀 영역의 메모리 셀의 분극 상태가 열화되었다고 하여도, 제3 셀 영역의 메모리 셀의 분극 상태를 개선할 수 있다. 그 결과, 참조 전압을 별도 생성할 필요가 없고, 또한 디스터브 현상을 억제하는 것이 가능한 강유전체 메모리를 얻을 수 있다. 또한, 셀 특성에 변동이 있었다고 하여도, 데이터의 자기 판별을 행할 수 있기 때문에, 참조 전압과 비교함으로써 데이터의 판별을 행하는 경우에 비해, 셀 특성의 변동의 영향을 억제할 수 있다.

덧붙여서, 금회 개시된 실시예는, 모든 점에서 예시이며 제한적인 것이 아니라고 생각하여야 한다. 본 발명의 범위는, 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해 나타나며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.

예를 들면, 상기 제1 실시예∼제4 실시예에서는, 본 발명의 메모리의 일례로서의 강유전체 메모리에 대하여 설명하였지만, 본 발명은 이것에 한하지 않고, 강유전체 메모리 이외의 메모리에도 적용 가능하다.

또한, 상기 제1 실시예∼제4 실시예에서는, Tad 기간에 비선택된 워드선 또는 모든 비트선을 구동함으로써, 판독 동작에서 비선택 메모리 셀에 인가되는 전압과는 반대 극성의 전압을 비선택 메모리에 인가하도록 하였지만, 본 발명은 이것에 한하지 않고, Tad 기간에 선택 및 비선택된 모든 워드선을 구동함으로써, 판독 동작에서 비선택 메모리 셀에 인가되는 전압과는 반대 극성의 전압을 비선택 메모리에 인가하도록 하여도 된다.

또한, 상기 제1 실시예∼제4 실시예에서는 Tad 기간을, T1 기간과 T2 기간 동안, 또는 T1 기간 전에 설치하도록 하였지만, 본 발명은 이것에 한하지 않고, T2 기간과 T3 기간 동안, 또는 T3 기간 후에 제공하였다고 하여도, 마찬가지의 효과를 얻을 수 있다.

본 발명에 따르면, 비선택 메모리 셀의 데이터가 소실되는 디스터브 현상을 억제하는 것이 가능한 메모리를 제공할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 단순 매트릭스형 강유전체 메모리의 전체 구성을 도시한 블록도.

도 2는 도 1에 도시한 제1 실시예에 따른 강유전체 메모리의 1/3Vcc·2/3Vcc 생성 회로의 내부 구성을 도시한 회로도.

도 3은 본 발명의 제1 실시예에 따른 강유전체 메모리의 선택된 메모리 셀이 보유하는 데이터를 설명하기 위한 개략도.

도 4는 본 발명의 제1 실시예에 따른 강유전체 메모리의 셀 영역의 정의를 설명하기 위한 개략도.

도 5는 본 발명의 제1 실시예에 따른 강유전체 메모리의 판독-재기입 동작을 설명하기 위한 전압 파형도.

도 6은 본 발명의 제1 실시예에 따른 강유전체 메모리의 메모리 셀 어레이에 발생하는 전위차를 나타낸 분포도.

도 7∼도 10은 본 발명의 제1 실시예에 따른 강유전체 메모리의 메모리 셀의 분극 상태를 나타낸 히스테리시스도.

도 11은 본 발명의 제1 실시예에 따른 강유전체 메모리의 메모리 셀 어레이에 발생하는 전위차를 나타낸 분포도.

도 12 및 도 13은 본 발명의 제1 실시예에 따른 강유전체 메모리의 메모리 셀의 분극 상태를 나타낸 히스테리시스도.

도 14는 본 발명의 제1 실시예에 따른 강유전체 메모리의 메모리 셀 어레이에 발생하는 전위차를 나타낸 분포도.

도 15∼도 18은 본 발명의 제1 실시예에 따른 강유전체 메모리의 메모리 셀의 분극 상태를 나타낸 히스테리시스도.

도 19는 본 발명의 제1 실시예에 따른 강유전체 메모리의 메모리 셀 어레이에 발생하는 전위차를 나타낸 분포도.

도 20∼도 23은 본 발명의 제1 실시예에 따른 강유전체 메모리의 메모리 셀의 분극 상태를 나타낸 히스테리시스도.

도 24는 제1 실시예의 변형예에 의한 강유전체 메모리의 판독-재기입 동작을 설명하기 위한 전압 파형도.

도 25는 본 발명의 제2 실시예에 따른 강유전체 메모리의 판독-재기입 동작을 설명하기 위한 전압 파형도.

도 26 및 도 27은 본 발명의 제2 실시예에 따른 강유전체 메모리의 메모리 셀의 분극 상태를 나타낸 히스테리시스도.

도 28은 본 발명의 제3 실시예에 따른 강유전체 메모리의 판독-재기입 동작을 설명하기 위한 전압 파형도.

도 29∼도 31은 본 발명의 제3 실시예에 따른 강유전체 메모리의 메모리 셀의 분극 상태를 나타낸 히스테리시스도.

도 32는 본 발명의 제4 실시예에 따른 강유전체 메모리의 쵸퍼 비교기의 내부 구성을 도시한 회로도.

도 33은 본 발명의 제4 실시예에 따른 강유전체 메모리의 판독-재기입 동작을 설명하기 위한 전압 파형도.

도 34∼도 37은 본 발명의 제4 실시예에 따른 강유전체 메모리의 메모리 셀의 분극 상태를 나타낸 히스테리시스도.

도 38은 종래의 DRAM의 메모리 셀의 구성을 도시한 등가 회로도.

도 39는 종래의 DRAM에 이용되는 트렌치형 캐패시터의 구조를 도시한 단면도.

도 40은 1 트랜지스터 1 캐패시터 방식의 강유전체 메모리의 메모리 셀을 도시한 등가 회로도.

도 41은 단순 매트릭스 방식의 강유전체 메모리의 메모리 셀 어레이를 도시한 등가 회로도.

도 42는 단순 매트릭스 방식의 강유전체 메모리의 동작을 설명하기 위한 히스테리시스도.

도 43은 단순 매트릭스 방식의 강유전체 메모리에서의 디스터브 현상을 설명하기 위한 히스테리시스도.

도 44는 1 트랜지스터 방식의 강유전체 메모리의 메모리 셀을 도시한 등가 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 메모리 셀 어레이

2 : 로우 디코더

5 : 컬럼 어드레스 버퍼

6 : 라이트 앰프

8 : 리드 앰프

10 : 1/3Vcc·2/3Vcc 생성 회로

112 : 강유전체 캐패시터

121 : 메모리 셀

133 : MOS 트랜지스터

Claims

비트선과, 상기 비트선과 교차하도록 배치된 워드선과, 상기 비트선과 상기 워드선 사이에 접속되고, 제1 데이터 또는 제2 데이터를 보유하는 메모리 셀을 포함하는 메모리 셀 어레이를 구비하며,

선택된 상기 워드선에 접속되는 모든 상기 메모리 셀에 대하여 일괄하여 행해지는 판독 동작 외에, 적어도 비선택된 상기 메모리 셀에, 상기 판독 동작에서 비선택된 상기 메모리 셀에 인가되는 제1 전압과는 반대 극성의 제2 전압을 인가하는 메모리.
제1항에 있어서,

상기 판독 동작 및 판독 데이터를 다시 기입하는 재기입 동작을 통해, 적어도 비선택된 상기 메모리 셀에, 상기 제1 전압 및 상기 제1 전압과는 반대 극성의 상기 제2 전압을 동일한 횟수씩 인가하는 메모리.
제2항에 있어서,

상기 재기입 동작은 복수의 동작으로 이루어지는 메모리.
제3항에 있어서,

상기 재기입 동작은 2개의 제1 기간 및 제2 기간을 포함하며,

상기 재기입 동작 중 상기 제1 기간에서 비선택된 상기 메모리 셀에 인가되는 전압과는 반대 극성의 전압이, 상기 재기입 동작 중 상기 제2 기간에서 비선택된 상기 메모리 셀에 인가되는 메모리.
제1항에 있어서,

비선택된 상기 워드선, 선택된 상기 메모리 셀에 접속되는 모든 상기 비트선, 및 선택 및 비선택된 모든 상기 워드선 중 어느 하나를 구동함으로써, 비선택된 상기 메모리 셀에, 상기 판독 동작에서 비선택된 상기 메모리 셀에 인가되는 상기 제1 전압과는 반대 극성의 상기 제2 전압을 인가하는 메모리.
제5항에 있어서,

비선택된 상기 워드선을 구동함으로써, 비선택된 상기 메모리 셀에, 상기 판독 동작에서 비선택된 상기 메모리 셀에 인가되는 상기 제1 전압과는 반대 극성의 상기 제2 전압을 인가하는 메모리
제5항에 있어서,

선택된 상기 메모리 셀에 접속되는 모든 상기 비트선을 구동함으로써, 비선택된 상기 메모리 셀에, 상기 판독 동작에서 비선택된 상기 메모리 셀에 인가되는 상기 제1 전압과는 반대 극성의 상기 제2 전압을 인가하는 메모리.
제1항에 있어서,

상기 제2 전압은, 비선택된 상기 메모리 셀에 상기 제1 전압이 인가됨으로써 분극량이 감소되는 경우에, 상기 감소한 분극량을 실질적으로 회복시키는 것이 가능한 값으로 설정되어 있는 메모리.
제8항에 있어서,

상기 제2 전압은, 상기 판독 동작에서 상기 제1 데이터가 판독된 상기 비트선에 발생하는 전압보다도 작고, 또한 상기 판독 동작에서 상기 제2 데이터가 판독된 상기 비트선에 발생하는 전압보다도 큰 메모리.
제1항에 있어서,

상기 제2 전압은,

상기 판독 동작에서 상기 제1 데이터가 판독된 상기 비트선에 접속되는 비선택된 상기 메모리 셀에 인가하는 제3 전압과,

상기 판독 동작에서 상기 제2 데이터가 판독된 상기 비트선에 접속되는 비선택된 상기 메모리 셀에 인가하는 제4 전압을 포함하는 메모리.
제10항에 있어서,

상기 판독 동작에서 상기 제1 데이터가 판독된 상기 비트선을 구동함으로써, 상기 판독 동작에서 상기 제1 데이터가 판독된 상기 비트선에 접속되는 비선택된 상기 메모리 셀에 상기 제3 전압을 인가함과 함께, 상기 판독 동작에서 상기 제2 데이터가 판독된 상기 비트선을 구동함으로써, 상기 판독 동작에서 상기 제2 데이터가 판독된 상기 비트선에 접속되는 비선택된 상기 메모리 셀에 상기 제4 전압을 인가하는 메모리.
제10항에 있어서,

상기 제3 전압은, 상기 판독 동작에서 상기 제1 데이터가 판독된 상기 비트선에 접속되는 비선택된 상기 메모리 셀에 상기 판독 시에 인가되는 전압과 실질적으로 동일한 값이며,

상기 제4 전압은, 상기 판독 동작에서 상기 제2 데이터가 판독된 상기 비트선에 접속되는 비선택된 상기 메모리 셀에 상기 판독 시에 인가되는 전압과 실질적으로 동일한 값인 메모리.
제12항에 있어서,

상기 제1 데이터가 판독된 상기 비트선에 접속되는 비선택된 상기 메모리 셀에 상기 제3 전압이 인가됨으로써 회복되는 분극량은, 상기 제1 데이터가 판독된 상기 비트선에 접속되는 비선택된 상기 메모리 셀에 상기 제1 전압이 인가됨으로써 감소하는 분극량과 실질적으로 동일한 양이고,

상기 제2 데이터가 판독된 상기 비트선에 접속되는 비선택된 상기 메모리 셀에 상기 제4 전압이 인가됨으로써 회복되는 분극량은, 상기 제2 데이터가 판독된 상기 비트선에 접속되는 비선택된 상기 메모리 셀에 상기 제1 전압이 인가됨으로써 감소하는 분극량과 실질적으로 동일한 양인 메모리.
제1항에 있어서,

상기 판독 동작 전에, 비선택된 상기 메모리 셀에 상기 제2 전압을 인가하는 메모리.
제14항에 있어서,

상기 판독 동작은, 비선택된 상기 메모리 셀에 상기 제2 전압을 인가한 직후에, 모든 상기 비트선을 부유 상태로 함과 함께, 선택된 상기 워드선에 상기 제1 데이터 및 상기 제2 데이터를 판독하기 위한 전압을 인가하는 메모리.
제14항에 있어서,

상기 판독 동작에서는, 초기 상태로부터 모든 상기 비트선을 부유 상태로 함과 함께, 선택된 상기 워드선에 판독을 위한 제5 전압을 인가함으로써 비선택된 상기 메모리 셀에 상기 제2 전압을 인가한 후, 모든 상기 비트선을 부유 상태로 함과 함께, 선택된 상기 워드선에 판독을 위한 제6 전압을 인가하며,

상기 제6 전압을 인가한 후에 상기 비트선에 발생하는 전압과, 상기 초기 상태의 상기 비트선의 전압에 기초하여, 데이터의 판독을 행하는 메모리.
제16항에 있어서,

상기 비트선에 접속되고, 소정의 논리 임계값 전압을 가짐과 함께, 상기 데이터의 판독을 행하는 쵸퍼 비교기를 더 구비하며,

상기 쵸퍼 비교기는, 상기 논리 임계값 전압과, 상기 비트선에 발생하는 판독 전압에 기초하여, 데이터의 판별을 행하는 메모리.
제1항에 있어서,

상기 판독 동작 후에, 비선택된 상기 메모리 셀에 상기 제2 전압을 인가하는 메모리.
제1항에 있어서,

비선택된 상기 메모리 셀에 상기 제2 전압을 인가하는 기간은, 비선택된 상기 메모리 셀에 상기 제1 전압이 인가되는 기간과 실질적으로 동일한 기간인 메모리.
제1항에 있어서,

상기 메모리 셀은 강유전체 캐패시터를 포함하는 메모리.